JPS60140297A

JPS60140297A - ドツトマトリクス液晶表示装置駆動回路

Info

Publication number: JPS60140297A
Application number: JP24510183A
Authority: JP
Inventors: 康文中島; 真一松下
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1983-12-28
Filing date: 1983-12-28
Publication date: 1985-07-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ドツトマトリクス構造の液晶表示・ぐネルを
駆動するために用いることができるドツトマトリクス液
晶表示装置駆動回路に関するものである。

（従来例の構成とその問題点）近年、液晶技術の進歩によシ、画像表示の自由度の高い
大型のドットマ）　ＩＪクス構造をした７液晶表示パネ
ルが実用化されている。

第１図および第２図に基づいて、従来のドツトマトリク
ス液晶表示装置駆動回路、を説明する。

第１図は、ドツトマトリクス液晶表示装置駆動回路の一
例である。同図においてａはクロックパルス、ｂはクロ
ックパルスａに同期して変化するｎビットのパラレルな
画像データ、Ｃは水平同期信号、ｄは垂直同期信号、１
はｎ個のｔＸｍピッ・トシフトレジスタ、２はｎビット
のラッチｔＸｍ個、３は２ｎの階調制御機能および液晶
にかける電圧の交流化機能を持つ７Ｘｍ個のセグメント
ドライバ、４はセグメント電極ｌＸｍ個とロウ電極１個
を持つドツトマトリクス液晶パネル、５はに個のロウド
ライバであシ、６はにビットシフトレジスタである。

以上のように構成されたドツトマトリクス表示装置駆動
回路についてその動作を説明する。

ｋビットシフトレジスタ６は、垂直同期信号ｄに同期し
てパルスを１個発生し、水平同期信号Ｃによって順次シ
フトする構成のシリアル入力パラレル出力シフトレジス
タであり、その出力であるに個の７４ラレル出力のうち
１個だけが選択状態であり、他は非選択となる。ロウド
ライバ５は、ドツトマトリクス液晶パネル４のに個のロ
ウ電極を駆動するに個の駆動回路群であり、そのに個は
それぞれにビットシフトレジスタ６のパラレル出力と１
対ｌの対応をし、ｋビットシフトレジスタ６の出力のう
ち、選択された出力１個だけに対応する駆動回路だけが
、ドットマ）　ＩＪクス液晶パネル４のロウ電極を駆動
する。またｎビ、トの画像信号すは、ｎ個のｔＸｍビ、
トシフトーレジスタニ入力され、クロック・ぐルスａに
同期してシフトされ、水平同期期間内の７ＸｍＸｎビッ
トの信号でｎ個のｍＸ７ビツトシフトレジスタ１が満た
される。

このｎ個のＡＸｍＸｍピットシフトレジスタｔ×ｍＸｎ
個のパラレル出力が、水平同期信号によってｎビットｔ
Ｘｍ個のラッチ２によって次の水平同期信号が発生する
までの間ラッチされる。この出力は、ｔｘｍ個の液晶画
素に２ｎ　の階調を持った表示をさせる情報であｌ）、
１ｘｒｎ個の駆動回路群を持ったセグメントドライバ３
に入力させ、ここで、階調制御、信号の交流化等を行な
い、ドツトマトリクス液晶パネル４のｔＸｍ個のセグメ
ント電極に対応する信号をかけ、ロウドライバの出力と
相まって、ドツトマトリクス液晶・ぐネルの所定の画像
を表示するものである。

しかし、上記のような構成においては、ドツトマトリク
ス液晶・ぐネルの構成ドツト数が多くなると、以下のよ
うな問題点がおきてくる。

単位時間当りの画像表示フィールド数を毎秒ｐフィール
ド、水平同期期間内の有効データ伝送時間の割合を９１
垂直同期期間内にある水平同期期間のうち有効のものの
割合をγとすると、／、Ｘｍビットシフトレジスタのシ
フト周波数ｆ８ｔｄ、となり、−例として、ｐ−６０、
ｑ　＝　ｏ、　ｓ、ｒ−０，９，７Ｘｍ＝６４０、ｋ＝
２４０とするととなる。ここで問題となる点が２つある
。その１つは、この・ぐネルの駆動デユーティ比が例示
したドツトマトリクス液晶表示装置用駆動回路の構成の
駆動デユーティ比で液晶パネル上に鮮明な画像を得るこ
とは非常に困難なことであるが、これは図示しない構成
、すなわち多重マトリクス構造または能動マトリクス構
造によって解決されている。

問題の第２の点は、ＡＸｍビットシフトレジスタのシフ
ト周波数ｆ８が１２．８　ＭＨｚとなシ、ドットマ）　
ＩＪクス液晶表示装置として一般的に使用されている高
耐圧ＣＭＯ３′ｊ″ロセスの集積回路では、転送スピー
ドが不足する。この対策として、ｔＸｍＸｍビットシフ
トレジスタ複数に分割し、分割されたｍ　Ｘ　ｎ個（ｍ
はＡＸｍビットシフトレジスタを分割した数）のシフト
レノスタ１つ１つに同時にデータを入力する必要があり
、このデータを入力の画像データから生成する最も簡単
な手段として、第２図に示すようなデータ変換器（入力
画像データ１ビツト分だけ図示）が用いられている。

これには、シリアル人力ｉ＋ラレル出力の高速ｔ×ｍビ
ットシフトレジスタ７が１個とノぐラレル入力Ｘｍシリアル出力の−ビットシフトレジスタ８がｉ個とがｎ
組（ｎは入力となる７Ｎｏラレル画像データｌのビット数）、クロックパルスａを−に分周する分周器
９が１個必要である。これは回路的に大規模であり、産
業的には、これを集積回路化することが必要であるが、
そのためには高速素子が必要、となり、非常に原価も高
く、大きさも犬となる欠点があった。また、第１図の構
成で、ｔｘｍビットシフトレジスターを高速の素子とし
、他を一般的な高耐圧ＣＭＯＳプロセスの集積回路を使
用することも考えられるが、ｔｘｍビットシフトレジス
ターと、高耐圧ＣＭＯＳ集積回路との間の配線数、配線
スペースが大きくなシ、産業的に有効なものとはならな
い。

（発明の目的）本発明の目的は、簡単な構成によって、原価が安く、省
スペースを可能とするドツト構成が大きなドツトマトリ
クス液晶表示装置駆動回路を提供することである。

（発明の構成）本発明のドットマ）　ＩＪクス液晶表示装置駆動回路は
、クロックパルスと、このクロックパルスに同期して変
化するｎピッ）（ｎは整数）のパラレルな画像データと
、水平同期信号と、垂直同期信号とを入力とし、前記の
クロック・ぐルスを１／ｒｎ（ｍは２以上の整数）に分
周する分周器と、この分周器の出力に同期してシフトす
るｔビ、トシフトレジスタ（ｔは整数）ｎ個ｍ組と、前
記入力のｎビットパラレルな画像データをｍビット単位
で、前記ｔビットシフトレジスタｎ個ｎ組に対して、前
記分周器の出力に同期して順次分配するｎ個のシリアル
パラレル変換器と、前記ｔビットシフトレノスタｎ個ｍ
組によってパラレル化されたｔピッ）ｎ個ｍ組のデータ
を、前記水平同期信号に同期してラッチするビットのラ
ッチｔＸｍ個と、このｎビットのラッチｌｘｍ個の出力
を入力する２ｎの濃淡階調機能および交流化枠、能をも
つｔＸｎ個のセグメントドライバと、前記垂直同期信号
に同期してスタートし、前記水平同期信号に同期してシ
フトし、１ビツトたけ選択状態となるにビット（ｋは整
数）のシフトレジスタと、このにビットのシフトレジス
タの出力を入力とするｋ　個のロウドライバとによって
構成され、セグメント電極ｔ×ｍ個、ロウ電％に個をも
つドツトマトリクス構造の液晶表示・ぐネルに２ｎの階
調をもつ画像を表示するだめのものである。

（実施例の説明）本発明の一実施例を第３図に基づいて説明するー。

第３図は本発明による、ドットマ）　ＩＪクス液晶表示
装置駆動回路のプロ、クチヤードである。

第１図および第２図に示す従来例と、同一機能の信号、
ブロックについては同一の記号、番号を付与しているの
で、ここでは説明を省略する。第３図において、クロッ
クツぐルスａと、クロックパルスａに同期して変イビす
るｎビットのパラレルな画像データｂと、水平同期信号
Ｃと、垂直同期信号ｄとを入力とし、画像データｂは、
まずシリアルパラレル変換器１０に取シ込まれる。シリ
アルパラレル変換器ｌＯは、ｍビットのシリアル人カッ
ｅラレル出力シフトレジスタｎ個から構成され、画像デ
ータｂは、クロックパルスａにより、順次シリアル入力
ハラレル出力シフトレジ♂りに取シ込まれ、かつシフト
される。出力としては、常時ｍビットのパルスがｎ組（
合計量Ｘｎ個）存在する。また、分周器９は、水平同期
信号Ｃによりクリアされた後、前記入カクロックｉ４ル
スがｍ個入力されるたびに、パルス１個を出力する。ｔ
ビットシフトレジスタ１１は、ｔピ、トのシリアル人カ
ノクラレル出力シフトレジスタｎ個ｍ組（合計量×ｎ個
）により構成され、分周器９の出力に同期して、ｍｘｎ
個の入力から、１対１に対応したシリアルパラレル変換
器１０の出力を取り込み、またシフトする。前記ｍ　Ｘ
　ｎ個のｔビットシリアル入力パラレル出力シフトレジ
スタの出力ｔＸｍＸｎ個は、水平同期信号Ｃに同期して
、ラッチ２に取シ込まれる。ラッチ２は、ｔｘｍｘｎ個
のラッチにより構成され、水平同期信号Ｃによシ取り込
まれたデータを、次の水平同期信号Ｃが発生するまでの
あいだ出力し続ける。ラッチ２の出力ｔ×ｍｘｎ個は、
濃淡階調ｎビットを持つ２つの水平同期信号の間のｔＸ
ｍ個の画素の画像データであリ、これを既知の構成、た
とえば、電圧平均化法のような構成で、階調制御機能や
、交流化機能を持ったｌｘｍ個のドライバをもったセグ
メントドライバ３に供給され、セグメントドライバ３の
出力により、ドツトマドＩＬクス液晶表示ノ＋ネルのセ
グメント電極を駆動する。またにビットシフトレジスタ
６はシリアル入力パラレル出力であり、垂直同期信号ｄ
に同期して、入力に１ビット信号が送られ、これを水平
同期信号Ｃによってソフトする。すなわちにビットの出
力のうち、１ビツトだけが選択状態となっている。ロウ
ドライバ５は、ｋ個のドライバから構成され、その入力
は、ｋビットシフトレジスタに１対１の対応をし、捷だ
、その出力はドツトマトリクス液晶ノやネルのに個のロ
ウ電極と１対１の対応をし、セグメントドライバ３の出
力と、ロウドライバ電極５の出力によって、ドノトマ）
　ＩＪクス液晶・ぐネル４上に、紛順に画像を表示する
ことができる。

このような実施例に基づいて、ドツトマトリクス液晶表
示装憧駆動回路を作る場合、産業的には集積回路技術を
使うことが前提となるが、ｋビットシフトレジスタ６と
ロウドライバ５とで１種類、ｔビットシフトレジスタ１
１と、ラッチ２と、セグメントドライバ３とで１種類、
シリアル・ぐラレル変換器１０と分周器９とで１種類、
合計３種類の集積回路を容易に作ることができ、産業的
に非常に有効である。なお、ｔビットシフトレジスタの
ｌが大きい場合、あるいはにビットシフトレジスタのｋ
が大きい場合、集積回路の出力ピン数が問題となるが、
この実施例のような構成の場合に備えて、容易に回路の
分割を行なうことを前提に集積回路の設計を行なうこと
ができる。また低消費電力化や表示容量増大、その他の
ために従来工夫されてきた種々の方法、たとえば多重マ
トリクス化などをそのまま適用することもできる。

（発明の効果）本発明によれば、ドツトマトリクス液晶表示装置駆動回
路にシリアル・やラレル変換器および分局器を設け、従
来のＡＸｍビットシフトレジスタを一１ビ、トシフトレ
ジスタｍ組のように変更する極めて簡単な方法で、大規
模な液晶表示・母ネルを駆動することが可能となり、産
業的に極めて有効である。

【図面の簡単な説明】

第１図は従来のドツトマトリクス液晶表示装置駆動回路
のブロック図、第２図は同じく大規模液晶マトリクスを
駆動するための信号変換器のブロック図、第３図は本発
明の一実施例によるドットマ）　ＩＪクス液晶表示装置
駆動回路のブロック図である。１・・・ｌｘｍビットシフトレノスタ、２・・・う、チ
、３・・・セグメントドライバ、４・・・ドツトマトリ
クス液晶パネル、５・・・ロウドライバ、６・・・ｋビ
ットシフトレジスタ、７・・高速１ｘｍビットシフトレ
ジＸｍスタ、８・・−ビットシフトレジスタ、９・・・分周器
、】０・・・シリアルパラレル変換器、ａ・・・クロッ
ｌノｅルス、ｂ・・・ｉｉ、ｊｉｉ像データ、Ｃ・・・
水平同期信号、ｄ・・・垂直同期信号。第１図

Claims

【特許請求の範囲】

クロック・ぐルスと、該クロック・やルスに同期して変
化するｎビット（ｎは整数）のパラレルな画像データと
水平同期信号と垂直同期信号とを入力きし、前記りｐワ
クパルスを１（ｍは２以上の整数）に分周する分周器と
、該分周器の出力に同期してシフトするｔビットシフト
レノスタ（ｔは整数）１個ｍ組と、前記入力のｎビット
パラレルな画像データをｍビット単位で、前記Ｌビット
レジスタ０個ｍ組に対して、前記分周器の出力に同期し
て順次分配するｎ個のシリアルノｅラレル変換器（！：
　、前記Ａビットシフトレジスタｎ個ｍ組によって）ｅ
ラレル化されたｔビットのデータの１個ｍ組を、前記水
平同期信号に同期してランチするｎビットのランチＡＸ
ｍ個と、該ｎビットのラッチｔ×ｍ個の出力を入力とす
る２ｎの濃淡階調制御機能および交流化機能をもつＡＸ
ｍ個のセグメントドライバと、前記垂直同期信号に同期
してスタートし、前記水平同期信号に同期してシフトし
、１ビットだけが選択状態となる耽ピッ）（ｋは整数）
のシフトレジスタと、該シフトレジスタの出力を入力と
するに個のロウドライバとによって構成されることを特
徴とするドツトマトリクス液晶表示装置駆動回路。