JP3232835B2 - 直列並列変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマトリクス駆動方式によ
る映像表示装置の電極駆動回路に使用される直列並列変
換回路に関するものである。

【０００２】

【従来の技術】近年薄型ディスプレイはマトリクス駆動
方式が一般的となり，その駆動ブロックは低コスト，小
型化，低消費電力化等をめざしたＬＳＩ化が進んでい
る。

【０００３】以下にマトリクス駆動方式映像表示装置の
電極駆動回路に用いられる従来の直列並列変換回路の説
明に先立ち，マトリクス駆動方式映像表示装置の一例に
ついて図８，図９を用いて説明する。図８は駆動装置の
ブロック図、図９（ａ）は表示パネル、（ｂ）は各電極
のタイミング図である。

【０００４】入力されたＲＧＢ映像信号は，Ａ／Ｄ変換
回路２０で逐次デジタルデータに変換され，直列並列変
換回路２１は逐次送られてくるデータを１水平期間分蓄
積し，電極数分の並列データとして出力する。並列出力
されたデータは変調ドライブ回路２２によって表示パネ
ル２３の電極をドライブするのである。

【０００５】表示パネル２３は，１電極で複数色をドラ
イブするものであり，図９のように１つの電極で１水平
期間にＲ，Ｇ，Ｂの３色２ドット分を時分割ドライブす
る。つまり，ある時刻において各電極は同一色を同時に
ドライブ（すなわち第１電極がＲ１をドライブしている
時，第２電極はＲ３を第ｎ電極はＲ２ｎ−１をドライ
ブ）する。このように，１水平期間で各電極が各々６色
をドライブすることにより画像表示を行うものである。

【０００６】上述したマトリクス駆動方式映像表示装置
に用いられる従来の直列並列変換回路について図１０を
参照しながら説明する。

【０００７】図１０において，３１は第１ラインメモリ
部で，複数のフリップフロップ群で構成され，ＲＧＢデ
ータを１水平期間順次蓄積するものである。３０はラッ
チパルス発生部で，水平同期信号を初期化信号として，
第１ラインメモリ部３１の個々のフリップフロップ群に
対するラッチパルスを発生するものである。３３は第２
ラインメモリ部で，第１ラインメモリ部３１と同数のフ
リップフロップで構成され，第１ラインメモリ部３１の
出力データを水平同期信号により転送，ラッチするもの
である。３４はスイッチング部で，複数の６入力１出力
セレクタ（３４ａ〜３４ｎ）で構成され，第２ラインメ
モリ部３３からの各出力データ（Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，
Ｂ）群の内１色のデータを切替選択するものである。３
５は切替信号発生部で，水平同期信号を初期化信号とし
て，スイッチング部３４への切替信号を発生するもので
ある。

【０００８】次に，上記構成による動作を図８，図９，
図１０を用いて説明する。Ａ／Ｄ変換回路２０より転送
されたＲＧＢデータは，ラッチパルス発生部３０におい
て，Ａ／Ｄ変換回路２０からの転送タイミングと水平同
期信号により発生されたラッチパルス３０ａ〜３０ｎに
よって，第１ラインメモリ部３１に１水平期間分のデー
タが順次書き込まれる。第１ラインメモリ部３１に書き
込まれたデータは，第１ラインメモリ部３１の全フリッ
プフロップへの書き込みが終了した後，次の水平同期信
号によって一斉に第２ラインメモリ部３３へ転送され，
記憶される。第２ラインメモリ部３３に記憶されたデー
タはスイッチング部３４により各々Ｒ，Ｇ，Ｂ，Ｒ，
Ｇ，Ｂが順次切替信号発生部３５からの切り替え信号に
よって切り替えられ，次段の変調ドライブ回路２２へ出
力されるのである。このようにして，１水平期間に第１
電極〜第ｎ電極で各々Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂの６色が
同時に時分割ドライブされるのである。

【０００９】

【発明が解決しようとする課題】このように，従来の直
列並列変換回路では，構成要素が１水平期間分のフリッ
プフロップで構成された第１ラインメモリ部３１及び第
２ラインメモリ部３３と，電極数分の６入力１出力セレ
クタ群のスイッチング部３４であるため，回路規模が大
きくコストが高いという課題があった。例えばＲＧＢ各
８ビットの１ライン６４０ドットフルカラー表示を行う
場合にはフリップフロップだけで１０万ゲートを大きく
越えるゲート規模となるのである。

【００１０】本発明の直列並列変換回路は上記従来の課
題に鑑み，回路の集積化及び規模の削減を行い，大幅な
コストダウンを可能とするものである。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め，ＲＧＢ画像信号を１水平期間記憶する複数のシフト
レジスタで構成された第１のラインメモリ部と，前記ラ
インメモリ部が１水平期間分の信号を記憶完了後，次の
水平期間までに転送，記憶する，第１のラインメモリ部
と同数のシフトレジスタで構成される第２のラインメモ
リ部により構成されたことを特徴とする。

【００１２】また本発明の直列変換回路は，複数のＲＡ
Ｍにより構成され，映像データを１水平期間順次書き込
み，書き込み完了後次の水平期間に読み出しを行う，１
つのアドレスに１画素分のＲＧＢ信号を記憶する複数の
ＲＡＭにより構成され，１水平期間ごとに書き込み，読
み出し動作を繰り返すラインメモリ部と，前記ラインメ
モリ部から読み出された映像データのうち何れか１色の
データを切替選択し，出力するデータ切替部と，フリッ
プフロップ等からなる複数の記憶素子が前記データ切替
部の出力データラインに対し，各々並列接続されること
により構成され，前記データ切替部で選択されたデータ
を各々記憶する第１表示メモリ部と，前記第１表示メモ
リ部と同数の記憶素子で構成され，前記第１表示メモリ
部の全記憶素子にデータを記憶完了後，その各出力デー
タを変調ドライブ処理するために再記憶する第２表示メ
モリ部とにより構成されたことを特徴とする。

【００１３】また本発明の直列変換回路は，シフトレジ
スタ等により構成され，入力されるＲＧＢデータ列を順
次記憶し，１ワードが複数の同一色データで構成される
データ列に変換して出力するデータ変換部と，複数のＲ
ＡＭにより構成され前記データ変換部からのデータを１
水平期間書き込み，書き込み完了後次の水平期間に読み
出しを行い，１水平期間毎に書き込み，読み出し動作を
繰り返すラインメモリ部と，フリップフロップ等からな
る複数の記憶素子が前記ラインメモリ部の出力データラ
インに対し各々並列接続されることにより構成され，前
記ラインメモリ部からの読み出しデータを変調ドライブ
処理するために記憶する表示メモリ部とにより構成され
たことを特徴とする。

【００１４】

【作用】本発明の直列並列変換回路は従来フリップフロ
ップにより構成されていたラインメモリ部をシフトレジ
スタの構成にすることにより，スイッチング部を削減す
ることができ，回路規模を削除することが可能となりコ
ストダウンを行うことができるのである。

【００１５】また本発明の直列並列変換回路は，従来フ
リップフロップにより構成されていたラインメモリ部を
ＲＡＭに置き換えることにより回路の集積化が行え，ま
た，従来１水平期間分のフリップフロップにより構成さ
れていた第２ラインメモリ部と電極数分のスイッチング
回路で構成していたスイッチング部を電極数分のフリッ
プフロップ群２つにすることで回路規模を削減すること
が可能となり大幅なコストダウンが可能となるのであ
る。

【００１６】また本発明の直列並列変換回路は，従来フ
リップフロップにより構成されていたラインメモリ部を
ＲＡＭに置き換えることにより回路の集積化が行え，ま
た，従来１水平期間分のフリップフロップにより構成さ
れていた第２ラインメモリ部と電極数分のスイッチング
回路で構成していたスイッチング部を電極数分のフリッ
プフロップ群１つにすることで回路規模を削減すること
が可能となり大幅なコストダウンが可能となるのであ
る。

【００１７】

【実施例】

（実施例１）以下本発明の直列並列変換回路の第１の実
施例について図１，図８，図９を参照しながら説明す
る。

【００１８】図１において４０は，データ変換部で，全
段のＡ／Ｄ変換部より転送されたＲＧＢデータをＲ１，
Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２．．というように直列デ
ータに変換し，出力するものである。４３は，第１ライ
ンメモリ部で，６段（１電極でＲ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ
の６色をドライブ）のシフトレジスタを電極数分直列接
続し，各６段目より出力を取り出せるシフトレジスタ群
で構成され，ＲＧＢデータを１水平期間順次記憶するも
のである。

【００１９】４１は，第１シフトパルス発生部で，水平
同期信号をもとに第１ラインメモリ部４３のシフトパル
スを出力するものである。４４は，第２ラインメモリ部
で，６段のシフトレジスタ群により構成され，第１ライ
ンメモリ部４３からの各出力をそのシフトレジスタ群の
各入力とし，出力は各電極に対応する変調ドライブ回路
２２へ接続することにより第１ラインメモリ部４３の全
データを表示用に待避するものである。４２は，第２シ
フトパルス発生部で，第２ラインメモリ部４４へのシフ
トパルスを水平同期信号をもとに発生するものである。

【００２０】次に上記に示した構成による動作を図１，
図２，図８，図９を参照しながら説明する。

【００２１】前段のＡ／Ｄ変換回路２０から転送された
ＲＧＢデータはデータ変換部４０を介しＲ１，Ｇ１，Ｂ
１，Ｒ２，Ｇ２，Ｂ２，．．の直列データに変換され，
順次，第１シフトパルス発生部４１からのシフトパルス
によって第１ラインメモリ部４３に記憶されていく。第
１ラインメモリ部４３の全てのシフトレジスタに１水平
期間のデータが記憶された後，次の水平期間までの間に
第１シフトパルス発生部４１と第２シフトパルス発生部
４２から６つのシフトパルスが発生され（図２のＡ
部），第１ラインメモリ部４３から順次第２ラインメモ
リ部４４へ転送される。すなわち，第１ラインメモリ部
４３に記憶されたＲ１，Ｇ１，Ｂ１，Ｒ２，Ｇ２，Ｂ２
のデータが４３ａの出力から第２ラインメモリ部４４に
順次転送され，記憶される。また，同様にＲ２ｎ−１，
Ｇ２ｎ−１，Ｂ２ｎ−１，Ｒ２ｎ，Ｇ２ｎ，Ｂ２ｎのデ
ータが４３ｎの出力から第２ラインメモリ部４４に順次
転送され，全ての第１ラインメモリ部４３に記憶された
データは第２ラインメモリ部４４に転送され，記憶され
るのである。

【００２２】次の水平期間では，上記と同様に第１ライ
ンメモリ部４３には順次ＲＧＢデータが記憶され，第２
ラインメモリ部４４は第２シフトパルス発生部４２より
シフトパルス（図２のＢ部）が発生され，第２ラインメ
モリ部４４に記憶されているＲＧＢデータが順次Ｒ，
Ｇ，Ｂ，Ｒ，Ｇ，Ｂの順に各電極に対応する変調ドライ
ブ回路へ出力され，１水平期間に第１電極〜第ｎ電極で
各々Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂの２ドット６色が同時に時
分割ドライブされるのである。

【００２３】上記のように本発明の直列並列変換回路は
１つの電極が１水平期間に複数ドット，複数色（上記の
例では２ドット６色）を時分割ドライブすることに着目
し，第１ラインメモリ部４３と第２ラインメモリ部４４
をシフトレジスタの構成にし，第１ラインメモリ部４３
から第２ラインメモリ部４４への転送を６つのシフトパ
ルスで行うことによって，従来必要であったスイッチン
グ回路を削除することができ，回路規模の削減が可能と
なり，コストダウンを行うことができるものである。

【００２４】（実施例２）次に，本発明の直列並列変換
回路の第２の実施例について図３，図４，図８，図９を
参照しながら説明する。

【００２５】図３において１はラインメモリ部で，ＲＧ
Ｂデータを１水平期間順次記憶し，記憶完了後次の水平
期間に読み出し状態となる第１ＲＡＭ２と，第１ＲＡＭ
２と同様の動作をし，第１ＲＡＭ２が書き込み状態の時
は読み出し状態に，読み出し状態の時は書き込み状態と
なる第２ＲＡＭ３により構成され，両ＲＡＭとも１水平
期間毎に書き込み，読み出し動作を繰り返すものであ
る。

【００２６】４は書き込みアドレス発生部でカウンタ等
により構成され，転送クロックから，第１ＲＡＭ２及び
第２ＲＡＭ３の書き込みアドレスを発生するものであ
る。５は読み出しアドレス発生部で，カウンタ等で構成
され，電極表示タイミング信号の表示期間に第１ＲＡＭ
２及び第２ＲＡＭ３の読み出しアドレスを発生するもの
である。６は第１アドレス切替部で，書き込みアドレス
発生部４からのアドレスと読み出しアドレス発生部５か
らアドレスを切り替え，第１ＲＡＭ２のアドレスを出力
するものである。７は第２アドレス切替部で，書き込み
アドレス発生部４からのアドレスと読み出しアドレス発
生部５からアドレスを切り替え，第２ＲＡＭ３のアドレ
スを出力するものである。

【００２７】８はアドレス切り替え信号発生部で，水平
同期信号により第１アドレス切り替え部６及び第２アド
レス切り替え部７への切り替え信号を発生するものであ
る。９はデータ切替部で，ラインメモリ部１より読み出
されたＲＧＢデータのうち実際に時分割ドライブする色
データのみを選択し出力するものである。１０はデータ
切替信号発生部で読み出しアドレス発生部５のアドレス
データによりデータ切替部９への切替信号を発生するも
のである。１１は第１表示メモリ部で電極数分のフリッ
プフロップで構成され，データ切替部９により選択され
たデータをラッチ記憶するものである。

【００２８】１２はラッチパルス発生部で，読みだしア
ドレス発生部５の読みだしアドレスによって第１表示メ
モリ部１１のラッチパルス１２ａ〜１２ｎを発生するも
のである。１３は第２表示メモリ部で，電極数分のフリ
ップフロップで構成され，第１表示メモリ部１１からの
出力データ１１ａ〜１１ｎを，変調ドライブ回路２２へ
出力するために一時記憶するものである。１４は転送パ
ルス発生部で，第１表示メモリ部１１のすべてのフリッ
プフロップへ記憶が完了した後，第２表示メモリ部１３
へデータを転送するためのパルスを電極表示タイミング
信号により発生するものである。

【００２９】次に上記構成による動作を説明する。Ａ／
Ｄ変換回路２０から転送された１水平期間分のＲＧＢデ
ータは書き込みアドレス発生部４により，Ａ／Ｄ変換回
路２０からの転送クロックに合わせて発生されたアドレ
スデータが第１アドレス切替部６を介し，第１ＲＡＭ２
に供給されることにより第１ＲＡＭ２に順次書き込まれ
る。１水平期間分の書き込みが完了するとアドレス切替
信号発生部８からの信号により第１ＲＡＭ２は読みだし
状態に，第２ＲＡＭ３は書き込み状態となり、次の水平
期間には，第２ＲＡＭ３により上記と同様の書き込み動
作が繰り返される。

【００３０】一方，読みだし状態となった第１ＲＡＭ２
は，読みだしアドレス発生部５により発生されたアドレ
スによりＲＧＢデータが順次読み出される。最初に読み
出されたＲ１，Ｇ１，Ｂ１データはデータ切替信号発生
部１０からの信号によりデータ切替部９においてＲ１デ
ータのみが選択され，ラッチパルス発生部１２からのラ
ッチパルス１２ａにより第１表示メモリ部１１のフリッ
プフロップ１１Ａに記憶される。第１ＲＡＭ２から２番
目に読み出されたＲ３，Ｇ３，Ｂ３データも同様にＲ３
のみが選択され，ラッチパルス１２ｂによりフリップフ
ロップ１１Ｂに記憶される。

【００３１】以下同様にＮ番目に読み出されたデータＲ
２ｎ−１，Ｇ２ｎ−１，Ｂ２ｎ−１はＲ２ｎ−１データ
がラッチパルス１２ｎによりフリップフロップ１１Ｎに
記憶されるのである。Ｒ１，Ｒ３，．．，Ｒ２ｎ−１の
各データが第１表示メモリ部１１のすべてのフリップフ
ロップに記憶完了後，転送パルス発生部１４からの転送
パルス（図４のＣ部）により第１表示メモリ部１１のデ
ータがすべて第２表示メモリ部１３へ転送，記憶され
る。つまり，１１Ａのフリップフロップのデータ１１ａ
は，１３Ａのフリップフロップに，１１Ｎのデータ１１
ｎは，１３Ｎへ転送，記憶されるのである。

【００３２】第２表示メモリ部１３の出力１３ａ，１３
ｂ，．．，１３ｎは後段の変調ドライブ回路２２に入力
されることにより表示パネル２３においてＲ１，Ｒ
３，．．，Ｒ２ｎ−１が同時にドライブされるのである
（図４の＜１＞の状態）。

【００３３】Ｒ１，Ｒ３，．．，Ｒ２ｎ−１のデータが
第２表示メモリ部１３に転送された後はラインメモリ部
１から読み出されたＲ１，Ｇ１，Ｂ１データはデータ切
替部９によりＧ１データのみが選択されラッチパルス１
２ａにより第１表示メモリ部１１のフリップフロップ１
１Ａに記憶される。以降，上記動作が繰り返され，Ｇ
１，Ｇ３，．．，Ｇ２ｎ−１の各データが第１表示メモ
リ部１１のフリップフロップすべてに記憶完了後転送パ
ルス（図４のＤ部）により第２表示メモリ部１３へ転送
され表示パネル２３においてＧ１，Ｇ３，．．，Ｇ２ｎ
−１がドライブされるのである（図４の＜２＞の状
態）。

【００３４】以上のような動作がＲ，Ｇ，Ｂで繰り返さ
れ、１水平期間に第１電極〜第ｎ電極で各々Ｒ，Ｇ，
Ｂ，Ｒ，Ｇ，Ｂの２ドット６色が順次，同時に時分割ド
ライブされるのである。

【００３５】上記のように本発明の直列並列変換回路は
１つの電極が１水平期間に複数ドット，複数色（上記例
では２ドット６色）を時分割ドライブすることに着目
し，一つの色データを変調ドライブ（表示）中に次にド
ライブする色データを読み出すようにしたことで，従来
２水平期間分のフリップフロップで構成していた直列並
列変換回路をＲＡＭと電極数分のフリップフロップ２段
で構成できるようになり，回路の集積化及び規模の削減
が可能となり従来比約５０％の大幅なコストダウンを行
うことができるものである。

【００３６】（実施例３）次に本発明の直列並列変換回
路の第３の実施例について，図５，図６，図７，図８，
図９を参照しながら説明する。なお，前記第２の実施例
と同様のものは同一番号を付与し説明を省略する。

【００３７】１５は，データ変換部で，シフトレジスタ
等により構成され，Ａ／Ｄ変換回路２０二より転送され
るＲＧＢデータ列（図６の１５ａ）をその転送クロック
により順次記憶し１ワードが３ドット分の同一色データ
で構成されるデータ列（図６の１５ｂ）に変換してライ
ンメモリ部１の第１ＲＡＭ２または第２ＲＡＭ３へ書き
込むものである。

【００３８】１６は読み出しアドレス発生部で，カウン
タ等で構成され，電極表示タイミング信号の表示ブラン
キング期間（ドライブ停止期間）に第１ＲＡＭ２，第２
ＲＡＭ３の読み出しアドレスを発生するものである。１
７は表示メモリ部で，電極数分のフリップフロップで構
成され，ラインメモリ部１より読み出されたデータを変
調ドライブ回路２２へ出力するために順次ラッチ記憶す
るものである。１８はラッチパルス発生部で，読み出し
アドレス発生部１６の読み出しアドレスによって表示メ
モリ部のラッチパルス（１８ａ，１８ｂ，．．，１８
ｎ）を発生するものである。

【００３９】次に上記構成による動作を説明する。Ａ／
Ｄ変換回路２０により転送されたＲＧＢデータ列（図６
の１５ａ）はデータ変換部１５により１ワードが３ドッ
ト分の同一色データで構成されるデータ列（図６の１５
ｂ）に変換され順次第１ＲＡＭ２に書き込まれる。１水
平期間分のデータの書き込みが完了すると次の水平期間
では第２ＲＡＭ３が同様の書き込みモードとなり第１Ｒ
ＡＭ２は読み出しモードとなる。以降上記の動作が１水
平期間毎に繰り返されるのである。

【００４０】読み出しモードの動作は，電極表示タイミ
ング信号の表示ブランキング期間（図７の斜線部）に読
み出しアドレス発生部１６により発生されたアドレスに
よりラインメモリ部１よりデータが順次読み出される。
最初に読み出されたＲ１，Ｒ３，Ｒ５データはラッチパ
ルス発生部１８からのラッチパルス１８ａにより表示メ
モリ部１７のフリップフロップ１７Ａに記憶される。２
番目に読み出されたＲ７，Ｒ９，Ｒ１１データも同様に
ラッチパルス１８ｂにより表示メモリ部１７のフリップ
フロップ１７Ｂに記憶される。以下同様にして表示ブラ
ンキング期間（図７のＡ部）に表示メモリ部１７のすべ
てのグリップフロップにＲデータを読み出し，記憶され
るとその出力１７ａ，１７ｂ，．．，１７ｎは後段の変
調ドライブ回路２２に入力され，表示パネル２３におい
てＲ１。Ｒ３，．．，Ｒ２ｎ−１が同時ドライブ（図７
のＢ部）されるのである。

【００４１】Ｒデータが表示完了後次の表示ブランキン
グ期間（図７のＣ部）は上記と同様にＧ１，Ｇ
３，．．，Ｇ２ｎ−１が読み出され，表示期間（図７の
Ｄ部）にＧデータが表示される。以上のような動作が
Ｒ，Ｇ，Ｂで繰り返されて１水平期間に第１電極から第
ｎ電極で各々，Ｒ，Ｇ，Ｂ，Ｒ，Ｇ，Ｂ，の２ドット６
色が時分割ドライブされるのである。

【００４２】上記のように本発明の直列並列変換装置は
電極表示のブランキング期間に次の表示データを読み出
すようにしたことで従来２水平期間分のフリップフロッ
プで構成していた直列並列変換回路をＲＡＭと電極数分
のフリップフロップ１段で構成できるようになり回路の
集積化及び規模の削減が可能となりさらなるコストダウ
ンを行うことができるものである。

【００４３】

【発明の効果】以上のように本発明の直列並列変換回路
は１水平期間分のフリップフロップ２段での構成を可能
にするもので，回路規模の削減が可能となりコストダウ
ンを行うことができるという効果を有する。

【００４４】また本発明の直列並列変換回路はＲＡＭと
電極数分のフリップフロップ２段での構成を可能とする
もので，回路の集積化及び規模の削減が可能となり大幅
なコストダウンを行うことができるという効果を有す
る。

【００４５】さらに本発明の直列並列変換回路はＲＡＭ
と電極数分のフリップフロップ１段での構成を可能にす
るもので，さらなる回路規模の削減が可能となり，さら
なるコストダウンを行うことができるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の第１の発明の一実施例における直列並
列変換回路のブロック図

【図２】同直列並列変換回路のタイミングチャートを示
す図

【図３】本発明の第２の発明の一実施例における直列並
列変換回路のブロック図

【図４】同実施例における直列並列変換回路のタイミン
グチャートを示す図

【図５】本発明の第３の発明の一実施例における直列並
列変換回路のブロック図

【図６】同直列並列変換回路の書き込み時のタイミング
チャートを示す図

【図７】同直列並列変換回路の読み出し時のタイミング
チャートを示す図

【図８】マトリクス駆動方式映像表示装置の電極駆動回
路の一例を示すブロック図

【図９】（ａ） マトリクス駆動方式映像表示装置の表
示パネルの一部を示す図 （ｂ） マトリクス駆動方式映像表示装置の電極の表示
タイミングを示す図

【図１０】従来例における直列並列変換回路の構成を示
すブロック図

【符号の説明】

１ ラインメモリ部 ２ 第１ＲＡＭ ３ 第２ＲＡＭ ５ 読み出しアドレス発生部 ９ データ切替部 １１ 第１表示メモリ部 １３ 第２表示メモリ部 １６ 読み出しアドレス発生部 １７ 表示メモリ部 ４３ 第１ラインメモリ部 ４４ 第２ラインメモリ部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 和人 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 三輪 哲司 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 益盛 忠行 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−119765（ＪＰ，Ａ) 特開 昭57−78272（ＪＰ，Ａ) 特開 昭62−194235（ＪＰ，Ａ) 特開 昭63−220220（ＪＰ，Ａ) 特開 昭60−17533（ＪＰ，Ａ) 特開 平２−50721（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 9/00 H04N 3/12

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 映像データを１水平期間順次書き込み，
   書き込み完了後次の水平期間に読み出しを行う，１つの
   アドレスに１画素分のＲＧＢ信号を記憶する複数のラン
   ダムアクセスメモリにより構成され，１水平期間ごとに
   書き込み，読み出し動作を繰り返すラインメモリ部と，
   前記ラインメモリ部から電極ドライブ期間にデータを読
   み出すためのアドレスを発生する読み出しアドレス発生
   部と， 前記ラインメモリ部から読み出された映像データのうち
   何れか１色のデータを切替選択し，出力するデータ切替
   部と，複数の記憶素子が前記データ切替部の出力データ
   ラインに対し各々並列接続されることにより構成され，
   前記データ切替部で選択されたデータを各々記憶する第
   １表示メモリ部と，前記第１表示メモリ部と同数の記憶
   素子で構成され，前記第１表示メモリ部の全記憶素子に
   データを記憶完了後，その各出力データを変調ドライブ
   処理するために再記憶する第２表示メモリ部とを備えた
   直列並列変換回路。
2. 【請求項２】 入力されるＲＧＢデータ列を順次記憶
   し，１ワードが複数の同一色データで構成されるデータ
   列に変換して出力するデータ変換部と，複数のランダム
   アクセスメモリにより構成され前記データ変換部からの
   データを１水平期間書き込み，書き込み完了後次の水平
   期間に読み出しを行い，１水平期間毎に書き込み，読み
   出し動作を繰り返すラインメモリ部と，前記ラインメモ
   リ部からドライブ停止期間にデータを読み出すためのア
   ドレスを発生する読み出しアドレス発生部と，複数の記
   憶素子が前記ラインメモリ部の出力データラインに対し
   各々並列接続されることにより構成され，前記ラインメ
   モリ部からの読み出しデータを変調ドライブ処理するた
   めに記憶する表示メモリ部とにより構成された直列並列
   変換回路。