JPH04100089A - アクティブマトリクス液晶ディスプレイの階調表示駆動回路 - Google Patents
アクティブマトリクス液晶ディスプレイの階調表示駆動回路Info
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- JPH04100089A JPH04100089A JP21707090A JP21707090A JPH04100089A JP H04100089 A JPH04100089 A JP H04100089A JP 21707090 A JP21707090 A JP 21707090A JP 21707090 A JP21707090 A JP 21707090A JP H04100089 A JPH04100089 A JP H04100089A
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は○A機器に適用されるアクティブマトリクス液
晶ディスプレイを階調表示させるための液晶駆動回路に
関する。
晶ディスプレイを階調表示させるための液晶駆動回路に
関する。
コンピュータ端末、パソコンの携帯型が普及しており、
薄くて軽量で、目に優しい液晶ディスプレイが多量に使
用されている。情報表示の内容が高度化されるに伴いカ
ラー表示と階調表示の必要性が高まっている。液晶ディ
スプレイを駆動する方式は大きくわけて単純マトリクス
とアクティブマトリクスの2種類がある。単純マトリク
ス方式は上下のガラス基板にX方向・Y方向にストライ
プ状の透明電極を設けて、交差する画素を直接外部から
線順次走査により時分割駆動する。アクティブマトリク
ス方式は各画素にスイッチング素子、例えば薄膜トラン
ジスタ(TPT)を画素毎に設けて、液晶をスタティッ
ク駆動する駆動方式である。アクティブマトリクス方式
は製造上の難しさがあるが、コントラスト比が大きく、
視野角も広いし、表示応答速度も20〜30m5と高速
である。またカラー表示も鮮明で、階調表示も容易であ
り、高品位な表示品質を持っている。
薄くて軽量で、目に優しい液晶ディスプレイが多量に使
用されている。情報表示の内容が高度化されるに伴いカ
ラー表示と階調表示の必要性が高まっている。液晶ディ
スプレイを駆動する方式は大きくわけて単純マトリクス
とアクティブマトリクスの2種類がある。単純マトリク
ス方式は上下のガラス基板にX方向・Y方向にストライ
プ状の透明電極を設けて、交差する画素を直接外部から
線順次走査により時分割駆動する。アクティブマトリク
ス方式は各画素にスイッチング素子、例えば薄膜トラン
ジスタ(TPT)を画素毎に設けて、液晶をスタティッ
ク駆動する駆動方式である。アクティブマトリクス方式
は製造上の難しさがあるが、コントラスト比が大きく、
視野角も広いし、表示応答速度も20〜30m5と高速
である。またカラー表示も鮮明で、階調表示も容易であ
り、高品位な表示品質を持っている。
アクティブマトリクス液晶ディスプレイを階調表示させ
る駆動方式としては、液晶の電圧透過特性を利用して階
調レベルに対応した電圧をデータ線、TPTを介して液
晶に印加する電圧変調方式が一般的である。従来この種
のデータ線駆動回路としては、アナグロの表示信号を液
晶の駆動レベルまで増幅し、増幅されたー走査線分の表
示信号をサンプルホールド回路によりサンプリングし、
その電圧を一走査線期間保持して、一走査線上の画素を
一度に駆動する構成が取られている。このようなアナロ
グ方式のデータ線駆動回路は100本前後の出力線を有
するLSIが実用化されている。一方最近最も多く用い
られているパソコン(画素数640x400あるいは6
40x480)の表示データの転送速度は20MHz〜
30MHzであり、RGBの三原色を考慮すると60〜
90MHzと極めて高速である。
る駆動方式としては、液晶の電圧透過特性を利用して階
調レベルに対応した電圧をデータ線、TPTを介して液
晶に印加する電圧変調方式が一般的である。従来この種
のデータ線駆動回路としては、アナグロの表示信号を液
晶の駆動レベルまで増幅し、増幅されたー走査線分の表
示信号をサンプルホールド回路によりサンプリングし、
その電圧を一走査線期間保持して、一走査線上の画素を
一度に駆動する構成が取られている。このようなアナロ
グ方式のデータ線駆動回路は100本前後の出力線を有
するLSIが実用化されている。一方最近最も多く用い
られているパソコン(画素数640x400あるいは6
40x480)の表示データの転送速度は20MHz〜
30MHzであり、RGBの三原色を考慮すると60〜
90MHzと極めて高速である。
なお、この種の技術が記載されている文献として、″日
立、カタログ、HD66300(1990)”がある。
立、カタログ、HD66300(1990)”がある。
このように高速な表示データをアナログ方式のデータ線
駆動回路LSIで実現するには、微細加工を駆使した高
速デバイスの使用と同時に、液晶では十数Vの電圧ダイ
ナミックレンジを扱うので高耐圧のデバイスが必要とな
り、互いに相反する高速・高耐圧のLSIが必要となっ
て、極めて高価なLSIとなる。他の従来の方法として
は、パソコンの表示はテレビと異なり表現色が、例えば
4096色中16色同時表示というように限定されてい
ることから、ディジタル化された表示データを入力する
ディジタル方式のデータ線駆動方式がある。「日立、カ
タログ、HD66310(1990)参照」この方式は
、例えば16階調表示の場合、16レベルの階調レベル
信号を外部から入力し、4ビツトの表示データをデコー
ドして16レベルの階調レベル信号から対応するレベル
を選択して、データ線を駆動する構成がとられている。
駆動回路LSIで実現するには、微細加工を駆使した高
速デバイスの使用と同時に、液晶では十数Vの電圧ダイ
ナミックレンジを扱うので高耐圧のデバイスが必要とな
り、互いに相反する高速・高耐圧のLSIが必要となっ
て、極めて高価なLSIとなる。他の従来の方法として
は、パソコンの表示はテレビと異なり表現色が、例えば
4096色中16色同時表示というように限定されてい
ることから、ディジタル化された表示データを入力する
ディジタル方式のデータ線駆動方式がある。「日立、カ
タログ、HD66310(1990)参照」この方式は
、例えば16階調表示の場合、16レベルの階調レベル
信号を外部から入力し、4ビツトの表示データをデコー
ドして16レベルの階調レベル信号から対応するレベル
を選択して、データ線を駆動する構成がとられている。
このようにディジタル回路を用いた構成であるので、表
示データの転送速度が高速になっても駆動回路の転送速
度に見合うまで複数系統の表示データを並列入力して並
列処理が簡単にできる。しかし、この構成をLSI化し
た場合、階調信号を入力するために、16本と入力端子
数が増大し、さらに表示データがディジタル化されてい
るのでますますLSIの端子数が増大して、LSIの実
装が困難になるという欠点がある。階調信号の入力端子
数は階調レベルをnとすると2″となるので階調レベル
が増えれば増えるほど急激に増大する。このためますま
すLSIの実装上の問題が大きくなる。
示データの転送速度が高速になっても駆動回路の転送速
度に見合うまで複数系統の表示データを並列入力して並
列処理が簡単にできる。しかし、この構成をLSI化し
た場合、階調信号を入力するために、16本と入力端子
数が増大し、さらに表示データがディジタル化されてい
るのでますますLSIの端子数が増大して、LSIの実
装が困難になるという欠点がある。階調信号の入力端子
数は階調レベルをnとすると2″となるので階調レベル
が増えれば増えるほど急激に増大する。このためますま
すLSIの実装上の問題が大きくなる。
本発明の目的は1階調レベル信号の生成回路を工夫する
ことにより、外部端子数が少なく、また高速データ転送
を必要とするコンピュータ端末の液晶ディスプレイでも
容易に駆動できるアクティブマトリクス液晶ディスプレ
イの階調表示駆動回路を提供することにある。
ことにより、外部端子数が少なく、また高速データ転送
を必要とするコンピュータ端末の液晶ディスプレイでも
容易に駆動できるアクティブマトリクス液晶ディスプレ
イの階調表示駆動回路を提供することにある。
本発明は上述の問題点を解決するため、繰り返し性のあ
る階調基準信号をサンプリングして電圧を保持するn個
のサンプルホールド回路を有して各サンプルホールド回
路により順次階調基準信号をサンプリングしてn個の階
調レベル信号を出力する階調レベル生成回路と、nビッ
トのディジタル表示データをデコードするデコーダ回路
と、該デコーダ回路の出力に応じて前記階調レベル信号
を選択してアクティブマトリクス液晶ディスプレイのデ
ータ線に出力するマルチプレクサ回路とを設けた構成と
している。
る階調基準信号をサンプリングして電圧を保持するn個
のサンプルホールド回路を有して各サンプルホールド回
路により順次階調基準信号をサンプリングしてn個の階
調レベル信号を出力する階調レベル生成回路と、nビッ
トのディジタル表示データをデコードするデコーダ回路
と、該デコーダ回路の出力に応じて前記階調レベル信号
を選択してアクティブマトリクス液晶ディスプレイのデ
ータ線に出力するマルチプレクサ回路とを設けた構成と
している。
本発明の作用については、次の実施例の説明中の、特に
第1図回路の動作説明において詳述する。
第1図回路の動作説明において詳述する。
以下、本発明の実施例を図面を参照して説明する。第1
図は本発明の実施例を示す構成図である。
図は本発明の実施例を示す構成図である。
第1図では説明を簡単にするために、8階調を表示する
ための駆動回路で説明する。1oは階調レベル信号Vl
、V2.・・・・・・v8を出力する階調レベル生成回
路であり、シフトレジスタ11と8個のサンプルホール
ド回路12,13・・・・・・19からなる。シフトレ
ジスタ11は8個のレジスタR1〜R8を直列に接続し
た構成であり、クロック信号(CLK2信号)によりス
タートパルス信号(SP信号)をレジスタR1から順次
R2・・・・・・R8へ転送する。各サンプルホールド
回路はアナログスイッチ1、電圧を保持するコンデンサ
2、アナログバッファ回路3からなる。サンプルホール
ド回路12.13・・・・・・19のアナログスイッチ
1はそれぞれシフトレジスタ11内のレジスタR1,R
2・・・・・・R8に接続され、レジスタの内容で0N
10FF制御され、階調基準信号(Vref信号)をサ
ンプリングする。コンデンサ2はアナログスイッチがO
Nのとき、Vref信号より電荷がアナログスイッチ1
を介して供給される。アナログスイッチ1がOFFにな
ると、サンプリング時のV ref信号の電圧を保持す
る。アナログバッファ回路3はコンデンサ2に保持され
た信号を外部回路へ軛動するためのバッファ回路である
。
ための駆動回路で説明する。1oは階調レベル信号Vl
、V2.・・・・・・v8を出力する階調レベル生成回
路であり、シフトレジスタ11と8個のサンプルホール
ド回路12,13・・・・・・19からなる。シフトレ
ジスタ11は8個のレジスタR1〜R8を直列に接続し
た構成であり、クロック信号(CLK2信号)によりス
タートパルス信号(SP信号)をレジスタR1から順次
R2・・・・・・R8へ転送する。各サンプルホールド
回路はアナログスイッチ1、電圧を保持するコンデンサ
2、アナログバッファ回路3からなる。サンプルホール
ド回路12.13・・・・・・19のアナログスイッチ
1はそれぞれシフトレジスタ11内のレジスタR1,R
2・・・・・・R8に接続され、レジスタの内容で0N
10FF制御され、階調基準信号(Vref信号)をサ
ンプリングする。コンデンサ2はアナログスイッチがO
Nのとき、Vref信号より電荷がアナログスイッチ1
を介して供給される。アナログスイッチ1がOFFにな
ると、サンプリング時のV ref信号の電圧を保持す
る。アナログバッファ回路3はコンデンサ2に保持され
た信号を外部回路へ軛動するためのバッファ回路である
。
30はn個のレジスタSRI、SR2・・・・・・SR
nを直列に接続したシフトレジスタであり、3ビツトの
ディジタル表示データDi、D2.D3を表示データの
転送りロックであるCLKI信号により、SRIから順
次SR2・・・・・・SRnに転送する。
nを直列に接続したシフトレジスタであり、3ビツトの
ディジタル表示データDi、D2.D3を表示データの
転送りロックであるCLKI信号により、SRIから順
次SR2・・・・・・SRnに転送する。
40はn個のラッチ回路LATI、LAT2・・・・・
・L A T nからなるラッチ回路群である。−走査
期間の表示データがシフトレジスタ30に転送されると
、ロードパルス信号(LP信号)によりレジスタSRI
、SR2・・・・・・SRnのデータがそれぞれラッチ
回路LATI、LAT2・・・・・・LATnに一走査
期間毎に転送される。50は階調レベル信号Vl、V2
・・・・・・■8から一つの信号を3ビツトの表示デー
タに基づいて選択する階調レベル選択回路であり、デコ
ーダ回路51、マルチプレクサ回路52からなる。階調
レベル選択回路5oはラッチ回路LATI、LAT2・
・・・・・LATnに対応して設けられる。デコーダ回
路51はラッチ回路に保持されている3ビツトの表示デ
ータをデコードする。マルチプレクサ回路52は8個の
アナログスイッチをワイヤドオアした構成であり、デコ
ーダ回路51のデコード結果に基づいて8個の内−個の
アナログスイッチがONし、対応した階調レベル信号を
選択する。60はアナログバッファ回路であり、選択し
た階調レベル信号をアクティブマトリクス液晶ディスプ
レイのデータ線に出力する。
・L A T nからなるラッチ回路群である。−走査
期間の表示データがシフトレジスタ30に転送されると
、ロードパルス信号(LP信号)によりレジスタSRI
、SR2・・・・・・SRnのデータがそれぞれラッチ
回路LATI、LAT2・・・・・・LATnに一走査
期間毎に転送される。50は階調レベル信号Vl、V2
・・・・・・■8から一つの信号を3ビツトの表示デー
タに基づいて選択する階調レベル選択回路であり、デコ
ーダ回路51、マルチプレクサ回路52からなる。階調
レベル選択回路5oはラッチ回路LATI、LAT2・
・・・・・LATnに対応して設けられる。デコーダ回
路51はラッチ回路に保持されている3ビツトの表示デ
ータをデコードする。マルチプレクサ回路52は8個の
アナログスイッチをワイヤドオアした構成であり、デコ
ーダ回路51のデコード結果に基づいて8個の内−個の
アナログスイッチがONし、対応した階調レベル信号を
選択する。60はアナログバッファ回路であり、選択し
た階調レベル信号をアクティブマトリクス液晶ディスプ
レイのデータ線に出力する。
第2図は第1図の階調レベル生成回路10の動作を詳細
に説明するタイミング図である。第2図を併用しながら
第1図の実施例の動作を説明する。
に説明するタイミング図である。第2図を併用しながら
第1図の実施例の動作を説明する。
8クロック周期のSP信号が第2図のように階調レベル
生成回路10に入力されると、CLK2信号に同期して
SP信号の内容が順次レジスタR1゜R2・・・・・・
R8へ転送され、各レジスタRiはCLK2信号の一周
期分のパルスを順次出力する。
生成回路10に入力されると、CLK2信号に同期して
SP信号の内容が順次レジスタR1゜R2・・・・・・
R8へ転送され、各レジスタRiはCLK2信号の一周
期分のパルスを順次出力する。
SP信号は8クロック周期の繰り返し信号であるので、
各レジスタRiは8クロック周期で第2図のようなパル
スを出力する。階調基準信号Vref信号として第2図
に示す三角波を考える。レジスタR1がパルスを出力す
ると、サンプルホールド回路12のアナログスイッチ1
がONし、Vref信号線から電荷がコンデンサ2に供
給され、アナログスイッチ1がOFFすると電荷がコン
デンサ2に保持される。
各レジスタRiは8クロック周期で第2図のようなパル
スを出力する。階調基準信号Vref信号として第2図
に示す三角波を考える。レジスタR1がパルスを出力す
ると、サンプルホールド回路12のアナログスイッチ1
がONし、Vref信号線から電荷がコンデンサ2に供
給され、アナログスイッチ1がOFFすると電荷がコン
デンサ2に保持される。
従って、アナログスイッチ1によるサンプリング時の電
圧v1が保持され、アナログバッファ回路3を介して階
調レベル選択回路へ供給される。
圧v1が保持され、アナログバッファ回路3を介して階
調レベル選択回路へ供給される。
以下レジスタR2〜R8が順次パルスを出力し、サンプ
ルホールド回路13〜19はVref信号を順次サンプ
リングして階調レベル信号■2〜v8を出力する。この
ような動作を8クロック周期毎に繰り返すことにより、
階調レベル生成回路10はVref信号の電圧値を均等
に分割して得られた8レベルの階調レベル信号を出方す
る。デコーダ回路51は3ビツトの表示データをデコー
ドして、マルチプレクサ回路52を駆動する。例えば、
表示データが“011 ”だとするとデコーダ回路51
の3番端子がONL、対応するマルチプレクサ回路52
のアナログスイッチだけがONして階調レベル信号v3
が選択される。この階調レベル信号v3はアナログバッ
ファ回路6oにより液晶ディスプレイのデータ線に供給
される。
ルホールド回路13〜19はVref信号を順次サンプ
リングして階調レベル信号■2〜v8を出力する。この
ような動作を8クロック周期毎に繰り返すことにより、
階調レベル生成回路10はVref信号の電圧値を均等
に分割して得られた8レベルの階調レベル信号を出方す
る。デコーダ回路51は3ビツトの表示データをデコー
ドして、マルチプレクサ回路52を駆動する。例えば、
表示データが“011 ”だとするとデコーダ回路51
の3番端子がONL、対応するマルチプレクサ回路52
のアナログスイッチだけがONして階調レベル信号v3
が選択される。この階調レベル信号v3はアナログバッ
ファ回路6oにより液晶ディスプレイのデータ線に供給
される。
以下同様にして3ビツトの表示データに基づいて階調レ
ベル信号が階調レベル選択回路5oで選択される。液晶
を駆動するには極性の異なる信号を交互に印加する交流
駆動が必要になるが、この場合第2図の右側部に示すよ
うに負極性の三角波をV ref信号端子に印加すれば
よい。第2図のタイミング例では、−走査期間(LH,
Hsは水平同期信号)毎に階調レベル信号の正負極性が
反転する。しかしながら、アクティブマトリクス液晶デ
ィスプレイに用いられるTPTの動作速度は遅く、また
データ線の配線容量、配線抵抗が大きいため、駆動回路
が画素に所定の電荷を供給するのに十数μsオーダの時
間がかかる。このため、−走査期間の前半で階調レベル
信号を安定にすることが必要であり、SP倍信号V r
af信号の繰り返し周期は数μs以下とする必要がある
。
ベル信号が階調レベル選択回路5oで選択される。液晶
を駆動するには極性の異なる信号を交互に印加する交流
駆動が必要になるが、この場合第2図の右側部に示すよ
うに負極性の三角波をV ref信号端子に印加すれば
よい。第2図のタイミング例では、−走査期間(LH,
Hsは水平同期信号)毎に階調レベル信号の正負極性が
反転する。しかしながら、アクティブマトリクス液晶デ
ィスプレイに用いられるTPTの動作速度は遅く、また
データ線の配線容量、配線抵抗が大きいため、駆動回路
が画素に所定の電荷を供給するのに十数μsオーダの時
間がかかる。このため、−走査期間の前半で階調レベル
信号を安定にすることが必要であり、SP倍信号V r
af信号の繰り返し周期は数μs以下とする必要がある
。
第3図は本発明の第2の実施例を示す構成図であり、前
述した第1図のV ref信号、SP倍信号制限条件を
無くした構成図である。第3図では階調レベル生成回路
だけを示しており、他の回路は第1図の構成図と同一で
あるので、以下では説明を省くことにする。第4図は第
3図の階調レベル生成回路の動作を示すタイミング図で
ある。以下、第3図と第4図を用いて第2の実施例の構
成と動作を説明する。10は階調レベル生成回路、11
は第1図の実施例で説明したシフトレジスタである。1
2−1.12−2・・・・・・19−1.19−2はサ
ンプルホールド回路であり、いずれもアナログスイッチ
1、コンデンサ2、アナログバッファ回路3から構成さ
れる。20及び21はアナログスイッチであり、20と
21でマルチプレクサ回路を構成し、各サンプルホール
ド回路に接続される。選択信号(FR倍信号がONの時
は、サンプルホールド回路12−1.13−11山19
−1にホールドされた正極性の階調レベル信号(Vi)
が選択され、階調レベル信号線vl、■2山山v8に出
力する。FR倍信号OFFの時は、サンプルホールド回
路12−2.13−2・・・・・・19−2にホールド
された負極性の階調レベル信号(−Vi)が選択され、
階調レベル信号線Vl。
述した第1図のV ref信号、SP倍信号制限条件を
無くした構成図である。第3図では階調レベル生成回路
だけを示しており、他の回路は第1図の構成図と同一で
あるので、以下では説明を省くことにする。第4図は第
3図の階調レベル生成回路の動作を示すタイミング図で
ある。以下、第3図と第4図を用いて第2の実施例の構
成と動作を説明する。10は階調レベル生成回路、11
は第1図の実施例で説明したシフトレジスタである。1
2−1.12−2・・・・・・19−1.19−2はサ
ンプルホールド回路であり、いずれもアナログスイッチ
1、コンデンサ2、アナログバッファ回路3から構成さ
れる。20及び21はアナログスイッチであり、20と
21でマルチプレクサ回路を構成し、各サンプルホール
ド回路に接続される。選択信号(FR倍信号がONの時
は、サンプルホールド回路12−1.13−11山19
−1にホールドされた正極性の階調レベル信号(Vi)
が選択され、階調レベル信号線vl、■2山山v8に出
力する。FR倍信号OFFの時は、サンプルホールド回
路12−2.13−2・・・・・・19−2にホールド
された負極性の階調レベル信号(−Vi)が選択され、
階調レベル信号線Vl。
v2・・・・・・v8に出力する。22及び23はAN
D回路であり、22と23でスイッチを構成している。
D回路であり、22と23でスイッチを構成している。
FR倍信号ONの時は、サンプルホールド回路12−2
.13−2・・・・・・19−2のアナログスイッチ1
はシフトレジスタ11の各レジスタに接続されてON1
0 F F制御され、V ref信号をサンプリングす
る。他方のサンプルホールド回路12−1.13−1・
・・・・・19−1はアナログスイッチ1がシフトレジ
スタ11と切離されるので、FR(11号がOFF時に
Vref信号をサンプリングした電圧を保持する。FR
倍信号OFFの時は、逆の動作を行い、サンプルホール
ド回112−1゜13−1・・・・・・19−1はVr
ef信号をサンプリングし、サンプルホールド回路12
−2.13−2・・・・・・19−2は電圧を保持する
。つぎに第4図を用いて、階調レベル信号v5に着目し
て動作を説明する。V ref信号として、−走査期間
で正負の極性を繰り返す三角波を考える。液晶の交流化
信号に相当するFR倍信号ONの時、サンプルホールド
回路15−1はアナログスイッチ1がOFFとなるので
、一つ前の走査期間で正極性のV ref信号をサンプ
リングした電圧v5を保持し、この電圧が階調レベル信
号v5に出力される。またサンプルホールド回路15−
2はアナログスイッチ1がシフトレジスタ11の制御を
受けるのでサンプリング動作を行う。すなわち第2図で
説明したように所定のパルスを入力すると、負極性のV
ref信号をサンプリングし、電圧−v5を保持する。
.13−2・・・・・・19−2のアナログスイッチ1
はシフトレジスタ11の各レジスタに接続されてON1
0 F F制御され、V ref信号をサンプリングす
る。他方のサンプルホールド回路12−1.13−1・
・・・・・19−1はアナログスイッチ1がシフトレジ
スタ11と切離されるので、FR(11号がOFF時に
Vref信号をサンプリングした電圧を保持する。FR
倍信号OFFの時は、逆の動作を行い、サンプルホール
ド回112−1゜13−1・・・・・・19−1はVr
ef信号をサンプリングし、サンプルホールド回路12
−2.13−2・・・・・・19−2は電圧を保持する
。つぎに第4図を用いて、階調レベル信号v5に着目し
て動作を説明する。V ref信号として、−走査期間
で正負の極性を繰り返す三角波を考える。液晶の交流化
信号に相当するFR倍信号ONの時、サンプルホールド
回路15−1はアナログスイッチ1がOFFとなるので
、一つ前の走査期間で正極性のV ref信号をサンプ
リングした電圧v5を保持し、この電圧が階調レベル信
号v5に出力される。またサンプルホールド回路15−
2はアナログスイッチ1がシフトレジスタ11の制御を
受けるのでサンプリング動作を行う。すなわち第2図で
説明したように所定のパルスを入力すると、負極性のV
ref信号をサンプリングし、電圧−v5を保持する。
次の周期でFR倍信号OFFになると、サンプルホール
ド回路15−1と15−2は第4図に示すように逆の動
作をし、階調レベル信号v5は負極性の電圧−v5を出
力する。以上説明したように、第3図の階調レベル生成
回路では、第1図の実施例と異なり一つ前の走査期間で
階調レベル選択回路50へ出力する階調レベル信号が確
定する。
ド回路15−1と15−2は第4図に示すように逆の動
作をし、階調レベル信号v5は負極性の電圧−v5を出
力する。以上説明したように、第3図の階調レベル生成
回路では、第1図の実施例と異なり一つ前の走査期間で
階調レベル選択回路50へ出力する階調レベル信号が確
定する。
尚、本発明の実施例ではV ref信号、sp倍信号び
CLK2信号を外部から供給する構成としたが、発信器
等を用いて内部で発生させてもよいことは明白である。
CLK2信号を外部から供給する構成としたが、発信器
等を用いて内部で発生させてもよいことは明白である。
また第2の実施例である第3図の構成では、同一構成の
サンプルホールド回路を2個用いて、一方のサンプルホ
ールド回路がサンプリングしている間、他方は電圧を保
持して階調レベル選択回路に階調レベル信号を出力する
構成とした。他の構成として、2個のコンデンサと4個
のアナログスイッチを設けて(例えば、NEC電子デバ
イスのμPD16400のデータシート)、一方のコン
デンサにV ref信号を供給している間、他方のコン
デンサに保持している電圧をアナログバッファ回路を介
して階調レベル信号を出力しても同様の動作をする。ま
た第4図のタイミング図はFR倍信号V ref信号の
極性を水平走査期間毎に変える実施例であるが、これを
垂直走査期間で極性を変えても同様の動作をするのは明
白である。
サンプルホールド回路を2個用いて、一方のサンプルホ
ールド回路がサンプリングしている間、他方は電圧を保
持して階調レベル選択回路に階調レベル信号を出力する
構成とした。他の構成として、2個のコンデンサと4個
のアナログスイッチを設けて(例えば、NEC電子デバ
イスのμPD16400のデータシート)、一方のコン
デンサにV ref信号を供給している間、他方のコン
デンサに保持している電圧をアナログバッファ回路を介
して階調レベル信号を出力しても同様の動作をする。ま
た第4図のタイミング図はFR倍信号V ref信号の
極性を水平走査期間毎に変える実施例であるが、これを
垂直走査期間で極性を変えても同様の動作をするのは明
白である。
以上の説明から明らかなように、本発明のディジタル表
示データによる階調表示駆動回路は、繰り返し性のある
階調基準信号をサンプリングして電圧を保持するn個の
サンプルホールド回路を有し、各サンプルホールド、回
路は順次階調基準信号をサンプリングしてn個の階調レ
ベル信号を出力する階調レベル生成回路を設け、nビッ
トのディジタル表示データをデコードするデコーダ回路
とマルチプレクサ回路とにより階調レベル信号を選択す
る構成としているので以下の利点がある。階調レベルが
増大しても階調レベル信号を供給する外部端子数は2の
n乗で増えるのではなく階調基準信号、スタートパルス
信号及びクロック信号の僅か3本でよいので、外部端子
数が大幅に削減できる。さらに階調レベル生成回路はシ
フトレジ久り、アナログスイッチ、コンデンサ及びアナ
ログアンプから構成されるので、本発明にょる駆動回路
をLSI化するのは容易である。また外部端子数が少な
いので安価なLSIとなり、LSIの実装も簡単になる
。他の利点は、表示データがディジタルであるので、表
示画素数が多く、高速なデータ転送速度を必要とする場
合にも、表示データを並列に複数系統入力させて並列処
理させることにより、容易に対応できる。このときのハ
ードウェア負担はシフトレジスタとラッチ回路群のロジ
ック回路であり、LSI化しても僅がである。さらに他
の利点は、液晶の電圧透過特性に合わせてリニアな階調
表示特性を得るように電圧値を補正するいわゆるγ補正
を簡単に行えることにある。
示データによる階調表示駆動回路は、繰り返し性のある
階調基準信号をサンプリングして電圧を保持するn個の
サンプルホールド回路を有し、各サンプルホールド、回
路は順次階調基準信号をサンプリングしてn個の階調レ
ベル信号を出力する階調レベル生成回路を設け、nビッ
トのディジタル表示データをデコードするデコーダ回路
とマルチプレクサ回路とにより階調レベル信号を選択す
る構成としているので以下の利点がある。階調レベルが
増大しても階調レベル信号を供給する外部端子数は2の
n乗で増えるのではなく階調基準信号、スタートパルス
信号及びクロック信号の僅か3本でよいので、外部端子
数が大幅に削減できる。さらに階調レベル生成回路はシ
フトレジ久り、アナログスイッチ、コンデンサ及びアナ
ログアンプから構成されるので、本発明にょる駆動回路
をLSI化するのは容易である。また外部端子数が少な
いので安価なLSIとなり、LSIの実装も簡単になる
。他の利点は、表示データがディジタルであるので、表
示画素数が多く、高速なデータ転送速度を必要とする場
合にも、表示データを並列に複数系統入力させて並列処
理させることにより、容易に対応できる。このときのハ
ードウェア負担はシフトレジスタとラッチ回路群のロジ
ック回路であり、LSI化しても僅がである。さらに他
の利点は、液晶の電圧透過特性に合わせてリニアな階調
表示特性を得るように電圧値を補正するいわゆるγ補正
を簡単に行えることにある。
この方法には二つの方法がある。第1の方法は階調基準
信号にγ補正を施した三角波を印加する方法である。第
2の方法は階調基準信号をサンプリングするクロックの
間隔をγ補正値に合わせて変える方法である。
信号にγ補正を施した三角波を印加する方法である。第
2の方法は階調基準信号をサンプリングするクロックの
間隔をγ補正値に合わせて変える方法である。
第1図は本発明の第1の実施例の回路構成図、第2図は
第1図中の階調レベル生成回路の動作を示すタイミング
図、第3図は本発明の第2の実施例の回路構成図、第4
図は第3図回路の動作を示すタイミング図である。 〔符号の説明〕 1・・・アナログスイッチ 2・・・コンデンサ 3・・・アナログバッファ回路 10・・・階調レベル生成回路 11・・・シフトレジスタ 12〜19・・・サンプルホールド回路20.21・・
・アナログスイッチ 30・・・シフトレジスタ 40・・・ラッチ回路群 50・・・階調レベル選択回路 51・・・デコーダ回路 52・・・マルチプレクサ回路 60・・・アナログバッファ回路 ¥2の実施例の構成図 第3図 v2の1施伜1の夕信〉2゛図 第4 図
第1図中の階調レベル生成回路の動作を示すタイミング
図、第3図は本発明の第2の実施例の回路構成図、第4
図は第3図回路の動作を示すタイミング図である。 〔符号の説明〕 1・・・アナログスイッチ 2・・・コンデンサ 3・・・アナログバッファ回路 10・・・階調レベル生成回路 11・・・シフトレジスタ 12〜19・・・サンプルホールド回路20.21・・
・アナログスイッチ 30・・・シフトレジスタ 40・・・ラッチ回路群 50・・・階調レベル選択回路 51・・・デコーダ回路 52・・・マルチプレクサ回路 60・・・アナログバッファ回路 ¥2の実施例の構成図 第3図 v2の1施伜1の夕信〉2゛図 第4 図
Claims (1)
- 【特許請求の範囲】 1、繰り返し性のある階調基準信号をサンプリングして
電圧を保持するn個のサンプルホールド回路を有して各
サンプルホールド回路により上記階調基準信号を順次サ
ンプリングしてn個の階調レベル信号を出力する階調レ
ベル生成回路と、nビットのディジタル表示データをデ
コードするデコーダ回路と、該デコーダ回路の出力信号
に応じて上記階調レベル信号を選択してアクティブマト
リクス液晶ディスプレイのデータ線に出力するマルチプ
レクサ回路とを備えたことを特徴とするアクティブマト
リクス液晶ディスプレイの階調表示駆動回路。 2、請求項1記載のサンプルホールド回路を一つの階調
レベル信号に対して2系統設け、選択信号により一方の
系統のサンプルホールド回路から階調レベル信号を出力
している間、他方の系統のサンプルホールド回路は階調
基準信号をサンプルホールドすることを特徴とするアク
ティブマトリクス液晶ディスプレイの階調表示駆動回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21707090A JPH0738105B2 (ja) | 1990-08-20 | 1990-08-20 | アクティブマトリクス液晶ディスプレイの階調表示駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21707090A JPH0738105B2 (ja) | 1990-08-20 | 1990-08-20 | アクティブマトリクス液晶ディスプレイの階調表示駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04100089A true JPH04100089A (ja) | 1992-04-02 |
JPH0738105B2 JPH0738105B2 (ja) | 1995-04-26 |
Family
ID=16698365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21707090A Expired - Fee Related JPH0738105B2 (ja) | 1990-08-20 | 1990-08-20 | アクティブマトリクス液晶ディスプレイの階調表示駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0738105B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002258816A (ja) * | 2001-03-06 | 2002-09-11 | Nec Yamagata Ltd | 液晶駆動装置 |
JP2004348108A (ja) * | 2003-05-23 | 2004-12-09 | Toppoly Optoelectronics Corp | 液晶ディスプレイ装置の駆動回路 |
JP2005157013A (ja) * | 2003-11-27 | 2005-06-16 | Hitachi Displays Ltd | 表示装置 |
JP2006078731A (ja) * | 2004-09-09 | 2006-03-23 | Nec Electronics Corp | 階調電圧生成回路及び階調電圧生成方法 |
JP2011232779A (ja) * | 2001-11-05 | 2011-11-17 | Samsung Electronics Co Ltd | 液晶表示装置の駆動装置 |
-
1990
- 1990-08-20 JP JP21707090A patent/JPH0738105B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002258816A (ja) * | 2001-03-06 | 2002-09-11 | Nec Yamagata Ltd | 液晶駆動装置 |
JP2011232779A (ja) * | 2001-11-05 | 2011-11-17 | Samsung Electronics Co Ltd | 液晶表示装置の駆動装置 |
JP2004348108A (ja) * | 2003-05-23 | 2004-12-09 | Toppoly Optoelectronics Corp | 液晶ディスプレイ装置の駆動回路 |
JP2005157013A (ja) * | 2003-11-27 | 2005-06-16 | Hitachi Displays Ltd | 表示装置 |
JP2006078731A (ja) * | 2004-09-09 | 2006-03-23 | Nec Electronics Corp | 階調電圧生成回路及び階調電圧生成方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0738105B2 (ja) | 1995-04-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |