JPH02894A - 表示装置をアドレス指定する装置及び方法 - Google Patents
表示装置をアドレス指定する装置及び方法Info
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- 239000004973 liquid crystal related substance Substances 0.000 description 1
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- Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は表示装置に関し、特に例えば液晶表示装置に関
する。
する。
順次的にアドレスされる表示に対する行ドライバは出力
を制御するための簡単なレジスタを用いて実現されうる
。そのレジスタには、レジスタがクロックされる毎に新
しい行が刺激される（すなわちストローブされる）よう
に全てのゼロと単一の１をロードされる。これは、表示
の各行に複合ストローブ波形を与えるために駆動回路と
組合せられうる。単純なシフトレジスタと使用するのに
適した例えばヨーロッパ特許出前箱 ８８３０６６３７．５号に開示されているような駆動回
路は第１の供給レールに第１の波形Ａを発生するための
手段と、第２の供給レールに第２の波形Ｂを発生するた
めの手段と、複数の出力部を有する表示ドライバ・チッ
プを具備している。各出力部は、出力を第１の供給レー
ルにおける波形Ａまたは第２の供給レールにおける波形
Ｂに切換えるためのスイッチを具備している。各出力を
波形Ａまたは波形Ｂに選択的に切換えることは、制御回
路からの制御および出力ラッチ・データによって制御さ
れ、この切換えの順序が、発生される複合波形がストロ
ーブ波形であるか否かを決定する。
を制御するための簡単なレジスタを用いて実現されうる
。そのレジスタには、レジスタがクロックされる毎に新
しい行が刺激される（すなわちストローブされる）よう
に全てのゼロと単一の１をロードされる。これは、表示
の各行に複合ストローブ波形を与えるために駆動回路と
組合せられうる。単純なシフトレジスタと使用するのに
適した例えばヨーロッパ特許出前箱 ８８３０６６３７．５号に開示されているような駆動回
路は第１の供給レールに第１の波形Ａを発生するための
手段と、第２の供給レールに第２の波形Ｂを発生するた
めの手段と、複数の出力部を有する表示ドライバ・チッ
プを具備している。各出力部は、出力を第１の供給レー
ルにおける波形Ａまたは第２の供給レールにおける波形
Ｂに切換えるためのスイッチを具備している。各出力を
波形Ａまたは波形Ｂに選択的に切換えることは、制御回
路からの制御および出力ラッチ・データによって制御さ
れ、この切換えの順序が、発生される複合波形がストロ
ーブ波形であるか否かを決定する。
単純なシフトレジスタの出力が、その切換えの順序がス
トローブ波形を発生すべきが否かを決定し、「１」はス
トローブ波形を選択し、ｒＯＪは非ストローブ波形を選
択する。
トローブ波形を発生すべきが否かを決定し、「１」はス
トローブ波形を選択し、ｒＯＪは非ストローブ波形を選
択する。
しかしながら、この構成では、ストローブされるべき各
行間のステップが１つのラインから表示の半分まで変化
するから、例えばヨーロッパ特許出願第０２６１９０１
Ａ号に開示されているような非順次アドレス指定計画（
ｎｏｎ−ｓｅｑｕｅｎｔｉａｌａｄｄｒｅｓｓｉｎｇ
ｓｃｈｅｍｅｓ）に対する容易な解決策を与えるもので
はない、従って、各行同期につき１回だけ、各個々の行
ドライバがデータを独立にロードアップされなければな
らないが、あるいは行アドレス周期の間で行ドライバに
多数のクロックパルスが供給される必要がある。チップ
がガラス基板上に取付けられるべき場合には、これらは
両方とも望ましくない。
行間のステップが１つのラインから表示の半分まで変化
するから、例えばヨーロッパ特許出願第０２６１９０１
Ａ号に開示されているような非順次アドレス指定計画（
ｎｏｎ−ｓｅｑｕｅｎｔｉａｌａｄｄｒｅｓｓｉｎｇ
ｓｃｈｅｍｅｓ）に対する容易な解決策を与えるもので
はない、従って、各行同期につき１回だけ、各個々の行
ドライバがデータを独立にロードアップされなければな
らないが、あるいは行アドレス周期の間で行ドライバに
多数のクロックパルスが供給される必要がある。チップ
がガラス基板上に取付けられるべき場合には、これらは
両方とも望ましくない。
本発明の１つの目的は上述した問題を少なくとも軽減す
る表示装置の動作方法を提供することである。
る表示装置の動作方法を提供することである。
本発明の第１の態様によれば、ピクセル要素の格子を具
備した表示装置の動作方法であって、ピクセル要素の集
団を時間多重アドレス指定し、このアドレス指定工程が
実行されるべき機能を選択するための第２のシフトレジ
スタ手段の動作を指定する第１のシフトレジスタ手段を
用いることを含む表示装置の動作方法が提供される。
備した表示装置の動作方法であって、ピクセル要素の集
団を時間多重アドレス指定し、このアドレス指定工程が
実行されるべき機能を選択するための第２のシフトレジ
スタ手段の動作を指定する第１のシフトレジスタ手段を
用いることを含む表示装置の動作方法が提供される。
本発明の第２のＢ様によれば、ピクセル要素の格子と、
ピクセル要素の集団についての時間多重アドレス指定を
行う手段を具備しており、前記アドレス指定を行う手段
が実行されるべき機能を選択する第２のシフトレジスタ
手段の動作を指定するための第１のシフトレジスタ手段
を含んでいる表示装置が提供される。
ピクセル要素の集団についての時間多重アドレス指定を
行う手段を具備しており、前記アドレス指定を行う手段
が実行されるべき機能を選択する第２のシフトレジスタ
手段の動作を指定するための第１のシフトレジスタ手段
を含んでいる表示装置が提供される。
本発明はカラー表示とモノクロム表示に適用しうる。
本発明の他のＢ様は、本発明による表示装置のためのフ
ォーマット、例えば本明細書に記載されているフォーマ
ットの信号の発生に適したおよび／またはそのために設
計された装置を提供する。
ォーマット、例えば本明細書に記載されているフォーマ
ットの信号の発生に適したおよび／またはそのために設
計された装置を提供する。
本発明のさらに他のこのような信号の発生のために適し
たおよび／またはそのために設計された装置、およびそ
のような信号を処理するための装置を提供する。従って
、例えば、本発明は本明細書に記述されている態様で表
示装置をアドレスするために適したおよび／またはその
ために設計されたドライバ集積回路を具現する。
たおよび／またはそのために設計された装置、およびそ
のような信号を処理するための装置を提供する。従って
、例えば、本発明は本明細書に記述されている態様で表
示装置をアドレスするために適したおよび／またはその
ために設計されたドライバ集積回路を具現する。
以下図面を参照して本発明の実施例につき説明しよう。
第１図は第１のレジスタ手段４と、第２のレジスタ手段
６を具備したパーサタイル・シフトレジスタ機構２を示
しており、各レジスタ手段４．６は１個またはそれ以上
のレジスタのバンクである。
６を具備したパーサタイル・シフトレジスタ機構２を示
しており、各レジスタ手段４．６は１個またはそれ以上
のレジスタのバンクである。
各レジスタ手段は複数のステージを有し、第１のレジス
タ手段４における第１のステージ８の出力は第２のレジ
スタ手段６における対応するステージの入力１０に接続
され、その対応するステージの動作を指定するようにな
されている。
タ手段４における第１のステージ８の出力は第２のレジ
スタ手段６における対応するステージの入力１０に接続
され、その対応するステージの動作を指定するようにな
されている。
第２のレジスタ手段６を構成するレジスタはそれぞれ、
そのレジスタのステージが発揮すべき機能を選択する制
御人力１１を有している。この制御入力がローに保持さ
れると、レジスタ・ステージはクリアされ、かつ各レジ
スタ・ステージの出力はそれの入力に従う、すなわち、
第２のレジスタ手段のステージは、第１のレジスタ手段
４の１つのステージに存在する情報を、第２のレジスタ
手段６におけるそれに対応したステージの出力１２に存
在させうるようにする透明なランチとして作用する。こ
の制御人力１１がハイに保持されると、そのレジスタが
バイパス・モードとなされる、すなわち、第１のレジス
タ手段４の１つのステージに存在する情報が、第２のレ
ジスタ手段６におけるそれに対応したステージがバイパ
スされるかあるいはエネイブル（ｅｎａｂｌｅｄ）され
うるかを決定する。
そのレジスタのステージが発揮すべき機能を選択する制
御人力１１を有している。この制御入力がローに保持さ
れると、レジスタ・ステージはクリアされ、かつ各レジ
スタ・ステージの出力はそれの入力に従う、すなわち、
第２のレジスタ手段のステージは、第１のレジスタ手段
４の１つのステージに存在する情報を、第２のレジスタ
手段６におけるそれに対応したステージの出力１２に存
在させうるようにする透明なランチとして作用する。こ
の制御人力１１がハイに保持されると、そのレジスタが
バイパス・モードとなされる、すなわち、第１のレジス
タ手段４の１つのステージに存在する情報が、第２のレ
ジスタ手段６におけるそれに対応したステージがバイパ
スされるかあるいはエネイブル（ｅｎａｂｌｅｄ）され
うるかを決定する。
第２図は第２のレジスタ手段６がバイパス・モードにあ
る場合にこの構成を用いて非順次グループ・アドレス指
定計画がいかにして容易に実施されうるかを示している
。第１の列はピクセル要素の集団（ｃｏｌｌｅｃｔｉｏ
ｎｓ）の位置と、第１のレジスタ手段４および第２のレ
ジスタ手段６の関連したレジスタ・ステージを示してい
る。第２の組の列は時間（、およびｔ、において第１の
レジスタ手段４のレジスタ・ステージに存在する情報を
示している。第３の組の列は時間ｔ１〜ｔ、において第
２のレジスタ手段の対応したステージの出力を示してい
る。
る場合にこの構成を用いて非順次グループ・アドレス指
定計画がいかにして容易に実施されうるかを示している
。第１の列はピクセル要素の集団（ｃｏｌｌｅｃｔｉｏ
ｎｓ）の位置と、第１のレジスタ手段４および第２のレ
ジスタ手段６の関連したレジスタ・ステージを示してい
る。第２の組の列は時間（、およびｔ、において第１の
レジスタ手段４のレジスタ・ステージに存在する情報を
示している。第３の組の列は時間ｔ１〜ｔ、において第
２のレジスタ手段の対応したステージの出力を示してい
る。
第２図の実施例では、任意のアドレス指定ステップでア
ドレス指定されるべき集団のグループは４つのメンバー
よりなる０時間ｔ、に対するグループの各メンバーの位
置はビット「１」のような第１のレジスタ手段の適当な
ステージにロードされ、第１のレジスタ手段における他
のステージにはビット「０」がロードされる。ストロー
ブ選択ビットは第２のレジスタ手段に沿ってクロックさ
れる。第１のレジスタ手段の各ステージから第２のレジ
スタ手段の１つのステージへの入力がローである場合、
すなわちビット「Ｏ」を含む場合には、そのステージは
バイパスされる。第１のレジスタ手段の各ステージから
第２のレジスタ手段の１つのステージへの入力がハイで
ある場合、すなわちビット「１」を含む場合には、その
ステージはエネイブルされそしてピクセル要素の対応し
た集団がストローブされる。このようにして、時間ｔ１
において、集団１がストローブされ、そして時間ｔ２に
おいて集団２がストローブされる０時間ｔ、において、
ストローブ・ビットが集団３をストローブするようにク
ロックされるであろうが、第１のレジスタ手段における
各ステージが「０」を含んでいるから、第２のレジスタ
手段におけるステージはバイパスされている。従って、
ストローブ・ビットは、バイパスされていない第２のレ
ジスタ手段における次のステージに送られる。このステ
ージは４であり、従って時間ｔ、において集団４がスト
ローブされる。同様に時間ｔ４において、集団８がスト
ローブされる０時間【４の後では、グループのすべての
メンバーがストローブされており、従って第１のレジス
タ手段に対する単一のクロックパルスがグループ全体の
位置を一緒に１つの位置だけ移動させ、そしてアドレス
指定が榊続する。このようにして、集団がアドレスされ
る順序は１２．４．８．２．３．５．９等である。第１
のレジスタ手段は第２のレジスタ手段のどのステージが
バイパスされるべきかを特定するためのマスクとして作
用する。
ドレス指定されるべき集団のグループは４つのメンバー
よりなる０時間ｔ、に対するグループの各メンバーの位
置はビット「１」のような第１のレジスタ手段の適当な
ステージにロードされ、第１のレジスタ手段における他
のステージにはビット「０」がロードされる。ストロー
ブ選択ビットは第２のレジスタ手段に沿ってクロックさ
れる。第１のレジスタ手段の各ステージから第２のレジ
スタ手段の１つのステージへの入力がローである場合、
すなわちビット「Ｏ」を含む場合には、そのステージは
バイパスされる。第１のレジスタ手段の各ステージから
第２のレジスタ手段の１つのステージへの入力がハイで
ある場合、すなわちビット「１」を含む場合には、その
ステージはエネイブルされそしてピクセル要素の対応し
た集団がストローブされる。このようにして、時間ｔ１
において、集団１がストローブされ、そして時間ｔ２に
おいて集団２がストローブされる０時間ｔ、において、
ストローブ・ビットが集団３をストローブするようにク
ロックされるであろうが、第１のレジスタ手段における
各ステージが「０」を含んでいるから、第２のレジスタ
手段におけるステージはバイパスされている。従って、
ストローブ・ビットは、バイパスされていない第２のレ
ジスタ手段における次のステージに送られる。このステ
ージは４であり、従って時間ｔ、において集団４がスト
ローブされる。同様に時間ｔ４において、集団８がスト
ローブされる０時間【４の後では、グループのすべての
メンバーがストローブされており、従って第１のレジス
タ手段に対する単一のクロックパルスがグループ全体の
位置を一緒に１つの位置だけ移動させ、そしてアドレス
指定が榊続する。このようにして、集団がアドレスされ
る順序は１２．４．８．２．３．５．９等である。第１
のレジスタ手段は第２のレジスタ手段のどのステージが
バイパスされるべきかを特定するためのマスクとして作
用する。
このシステムの唯一の制限は続いてエネイブルされるレ
ジスタ間の伝播遅延である。バイパス・モードにおける
各レジスタ間の伝播遅延が１Ｑｎｓであるとすると、行
アドレス時間が１０μｓのように短い場合には、ｔｏｏ
ｏのレジスタ・スキップに対処しうる。
ジスタ間の伝播遅延である。バイパス・モードにおける
各レジスタ間の伝播遅延が１Ｑｎｓであるとすると、行
アドレス時間が１０μｓのように短い場合には、ｔｏｏ
ｏのレジスタ・スキップに対処しうる。
第３図に示されたアドレス指定シーケンスについて考え
ると、第１のレジスタはステージ２８１１４４１５２１
および５６１に４つのビットを含んでおり、他のステー
ジはすべて０を含んでおり、Ｏを含んだ各ステージは第
２のレジスタのそれに対応するステージをバイパスさせ
る。第１のレジスタにおけるビットがちょうどステージ
２８１にシフトされたとすると、そのステージの出力が
集団２８１をストローブさせかつ書き込ませる０間に存
在するステージはすべてバイパスされるから、次のクロ
ックパルスがそのビットをステージ４４１にシフトさせ
る。集団４４１が書き込まれた後に、そのビットは同じ
７ＬＪ！でステージ５２１にシフトされ、そして次にス
テージ５６１にシフトされる。
ると、第１のレジスタはステージ２８１１４４１５２１
および５６１に４つのビットを含んでおり、他のステー
ジはすべて０を含んでおり、Ｏを含んだ各ステージは第
２のレジスタのそれに対応するステージをバイパスさせ
る。第１のレジスタにおけるビットがちょうどステージ
２８１にシフトされたとすると、そのステージの出力が
集団２８１をストローブさせかつ書き込ませる０間に存
在するステージはすべてバイパスされるから、次のクロ
ックパルスがそのビットをステージ４４１にシフトさせ
る。集団４４１が書き込まれた後に、そのビットは同じ
７ＬＪ！でステージ５２１にシフトされ、そして次にス
テージ５６１にシフトされる。
このグループの４つの集団がすべて書き込まれ（１ライ
ン周期内に）で後に、次のクロックパルスがそのビット
がステージ５６１からシフトさせる。短い遅延の後で、
第１のレジスタがクロックされ、それのビットをステー
ジ２８２．４４２．５２２および５６２にそれぞれシフ
トさせる。これは、第２のレジスタにおけるビットが伝
播しており、従ってステージ２８２にシフトされる間に
生ずる。バイパスされたレジスタは、あたかもその入力
にゼロを有しているかのように作用し、従って遅延は重
大ではない、レジスタはループをなして接続されていな
いので、ステージ２８２は外部で発生したデータを得る
。
ン周期内に）で後に、次のクロックパルスがそのビット
がステージ５６１からシフトさせる。短い遅延の後で、
第１のレジスタがクロックされ、それのビットをステー
ジ２８２．４４２．５２２および５６２にそれぞれシフ
トさせる。これは、第２のレジスタにおけるビットが伝
播しており、従ってステージ２８２にシフトされる間に
生ずる。バイパスされたレジスタは、あたかもその入力
にゼロを有しているかのように作用し、従って遅延は重
大ではない、レジスタはループをなして接続されていな
いので、ステージ２８２は外部で発生したデータを得る
。
上述したように、これらのシフトレジスタを含んだ集積
回路に対する制御入力は、バイパス・モードのものと、
１つの組の並列ローディング透明ランチのものとの間の
レジスタの第２のバンクの機能を選択するために用いら
れうる。集積回路は、透明ランチとして構成されている
場合には、映像データを直列にロードしそしてそれを列
に並列に与える列ドライバとして用いるのに理想的であ
る。
回路に対する制御入力は、バイパス・モードのものと、
１つの組の並列ローディング透明ランチのものとの間の
レジスタの第２のバンクの機能を選択するために用いら
れうる。集積回路は、透明ランチとして構成されている
場合には、映像データを直列にロードしそしてそれを列
に並列に与える列ドライバとして用いるのに理想的であ
る。
第２のレジスタ手段のステージの出力は排他的ＯＲ（Ｘ
ＯＲ）ゲートの入力に接続されており、これは列をアド
レスするために用いられる機構２４に対して特に有益で
ある。ＸＯＲゲートに対する真理値表が下記に示されて
いる。
ＯＲ）ゲートの入力に接続されており、これは列をアド
レスするために用いられる機構２４に対して特に有益で
ある。ＸＯＲゲートに対する真理値表が下記に示されて
いる。
ピクセル要素の集団または行がストローブされるアドレ
ス指定方法では、１つの列に与えられる波形が、ストロ
ーブされた集団とその列との交差点におけるピクセルが
「オン」であるか「オフ」であるかを決定する。第４図
は列「オン」および対応する列「オフ」波形の一例を示
している。各波形１４．１６は、形状は同じで極性が異
なるサブ波形１４ａ、１４ｂおよび１６ａ、１６ｂに分
割されうろことがわかる。従って、ｒＯＪ出力を有する
ステージによって負橿性サブ波形１４ａ。
ス指定方法では、１つの列に与えられる波形が、ストロ
ーブされた集団とその列との交差点におけるピクセルが
「オン」であるか「オフ」であるかを決定する。第４図
は列「オン」および対応する列「オフ」波形の一例を示
している。各波形１４．１６は、形状は同じで極性が異
なるサブ波形１４ａ、１４ｂおよび１６ａ、１６ｂに分
割されうろことがわかる。従って、ｒＯＪ出力を有する
ステージによって負橿性サブ波形１４ａ。
１６ｂが発生され、そして「１」出力を有するステージ
によって正極性サブ波形１４ｂ、１６ａが発生されると
すると、正しい極性のサブ波形を発生するために適当な
レジスタ・ステージにおいて１０」またはｒｌＪをロー
ド・インすることによって列ドライバにおいて所要の波
形を発生することが可能である。そのレジスタ・ステー
ジの出力はＸＯＲゲートの入力に接続され、その入力に
従う、ＸＯＲゲートの他の入力をｒｌＪに変更すること
によって他のサブ波形が闇単に発生されうる。
によって正極性サブ波形１４ｂ、１６ａが発生されると
すると、正しい極性のサブ波形を発生するために適当な
レジスタ・ステージにおいて１０」またはｒｌＪをロー
ド・インすることによって列ドライバにおいて所要の波
形を発生することが可能である。そのレジスタ・ステー
ジの出力はＸＯＲゲートの入力に接続され、その入力に
従う、ＸＯＲゲートの他の入力をｒｌＪに変更すること
によって他のサブ波形が闇単に発生されうる。
第５図はビクセル要素の格子（全体として２０で示され
ている）と、複数のドライバ２３とＸＯＲゲートを介し
て行のアドレス指定を選択するための第１のパーサタイ
ル・シフト機構２２と、複数のドライバ２５とＸＯＲゲ
ートを介して列のアドレス指定を選択するためのパーサ
タイル・シフト機構２４を具備した表示装置を示してい
る。各パーサタイル・シフト機構２２．２４は第１のレ
ジスタ手段２６．２８と第２のレジスタ手段３０゜３２
を具備している０行をアドレスするための第２のレジス
タ手段３０に対する制御人力３４はハイに保持されてい
るので、このレジスタ手段３゜はバイパス・モードにあ
る０列をアドレスするための第２のレジスタ手段３２に
対する制御人力３６はローに保持されているので、この
レジスタ手段３２は１つの組の透明ラッチとして作用す
る。
ている）と、複数のドライバ２３とＸＯＲゲートを介し
て行のアドレス指定を選択するための第１のパーサタイ
ル・シフト機構２２と、複数のドライバ２５とＸＯＲゲ
ートを介して列のアドレス指定を選択するためのパーサ
タイル・シフト機構２４を具備した表示装置を示してい
る。各パーサタイル・シフト機構２２．２４は第１のレ
ジスタ手段２６．２８と第２のレジスタ手段３０゜３２
を具備している０行をアドレスするための第２のレジス
タ手段３０に対する制御人力３４はハイに保持されてい
るので、このレジスタ手段３゜はバイパス・モードにあ
る０列をアドレスするための第２のレジスタ手段３２に
対する制御人力３６はローに保持されているので、この
レジスタ手段３２は１つの組の透明ラッチとして作用す
る。
長さの点で１つの画像に対応した信号がビデオ信号源３
８から受信され、そしてこの信号が列データＲＡＭ （
第２図にさらに詳細に示されている）に記憶される。ピ
クセルが各色特性に対して書き込まれる順序はアドレス
ＲＯＭ４１によって決定される。マスク・データＲＯＭ
４２は、用いられている非順次グループ・アドレス指定
計画でアドレスされるべき１つのグループのメンバーの
位置を決定する。この情報は行パーサタイル・シフト機
構２２の第１のシフトレジスタ手段２６に直列にロード
される。スキャン・データＲＯＭ４４からのストローブ
・ビットは第２のシフトレジスタ手段にロードされ、そ
の位置が、どの行または行集団が上述したようにストロ
ーブされるべきかを決定する。
８から受信され、そしてこの信号が列データＲＡＭ （
第２図にさらに詳細に示されている）に記憶される。ピ
クセルが各色特性に対して書き込まれる順序はアドレス
ＲＯＭ４１によって決定される。マスク・データＲＯＭ
４２は、用いられている非順次グループ・アドレス指定
計画でアドレスされるべき１つのグループのメンバーの
位置を決定する。この情報は行パーサタイル・シフト機
構２２の第１のシフトレジスタ手段２６に直列にロード
される。スキャン・データＲＯＭ４４からのストローブ
・ビットは第２のシフトレジスタ手段にロードされ、そ
の位置が、どの行または行集団が上述したようにストロ
ーブされるべきかを決定する。
クロックパルス発生ａ４６からの周波数ｆのクロックパ
ルスがアドレスＲＯＭ４１を介して列データＲＡＭ４０
に与えられると、ストローブされるべき次の集団のビク
セルに対するデータが列パーサタイル・シフト機構２４
の第１のシフトレジスタ手段２８に直列にロードされ、
従って第２のシフトレジスタ手段３２のレジスタ・ステ
ージの出力に存在する。従って、１つの行におけるピク
セルの数がｎであれば、周波数ｆ ／ ｎのクロックパ
ルスが行パーサタイル・シフト機構２２の第２のパーサ
タイル・シフト機構２２の第２のシフトレジスタ手段３
０に与えられ、ストローブ・ビットをクロックし、かつ
周波数ｆ ／ ｎ ｍのクロックパルスが第１のシフト
レジスタ手段２６に与えられて、そのグループのメンバ
ーの位置を一緒に１つだけ移動させる。（ｍの値は用い
られている特定の非順次グループ・アドレス指定計画に
よって決定される。）マルチプレクス・コントローラ４
８はパーサタイル・シフト機構２２．２４にロードされ
るデータに応答して列ドライバおよびＸＯＲゲート２３
によって発生されるべき波形を制御する。
ルスがアドレスＲＯＭ４１を介して列データＲＡＭ４０
に与えられると、ストローブされるべき次の集団のビク
セルに対するデータが列パーサタイル・シフト機構２４
の第１のシフトレジスタ手段２８に直列にロードされ、
従って第２のシフトレジスタ手段３２のレジスタ・ステ
ージの出力に存在する。従って、１つの行におけるピク
セルの数がｎであれば、周波数ｆ ／ ｎのクロックパ
ルスが行パーサタイル・シフト機構２２の第２のパーサ
タイル・シフト機構２２の第２のシフトレジスタ手段３
０に与えられ、ストローブ・ビットをクロックし、かつ
周波数ｆ ／ ｎ ｍのクロックパルスが第１のシフト
レジスタ手段２６に与えられて、そのグループのメンバ
ーの位置を一緒に１つだけ移動させる。（ｍの値は用い
られている特定の非順次グループ・アドレス指定計画に
よって決定される。）マルチプレクス・コントローラ４
８はパーサタイル・シフト機構２２．２４にロードされ
るデータに応答して列ドライバおよびＸＯＲゲート２３
によって発生されるべき波形を制御する。
第５図に示されているような表示装置が例えばヨーロッ
パ特許出願第０２６１９０１Ａ号に開示されているよう
な非順次グループ・アドレス指定計画によってアドレス
されうる。
パ特許出願第０２６１９０１Ａ号に開示されているよう
な非順次グループ・アドレス指定計画によってアドレス
されうる。
上述した実施例については特許請求の範囲内で種々の変
更が可能であることが当業者には明らかであろう。
更が可能であることが当業者には明らかであろう。
第１図は本発明によるパーサタイル・・シフトレジスタ
機構を示す図、第２図および第３図は第１図の機構によ
って実施されうるアドレス指定計画を表わす図、第４図
はマトリクス・アレイ型アドレス指定計画に用いられる
典型的な列波形を示す図、第５図はパーサタイル・シフ
トレジスタ機構を！［しておりかつ本発明に従って従供
される表示装置のブロック回路図である。 図面において、２．２２．２４はパーサタイル・シフト
レジスタ機構、４．６．３０．３２はレジスタ手段、２
６．２８はシフトレジスタ手段、３８はビデオ信号源、
４０は列データＲＡＭ。 ４１はアドレスＲＯＭ、４２はマスク・データＲＯＭ、
４４はスキャン・データＲＯＭをそれぞれ示す。 図面の浄再
機構を示す図、第２図および第３図は第１図の機構によ
って実施されうるアドレス指定計画を表わす図、第４図
はマトリクス・アレイ型アドレス指定計画に用いられる
典型的な列波形を示す図、第５図はパーサタイル・シフ
トレジスタ機構を！［しておりかつ本発明に従って従供
される表示装置のブロック回路図である。 図面において、２．２２．２４はパーサタイル・シフト
レジスタ機構、４．６．３０．３２はレジスタ手段、２
６．２８はシフトレジスタ手段、３８はビデオ信号源、
４０は列データＲＡＭ。 ４１はアドレスＲＯＭ、４２はマスク・データＲＯＭ、
４４はスキャン・データＲＯＭをそれぞれ示す。 図面の浄再
Claims (1)
- 【特許請求の範囲】 １、ピクセル要素の格子を具備した表示装置の動作方法
であって、ピクセル要素の集団を時間多重アドレス指定
し、このアドレス指定工程が実行されるべき機能を選択
するための第２のシフトレジスタ手段の動作を指定する
第１のシフトレジスタ手段を用いることを含む表示装置
の動作方法。 ２、前記アドレス指定工程がピクセル要素の複数の非順
次集団をアドレス指定する工程を含み、前記複数の非順
次集団のそれぞれの位置が前記第１のレジスタ手段の各
第１のステージにロードされ、前記各第１のステージが
前記第２のレジスタ手段における対応したステージの動
作をエネイブルさせるようにする請求項１の方法。 ３、ピクセル要素の格子と、ピクセル要素の集団につい
ての時間多重アドレス指定を行う手段を具備しており、
前記アドレス指定を行う手段が実行されるべき機能を選
択する第２のシフトレジスタ手段の動作を指定するため
の第１のシフトレジスタ手段を含んでいる表示装置。 ４、前記シフトレジスタ手段が複数の第１のステージを
具備し、前記第２のシフトレジスタ手段が複数の対応し
たステージを具備し、各第１のステージの出力が前記対
応したステージの入力に接続され、前記アドレス指定手
段は各第１のステージに存在する情報に依存して前記対
応したステージをエネイブルさせるかあるいはバイパス
させる手段をさらに具備している請求項３の表示装置。 ５、前記アドレス指定手段が前記第１のステージに存在
する情報を前記対応したステージの出力に存在させるた
めの手段と、この手段と前記エネイブルさせるかあるい
はバイパスさせる手段との間の選択を行うための手段を
さらに具備している請求項４の表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB878728435A GB8728435D0 (en) | 1987-12-04 | 1987-12-04 | Display device |
| GB8728435 | 1987-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02894A true JPH02894A (ja) | 1990-01-05 |
| JP2726070B2 JP2726070B2 (ja) | 1998-03-11 |
Family
ID=10628026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306207A Expired - Lifetime JP2726070B2 (ja) | 1987-12-04 | 1988-12-05 | 表示装置をアドレス指定する装置及び方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5132678A (ja) |
| EP (1) | EP0319292B1 (ja) |
| JP (1) | JP2726070B2 (ja) |
| AT (1) | ATE96566T1 (ja) |
| DE (1) | DE3885245T2 (ja) |
| ES (1) | ES2045147T3 (ja) |
| GB (1) | GB8728435D0 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000122627A (ja) * | 1998-10-13 | 2000-04-28 | Thomson Multimedia Sa | マトリックスディスプレイに表示するデ―タの処理方法 |
| CN100360732C (zh) * | 2002-06-11 | 2008-01-09 | 乐金电子(天津)电器有限公司 | 具有烘干功能的家电产品以及其控制方法 |
| JP2010164830A (ja) * | 2009-01-16 | 2010-07-29 | Renesas Electronics Corp | 表示ドライバのデータ線駆動装置 |
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| JP2734465B2 (ja) * | 1991-04-10 | 1998-03-30 | 三菱電機株式会社 | ネットワーク用入出力装置 |
| US5812148A (en) * | 1993-11-11 | 1998-09-22 | Oki Electric Industry Co., Ltd. | Serial access memory |
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1987
- 1987-12-04 GB GB878728435A patent/GB8728435D0/en active Pending
-
1988
- 1988-12-01 EP EP88311386A patent/EP0319292B1/en not_active Expired - Lifetime
- 1988-12-01 DE DE88311386T patent/DE3885245T2/de not_active Expired - Lifetime
- 1988-12-01 ES ES88311386T patent/ES2045147T3/es not_active Expired - Lifetime
- 1988-12-01 AT AT88311386T patent/ATE96566T1/de not_active IP Right Cessation
- 1988-12-05 JP JP63306207A patent/JP2726070B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-12 US US07/789,811 patent/US5132678A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0319292A3 (en) | 1991-02-06 |
| US5132678A (en) | 1992-07-21 |
| EP0319292A2 (en) | 1989-06-07 |
| ATE96566T1 (de) | 1993-11-15 |
| ES2045147T3 (es) | 1994-01-16 |
| EP0319292B1 (en) | 1993-10-27 |
| DE3885245T2 (de) | 1994-04-28 |
| DE3885245D1 (de) | 1993-12-02 |
| JP2726070B2 (ja) | 1998-03-11 |
| GB8728435D0 (en) | 1988-01-13 |
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