JPS5911916B2 - 表示デ−タ合成回路 - Google Patents

Description

【発明の詳細な説明】 本発明は表示データ合成回路、特に多数の表示２０エレ
メントをもつた表示パネル（該表示エレメントを選択的
に励起して所望のパターンを表示する）に用いる表示デ
ータ合成回路の改良に関する。

多数の表示エレメントを有し、その表示エレメントを選
択的に励起することにより、文字・記号２５等所望のパ
ターンを表示する型式の表示パネルは公知であり、たと
えば液晶マトリックス型表示パネルがある。この型の表
示パネルにおいては通常その表示エレメントを複数の区
画に分け、表示エレメントの選択励起は複数の区画を所
定の順序に３０従つて順次駆動し、各区画駆動において
はその区画の表示エレメントを同時に所定期間選択励起
するようにしている。表示データ合成回路は所望の表示
パターンに応じて各区画駆動における表示エレメントの
選択励起を制御するため各区画に対応３５する表示デー
タを合成しこれを一区画駆動期間保持しその間その表示
データを駆動回路に与えるために設けられる。クリヤー
な表示パターンを得る「Ａ、−ために各区画の駆動は所
定期間に実質的に間隔がないようにすることが要求され
る。

このため従来の表示データ合成回路は並列出力シフトレ
ジスタとラツチ回路とを含み、並列出力シフトレジスタ
は直列に入力される一つの区画用の表示データをストア
してこれを並列に出力し、ラツチ回路はその出力を並列
に受けとり、それを所定時間保持すると共にその保持期
藺表示データを並列に駆動回路に供給する、前記並列出
力シフトレジスタはラツチ回路がその保持している表示
データを駆動回路に供給している間に次の区画用の表示
データを受取リストアするように構成されている。しか
しながら１区画中に含まれる表示工Ｖメントの数は通常
極めて多数であり１区画用表示データはその表示エレメ
ントの数に等しい数のビツトを含むため、各ビツトに対
応した信号を並列に入力して並列に出力するラツチ回路
は少くともビツト数の２倍の端子を必要とする。このた
め限られた数、たとえば１４、１６、３２の端子ピンを
もつたＩＣパツケージで表示データ合成回路を組立ると
すると多数のＩＣパツケージを必要とするのみでなくそ
の結線作業に著しい手数と時間が必要になる。従つて本
発明は少ない数のＩＣパツケージによつて組立ることの
できる表示データ合成回路を提供することを第一の目的
とする。本発明の他の目的は少ない数のＩＣユニツトで
組立てることができしかも表示される表示パターンの品
質を実質的に劣化されることのないような表示データ合
成回路を提供することである。

本発明の更に他の目的は前述の如き表示データ合成回路
をもつたマトリツクス型表示パネルを提供することであ
る。本発明の１つの特徴によれば、表示データ合成回路
が、直列出力のシフトレジスタと、これに縦続接続され
る並列出力シフトレジスタとにより構成される。

直列出力シフトレジスタは、一区画の表示エレメント数
に等しいビツト数の文字パターン入力をビツトシリアル
にストアして区画表示データの合成を行う。また、並列
出力シフトレジスタは、直接出力シフトレジスタから転
送されてくる区画表示データを区画選択期間中保持して
並列的に出力する。直列出力シフトレジスタから並列出
力シフトレジスタ−のデータ転送は、表示区画の選択走
査時間より十分短かい時間内になされ、それによつてデ
ータ転送が表示品質を低下させるのを実質的に防止する
ことができる。本発明の他の特徴によると、直列出力シ
フトレジスタから並列出力シフトレジスタ−のデータ転
送速度を一層向上させるために、表示データを複数群に
区分し、全区分につき並列的にデータ転送を行う方策が
とられる。

この場合にも、各々の区分についてみると、直列出力シ
フトレジスタから並列出力シフトレジスタ−のデータ転
送はビツトシリアルになされる。本発明の表示データ合
成回路は、多数の表示エレメントを有しその表示エレメ
ントを選択的に駆動することにより所望のパターンを表
示する型式の表示パネルに使用される。

そのような型式の表示パネルとして液晶マトリツクス型
表示パネルがある。説明の便宜上、本発明の表示データ
合成回路を液晶マトリツクス型表示パネルに用いた場合
について説明する。第１図は液晶マトリツクス型表示パ
ネルを模擬的に示したもので多数の表示エレメント２が
マトリツク状に配置されて表示パネル１を構成する。

表示エレメントを選択的に励起することにより所望のパ
ターンが表示される。第２図は文字表示をする場合の駆
動回路のプロツク図であり、文字データ源１０はキーボ
ード、エンコーダー、コンピユータ出力装置を含み，表
示しようとする文字をキーボードにより入力すると、エ
ンコｉダ一により各文字はたとえばアスキーコードと呼
ばれる６０ｒ８バイナリビツトのコードに変換され、表
示パネル２０の１画面分の文字データが出力され、フレ
ームメモリ１２にストアされる。

フレームメモリ１２の文字データは一定のタイミングで
読出されてキヤラクタゼネレータ１４に送られる。キヤ
ラクタゼネレータ１４はその文字データをデコードして
文字パタンデータに変換する。文字パタンデータは表示
パネルに表示パネルに表示する時の表示エレメントの励
起パターンを指定するものである。たとえば表示パネル
は第１図の如く３２文字Ｃ１〜Ｃ３２を表示し、各文字
について表示エレメントが７行（１１、１２、・・・・
・・・・、１，） Ｘ５列に配列され、全体として７行
×１６０列の表示エレメントがあり、７行を順次駆動す
る、いわゆる線順次走査方式により表示作動が行なわれ
るものとする。キヤラクタゼネレータ１４は１行分１６
０ケの表示エレメントに対応する１６０ケのビツト（各
ビツトは対応する表示エレメントを励起する場合は５１
１、励起しない場合は“０”）のライン表示データを一
文字分宛順次、一文字分の５ビツトは並列にライン表示
データ合成回路１６に送る。合成回路１６は１６０ケの
ビツトのライン表示データを受取ると所定時間保持する
と共にその間各ビツトに対応した信号を列ドライバー１
８に送り、列ドライバー１８は各信号に応じた電圧をも
つて表示パネルの１６０列を駆動する。一方表示パネル
の７行についても走査回路２２により定められる所定の
順序に従つて各行所定の時間行ドライブにより駆動され
る。この液晶マトリツクス型表示パネルの駆動方式につ
いては公知の電圧平均化法によることができる。すなわ
ち、各表示エレメントはその行および列に印加される駆
動電圧の合成電圧のレベルによつて励起状態（以下オン
状態と呼ぶ）または非励起状態（以下オフ状態と呼ぶ）
となる。電圧平均化法においてはオフ状態とすべき表示
エレメントにもそれを励起しないレベルの一定実効電圧
が加わるようになつている。表示データ合成回路１６は
、キャラクタジェネレータ１４から送られてくる５ビツ
トの文字パターンデータ入力を一表示行分の文字パター
ンデータにするように合成して表示行の選択期間中保持
するものである。

従来この合成回路は第３図に示すように構成されていた
。第４図はその動作を説明するものである。１文字１行
分の５ビツトの文字パターンデータ入力３０をキヤラク
タゼネレータ１４より受取る並直（Ｐ／Ｓ）変換回路３
２の直列出力は、第４図ａに示すように順次に並列出力
シフトレジスタ３４に直列的に書込まれついで次の文字
の１行分５ビツトが同様に直列に書込まれる。

同様にして３２文字分のビツトが順次書込まれ、それに
よつて１つの表示行のライン表示データが合成される。
直並（Ｓ／Ｐ）変換機能をもつシフトレジスタ３４にス
トアされた１６０ビツトのライン表示データはついで第
４図ｂに示すようにラツチ回路３６へ並列的に転送され
、そこでラツチされる。ラツチ回路３６が第４図ｃに示
すように一表示行のライン表示データを一斉に並列的に
列ドライバ１８へ出力している間に、シフトレジスタ３
４には次の表示行の文字パターンデータの書込みがなさ
れる。以上のようにして、一つの表示行の選択走査期間
中にラツチ回路３６によりその行のライン表示データを
保持するとともにシフトレジスタ３４には次の表示行の
ライン表示データを準備することにより、線順次走査に
よる液晶文字表示が可能になる。ところが、上述のよう
なライン表示データ合成保持回路においては、ラツチ回
路を用いているため、第３図から明らかなようにパラレ
ルビツトの入出力配線が極めて多くなるため配線作業に
伴なう費用と労力が多大であるという問題点がある。

また、ＩＣを用いた場合にも、現在のＩＣでは１パツケ
ージ当り４ビツト分しか集積回路化されていないので、
前述のような１６０ビツトのラツチ回路を組むことにな
ると４０個のＩＣが必要になり、回路の小型化や原価低
減の観点からは好ましいこととはいえない。第５図は本
発明の表示データ合成回路の一例を示すものである。

キヤラクタゼネレータ１４より送られてきた１文字１行
分の５ビツトの文字パターンデータ入力４０は、並直（
Ｐ／Ｓ）変換回路４２を介して直列出力シフトレジスタ
４６にビツトシリアルに読込まれまた直列に出力する。
１文字１行分のビツトがシフトレジスタ４６に書込まれ
ると変換回路４２の内容はクリア信号ＣＬによつてクリ
アされ、ついでブリセツト信号ＰＳによつて次の文字の
１行分の５ビツトが入力され、シフトレジスタ４６に送
り出される。

表示パネルの一表示行分１６０ビツトがシフトレジスタ
４６に書き込まれる。並列出力シフトレジスタ４８はレ
ジスタ４６の出力を直並（Ｓ／Ｐ）変換するようになつ
ている。いずれのシフトレジスタ４６，４８も、表示パ
ネルの一表示行分の文字パターンデータをストア可能な
ものであり、これらレジスタの書込み・読出し制御のた
めにクロツクパルスＣＰｌ，ＣＰ２を入力とする０Ｒゲ
ート４４が設けられている。直列出力シフトレジスタ４
６へのデータ書込みタイミングを制御するためのクロツ
クパルスＣＰｌに比べて、シフトレジスタ４６，４８間
のデータ転送を制御するためのクロツクパルスＣＰ２は
その周波数が十分高い値に定められている。代表的な例
としてＣＰｌ，ＣＰ２の周波数はそれぞれ２５０ＫＨｚ
、１．２ＭＨｚが用いられる。すなわち、クロツクパル
スＣＰ２の周波数はデ一夕転送速度を規制するものであ
るから、表示行の選択時間にくらべ十分短時間にデータ
転送を完了するように選定される。第６図について第５
図の回路動作を説明する。

第６図ａに示すタイミングで表示パネルの一つの表示行
の表示データのビツトはクロツクパルスＣＰ，によつて
直列に直列出力シフトレジスタ４６に書込まれる。つい
で第６図ｂのようなタイミングでその書込まれた表示デ
ータはクロツクパルスＣＰ，によつて並夕１拙力シフト
レジスタ４８にビツトシリアルに書込まれる。一表示行
分の表示データがレジスタに書込まれる時間はほぼ一表
示行の選択走査期間（ＴＯ−ｔ１）に相当するが、同じ
表示データがレジスタ４８に書込まれる時間はＣＰ２の
周波数はＣＰｌの周波数よりはるかに高いので、一表示
行の選択走査期間よりはるかに短い時間である。レジス
タ４８はその書込まれた表示データを一定時間保持する
と共にその間列ドライバーにその表示データをビツトパ
ラレルに出力する。一方その間にシフトレジスタ４６に
は次の表示行の表示データが同じ様にして書込まれる。
第６図Ｂ，ｃにおいてハツチングをほどこした部分は、
データ転送期間に相当し、この期間にドライバ出力側に
異常出力が発生する。しかしながら、前述のように、ク
ロツクパルスＣＰ２の周波数を高くすることにより、異
常出力がもたらす動作マージンの低下を無視できるほど
少なくすることができる。したがつて、視覚的な表示品
質の低下を生ずることはない。このようにある表示行の
ライン表示データを並列出力シフトレジスタ４８により
表示のためにビツトパラレルに保持している一方で、直
列出力シフトレジスタ４６で次の表示行のライン表示デ
ータを合成することにより、簡単な回路構成にもかかわ
らず、円滑にライン表示データの合成保持を行うことが
できる。第７図は本発明の他の実施例を示すものである
。

この回路は、前述例に類似の動作をするが、データ転送
のための構成及び動作に特徴がある。ビツトパラレルな
５ビツトの文字パターンデータ入力５０を受取る並直変
換回路５２は、その入力をビツトシリアルなデータに変
換して次段の直クｌ拙力シフトレジスタ５６に送る。シ
フトレジスタ５６は、直列接続されたｎ個（本例では１
０個）の部分５６−１〜５６−ｎに区分されており、各
区分レジスタが１６ビツトのデータをビツトシリアルに
ストアしてビツトシリアルに出力するようになつている
。並列出力シフトレジスタ５８は、前段のシフトレジス
タ５６の出力をビツトシリアルにストアしてビツトパラ
レルに出力するものであつて、前段の区分に対応した区
分としてのｎ個（ｎ＝１０）の直列接続部分５８−１〜
５８−ｎからなつている。シフト・レジスタ５８の各区
分レジスタ５８−１〜５８−ｎは前段の対応する区分レ
ジスタ５６−１〜５６−ｎからビツトシリアル１６ビツ
トの文字パターンデータ（全体としてのライン表示デー
タの１／１０）を読込んでビツトパラレルに出力する。
並列出力シフトレジスタ５８の出力側からは、５×７ド
ツト方式で一表示行に３２文字表示するに必要な１６０
ビツトの文字パターンデータがビツトパラレルな形で出
力される。書込み用クロツクパルスＣＰｌ及び転送用ク
ロツクパルスＣＰ２を入力とする０Ｒゲート５４の出力
は、直列出力シフトレジスタ５６の各区分レジスタ５６
−１〜５６−ｎに加えられている。クロツクパルスＣＰ
ｌはクリア入力ＣＬ、ブリセツト入力ＰＳとともに並直
変換回路５２にも加えられ、クロツクパルスＣＰ２は並
列出力シフトレジスタ５８の各区分レジスタ５８−１〜
５８−ｎにも加えられている。第８図は、表示パネルの
各表示行を走査選択するための表示クロツク信号とクロ
ツクパルスＣＰｌ，ＣＰ２のタイミング関係を示すもの
であり、同図ａに示す表示クロツク信号の周期Ｔは、走
査用ドライバが一つの表示行を選択している期間に相当
する。

第８図ｂに示す通り、書込み用クロツクパルスＣＰｌは
周期Ｔの間に３２文字を１行に書込むのを可能にするた
め、パルスを１組とした３２組のパルス列からなり、ブ
リセツト入力ＰＳ及びクリア入力ＣＬに対して第９図に
示すようなタイミング関係にある。転送用クロツクパル
スＣＰ２は、第８図ｃに示すように、表示用クロツク周
期Ｔの最初のｔ秒間に１６パルス含み、その間にデータ
転送を行わせうるようになつている。第７図の回路の動
作においては、第８図及び第９図かられかるように、ク
ロツク周期Ｔの最初のｔ秒間に転送用クロツクパルスＣ
Ｐ２によつて直列出力シフトレジスタ５６の各区分レジ
スタ５６−１〜５６−ｎから並列出力シフトレジスタ５
８の対応する区分レジスタ５８−１〜５８−ｎへライン
表示データを各々１６ビツトづつ並列的に転送する。

この場合各々の区分のデータは各区分レジスタ間で直列
的に転送されるのであるが、全部の１０区分についてみ
ると、並列的なデータ転送がなされる。このようにした
場合においては、１６０ビツトのライン表示データを直
列出力シフトレジスタ５６から並列出力シフトレジスタ
５８へ転送するのに実質的に１６ビツトを直列転送する
時間しか要せず、高速転送が可能になる。クロツク周期
Ｔから転送期間ｔを差引いた（Ｔ−ｔ）の期間中には、
直列出力シフトレジスタ５６では並直変換回路５２から
一表示行分の文字パターンデータをビツトシリアルに読
込むことによりライン表示データの合成が行われるが、
一方、並列出力シフトレジスタ５８では先に合成され転
送されてきていたライ７表示データがビツトパラレルな
形で次段の列ドライバに出力される。このようにして、
任意の表示行に対するライン表示データの合成保持が行
われるので、この動作を表示パネルの行側の線順次動作
に同期して全行についてくりかえすことにより全表示画
面への文字データ描出が可能になる。なお、本例におい
てもデータ転送速度が十分速くなるように定められてい
ることは勿論である。第７図の回路の主要な利点は、シ
フトレジスタ間でライン表示データを数グループに分け
て並列的に転送しているため、転送りロツクパルスの周
波数をそれほど高くせずに高速なデータ転送を行いうる
点にある。

従つて、第７図の回路は、特に一表示行に表示すべき文
字数が多く、転送データが多い文字表示装置において使
用するのに好適である。第１０図及び第１１図は、それ
ぞれ第３図の従来のライ７表示データ合成回路を用いた
場合と、第７図の本発明による回路を用いた場合とにつ
いて液晶表示パネルの駆動電圧波形を対比して示すもの
である。

第１０図ａ、および第１１図ａは何れも励起すべく選択
された表示エレメントに印加される行駆動電圧と列駆動
電圧の合成電圧（選択点電圧）Ｖｓの波形を示すもので
ある。１１、１２、１３・・・・・・・・・はそれぞれ
表示パネルの第１，行、第１２行、第１３行・・・・・
・・・・が選択走査される期間を示す。

第１０図、第１１図は選択された表示エレメントが第１
１行にあるため第１１行が走査されている期間のみ前記
合成電圧のレベルが液晶を励起するに必要なしきい値電
圧より高くなり表示エレメントはオン状態となる。これ
に対し第１０図ｂ、第１１図ｂは何れも第１１行にある
非励起すべく選択された表示エレメントに印加される合
成電圧（非選択電圧）Ｖｕｓの波形を示す。第１１行走
査の時電圧レベルが高くなつているのは走査行に印加さ
れる行ドライバーの駆動電圧のためである。しかし液晶
のしきい値電圧より低いので表示エレメントはオフ状態
である。選択点電圧Ｖｓと非選択点電圧Ｖｕｓの実効値
の比α＝ｓ／Ｖｕｓを動作マージンと称しαが大きい程
表示画面のコントラストが良好となる。ところで、第１
０図及び第１１図を対比すると、本発明による第１０図
の場合には、ドライバ出力電圧Ｖｓ．Ｖｕｓに異常出力
Ｖａｂが重畳しているのがわかる。

この異常出力Ｖａｂは一方でフリツカ一などを伴う表示
品質低下をもたらすように働くが、その発生期間を液晶
の応答時間より十分小さく定めれば表示品質を左右しう
るものではなく、実際上問題にならないことが確認され
ている。また、上記異常出力は他方で前述の動作マージ
ンαを低下させるように働くが、前述のデータ転送時間
ｔをクロツク周期Ｔの約５％より小さく定めておくこと
により動作マージンαの低下を、コントラスト悪化が認
識されえない範囲に抑えうることが確認されている。以
上に詳述したところから明らかなように、従来の表示デ
ータ合成保持回路が並列出力シフトレジスタとラツチ回
路との組合せであつたのに対し本発明においては直列出
力シフトレジスタと並列シフトレジスタとの組合せであ
り結果的に多数の端子を必要とするラツチ回路に代えて
少数の端子の直列出力シフトレジスタを用いたことにな
り簡単な構成により実現される。

従つて、本発明は液晶などを用いた文字表示装置の小型
化及び原価低減を図る土で有効なものである。特に、Ｉ
Ｃを用いて本発明の回路を組む場合には、直列出力シフ
トレジスタとして高集積度のＭＯＳＩＣを使用できるの
で、使用１Ｃの数はわずかですむ。そのことによる小型
化、原価低減の効果は大きい。しかもこのような効果は
、表示規模が拡大すればするほど顕著になることが明ら
かである。なお、本発明を実施するにあたつて、表示規
模や使用回路素子に応じてシフトレジスタのビツト数、
転送のためのグループ分けの数などを変更することは自
明のことである。

【図面の簡単な説明】

第１図はマトリツクス型表示パネルの模擬図、第２図は
本発明による２３７イン表示データ合成回路を用いる液
晶マトリツクス型表示装置の回路のプロツク図、第３図
は従来の表示データ合成回路の構成を示すプロツク図、
第４図は第３図の回路の動作を説明するタイムチヤート
図、第５図は本発明による表示データ合成回路の一実施
例を示すプロツク図、第６図は第５図の回路の動作説明
図、第７図は本発明の表示データ合成回路の他の実施例
の構成を示すプロツク図、第８，９図は第７図の回路の
動作を説明するためのタイムチヤート図、第１０，１１
図は表示パネルの表示エレメントに印加される電圧の波
形図である。 １６・・・・・・表示データ合成回路、３４，４８，５
８・・・・・・並列出力シフトレジスタ、４６，５６・
・・・・・直列出力シフトレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 多数の表示エレメントを有し、それを選択的に励起
   することにより所望のパターンを表示する表示パネルに
   用いられ、該表示エレメントを複数の区画に分け、区画
   毎に順次走査駆動して各区画の表示エレメントを所定の
   時間選択励起するため各区画毎の複数のビットを持つ表
   示データを合成して、上記所定の時間保持するための表
   示データ合成回路に於いて、一つの区画の表示データを
   第１の繰返し速度でビット直列に書込み、該第１の繰返
   し速度より速い第２の繰返し速度でビット直列に出力す
   る直列出力シフトレジスタと、該直列出力シフトレジス
   タの出力を受けてこれを所定時間保持すると共に上記区
   画の表示エレメントを選択駆動するためビット並列に出
   力する並列出力シフトレジスタとを具備し、上記第１の
   繰返し速度は上記直列出力シフトレジスタの表示データ
   書込みが上記並列出力シフトレジスタの出力期間に行な
   われる様に選ばれることを特徴とする表示データ合成回
   路。 ２ 特許請求の範囲第１項に於いて、上記直列出力シフ
   トレジスタは上記入力された表示データを複数の群に区
   分してストアし、それぞれの群から上記並列出力シフト
   レジスタへのデータ転送は並列に行なわれ、各群内のス
   トアされたデータの転送はビット並列に行なわれること
   を特徴とする表示データ合成回路。 ３ 特許請求の範囲第１項または第２項に於いて、第２
   の繰返し速度は上記各区画の表示エレメントを選択励起
   している上記所定の時間の少くとも５％以下の時間内に
   上記直列出力シフトレジスタから上記並列出力シフトレ
   ジスタへのデータ転送が終了する様に選ばれることを特
   徴とする表示データ合成回路。 ４ 特許請求の範囲第１項に於いて、多数の表示エレメ
   ントが行列状に配置される表示パネルに用いられること
   を特徴とする表示データ合成回路。