JPS62245289A - 表示デ−タ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ドツトマトリクス状に画面形成された液晶表
示素子等の表示体に、表示すべきデータを時分割的に転
送するための表示データ転送回路に関するものである。

（従来の技術） 従来、このような分野の技術としては、特開昭５８−１
７９０７２号公報に記載されるものがあった。以下、そ
の構成を図を用いて説明する。

第２図は液晶表示駆動回路における従来の表示データ転
送回路の構成ブロック図である。

なお、上記文献では、ドツトマトリクス状に画面形成さ
れた表示体を駆動する方式のうち、液晶表示体について
の駆動方式が記載されている。この方式は各表示ドツト
に階調をつけるものであって、ぞの信号電極側の液晶表
示駆動回路か第２図のように構成されている。

第２図の液晶表示駆動回路は、水平画素数８０ドット構
成のものである。この回路では、１６階調までの表示を
行わせるため、１ドツトにつき４ヒツトの表示データが
必要であり、そのため４ビツトの階調データからなる表
示データ［）ＩＯ〜ＤＩ３を入力する構成になっている
。

該液晶表示駆動回路は、表示データ転送回路１を有し、
該表示データ転送回路１がシフトレジスタ２及びラッチ
回路３で構成されている。ざらに、階調信号作成回路４
、輝度変調パルス発生回路５、及びマルチプレクサ６が
設けられている。

ここで、シフトレジスタ２は、４ドツト単位×８０列の
もので、時分割的に入力される４ビツトの表示データＤ
ＩＯ〜ＤＩ３を受は取り、それをシフトクロックパルス
φ、によって順次４ビット単位でシフトする回路である
。ラッチ回路３は、シフトレジスタ２の４ドツト単位×
８０列の出力信号を並列に受は取りロードパルスφｇに
よってストアするための回路である。また、階調信号作
成回路４はラッチ回路３の出力信号（４ビツトの階調デ
ータ）し０１〜［０８０をパルス幅信号に変換する個数
８０回路からなる回路、輝度変調パルス発生回路５はロ
ートパルスφｇおよび階調クロックパルスφ２により４
種類の輝度変調パルス発生して階調信号作成回路４に供
給する回路である。ざらに、マルチプレクサ６は、階調
信号作成回路４により各４ドツト階調データに対応した
パルス幅に変調された階調像＠３１〜３８０を、液晶表
示体を駆動するのに必要な多値離散レベルの交流信号に
変換し、それを出力信号Ｙ１〜Ｙ８０として送出するた
めの回路である。

次に、第２図の動作を説明する。

先ず、１水平ライン分の表示を行なうためには、４ビツ
トＸ８００階調データが必要であるため、８０ドツト分
のデータが４ビツトずつ表示データＤＩＯ〜ＤＩ３とし
て順次シフトレジスタ２へ転送される。

すると、シフトレジスタ２は、シフトクロックパルスφ
３により表示データＤＩＯ〜ＤＩ３を取り込み、それを
順次シフトしていく。８０ドツト分の表示データがシフ
トレジスタ２に読み込まれると、ロードパルスφ、が与
えられ、該表示データがラッチ回路３に一挙にスト アされる。ロードパルスφρは１水平表示時間ごとに与
えられるから、ラッチ回路３の出力信号１０１〜１０８
０は１水平表示時間の間保持される。

階調信号作成回路４は、ラッチ回路出力の各４ビツト毎
の出力信＠Ｌ０１〜ＬＯ８０に対してその内容に応じた
パルス幅の信号３１〜Ｓ８０を作成してマルチプレクサ
６に与える。そのため、マルチプレクサ６の出力信＠Ｙ
１〜Ｙ８０の波形は、対応する４ドツト階調データの値
によって変わり、その結果、１水平ラインの８０ドツト
の画素に対して個別の表示輝度が得られる。

表示データ［）１０−［）Ｉ３は、表示画面のライン数
分だけ順番に１水平ラインずつ転送されてくるから、１
画面の表示を行なうことができる。

表示階調として、各画素ごとにオンかオフかの２値だけ
の表示を行なう場合には、１ドツトにつき１ビツトの表
示データがあればよい。この場合、該表示データを取り
込むためのシフトレジスタは、１ビット単位×水平画素
数、の構成でも良いが、表示データの転送スピードを高
めるために複数ビット並列に転送する方法がとられる。

第３図は、２値表示の場合であって４ドツト並列に表示
データを転送するための従来の表示データ転送回路を用
いた液晶表示駆動回路の構成ブロック図である。

第３図の回路では、第２図の階調信号作成回路４及び輝
度変調パルス発生回路５が８２けられておらず、表示デ
ータ転送回路１１を構成するシフトレジスタ１２及びラ
ッチ回路１３と、該表示データ転送回路１１に接続され
たマルチプレクサ１６とを、備えている。

ここで、シフトレジスタ１２は、４ドツト×８０列構成
のもので、４ドツト表示データＤＩＯ〜０１３を受は取
り、シフトクロックパルスφ、によって４ドツト単位で
該表示データ［）１０−０１３をシフトする回路である
。２値表示の場合、１ビツトの表示データで１ドツトの
表示が行なえるため、計３２０ドツト分の表示データが
該シフトレジスタ１２で保持てきる。ラッチ回路１３は
シフトレジスタ１２の４ビットｘ８０列の表示データを
ロードパルスφ９によって同時にスタアする回路、マル
チプレクサ１６は第２図のものと同様の回路構成をなし
、ラッチ回路１３の出力信号を入力して３２０ヒツト分
の出力信号Ｙ１〜Ｙ３２０を送出する回路である。

次に第３図の動作を説明する。

１水平画素Ｆ（３２０ビツトの表示データＤＩＯ〜ＤＩ
３・・・が４１：″ットごとにまとめられて４ビット並
列に入力されると、シフトレジスタ１２は該表示データ
０１０−ＤＩ３を受は取り、シフトクロックパルスφ３
によって順次シフトする。この際、４ビット並列にシフ
トするので、シフトクロックパルスφ、の周波数は１ヒ
ツトずつシフトスル場合の１７４でよい。

４ビツトＸ８０列の表示データＤＩＯ〜０１３がすべて
シフトレジスタ１２に書込まれると、ロードパルスφｇ
が供給され、シフトレジスタ１２内の３２０ヒツトの表
示データが一挙にラッチ回路１３にストアされる。ロー
ドパルスガは１水平表示時間ごとに供給されるから、ラ
ッチ回路１３の出力信号は１水平表示時間の間保持され
、マルチプレクサ１６に与えられる。マルチプレクサ１
６では、ラッチ回路１３の３２０個の出力信号のおのお
のに対応して液晶表示体を駆動するのに必要な多値離散
レベルの交流信号に変換し、出力信＠Ｙ１〜Ｙ３２０を
該液晶表示体に供給する。

このようにして１水平ライン分の表示が行われるが、シ
フトレジスタ１２には表示画面のライン数分だけ順番に
１水平ラインずつ階調データである表示データ０１０〜
［）１３が送られてくるから、１画面の表示を行なうこ
とができる。

第４図は第２図及び第３図における従来の表示データ転
送回路の回路図である。

この表示データ転送回路は、シフトレジスタ２２及びラ
ッチ回路２３で構成されている。ここで、シフトレジス
タ２２は、縦続接続された８０個の４ビツト用レジスタ
Ｒ１〜Ｒ８０で構成され、各レジスタＲ１〜Ｒ８０のク
ロックパルス入力端子にはシフトクロックパルスφ、が
共通に供給される。また、ラッチ回路２３は、８０個の
４ビット用事位ラッチ回路り丁１〜ＬＴ８０で構成され
、各単位ラッチ回路ＬＴＩ〜ＬＴ８０には各レジスタＲ
１〜Ｒ８０の出力信号がそれぞれ並列に供給されると共
に、ロードパルスφｇがそれぞれ共通に供給される。各
単位ラッチ回路ＬＴＩ〜ＬＴ８０の出力信＠［０１〜［
０８０は、第２図の階調信号作成回路４、または第３図
のマルチプレクサ１６に供給される。

第４図では、時分割的に供給される４ビット単位の表示
データＤＩＯ〜ＤＩ３がシフトレジスタ２２に順次シフ
トされ、シフトクロックパルスφ、が８０個与えられる
と、１水平表示に必要な表示データＤＩＯ”ＤＩ３・・
・がシフトレジスタ２２内に保持される。

そしてロードパルスφｇによりシフトレジスタ２２の内
容がラッチ回路２３にラッチされる。

（発明か解決しようとする問題点） しかしながら、上記構成の表示データ転送回路では、次
のような問題点があった。

第４図のシフトレジスタ２２は、４ビツト用レジスタＲ
１〜Ｒ８０を備えているが、各レジスタＲ１〜Ｒ８０に
おけるそれぞれの１ヒツトは一般にマスタースレーブ・
フリップフロップ回路１個分で構成され、しかもこのフ
リップフロップ回路は２個の１ドツト用単位ラッチ回路
で構成されている。従って、各４ビツト用レジスタＲ１
〜Ｒ８０を構成するには、それぞれ８個の１ビット用型
位ラッチ回路が必要になり、シフトレジスタ２２におけ
る８０段の４ビツト用レジスタＲ１〜Ｒ８０では合計６
４０個もの１ビット用型位ラッチ回路が必要になる。そ
のため、シフトレジスタ２２の回路素子数が多く、集積
回路（［３１等）化の際にチップ面積か大きくなるとい
う問題点かあった。

本発明は前記従来技術が持っていた問題点とし、表示デ
ータ転送回路の回路素子数が多い点につして解決した表
示データ転送回路を提供するものである。

（問題点を解決するための手段） 本発明は面記問題点を解決するために、液晶表示体等に
より表示を行なう際の表示データ転送回路において、該
表示データ転送回路は、Ｍ段縦続接続のフリップフロッ
プ回路、Ｍ個のＮビット用単位ラッチ回路、及びＭ×Ｎ
ビット構成のラッチ回路を（柚えたことを特徴とする。

ここで、〜１段縦続接続のフリップフロップ回路は、時
分割的に順次入力されるＮビットの表示データにおける
データ転送の開始時期を示すスタート信号を入力し、シ
フトクロックパルスにより該スタート信号を前段から後
段へと順次シフトしていく回路、Ｍ個のＮビット用単位
ラッチ回路は、前記表示データが並列に入力され、前記
〜１段のフリップフロップ回路の対応する各段の出力信
号によって前記表示データを読込む回路である。これら
フリップフロップ回路と単位ラッチ回路でシフトレジス
タが構成される。また、Ｍ×Ｎビット構成のラッチ回路
は、該Ｍ個のＮビットラッチ回路における出力信号を所
定のタイミングで読込み保持する回路であり、Ｍ（ｉｆ
のＮビット用単位ラッチ回路、あるいはＭ×Ｎ個の１ビ
ット用事位ラッチ回路等で構成されている。

（作　用） 本発明によれば、以上のように表示データ転送回路を構
成したので、Ｍ段縦続接続のフリップフロップ回路及び
Ｍ個のＮビット用単位ラッチ回路は、少ない回路構成素
子数で、表示データをＮビット並列にシフトする。ざら
に、Ｍ×Ｎビット構成のラッチ回路は、各単１立ラッチ
回路のすべての出力信号を一挙に読込み、それを保持す
るように働く。従って、前記問題点を除去できるのであ
る。

（実施例） 第１図は本発明の実施例を示す表示データ転送回路の構
成ブロック図である。

この表示データ転送回路は、従来の第４図と同様に、４
ビット単位ｘＢＯ列の表示データを転送する場合の回路
例を示すもので、シフトレジスタ１０２とラッチ回路１
０３で構成されている。

シフトレジスタ１０２は、縦続された８０個のフリップ
フロップ回路（（以下、単にフリップフロップという）
「Ｆ１〜ＦＦ８０と、これらの各フリップフロップ［［
１〜ＦＦ８０の出力端子Ｑ側にそれぞれ接続された８０
個の４ビット用型位ラッチ回路［０１〜［０８０とを備
えている。

各フリップフロップＦＦＩ〜ＦＦ８０は、それらの前段
の出力端子Ｑが次段の信号入力端子りにそれぞれ接続さ
れている。初段のフリップフロップｒＦ１の信号入力端
子りには表示データ転送の開始時期を示すパルス状のス
タート信号ＳＴＡが、各フリップフロップＦＦＩ〜ＦＦ
８０のクロックパルス入力端子にはシフトクロックパル
スφ、が共通に、それぞれ入力され、該各フリップ７０
ツブＦＦＩ〜ＦＦ８０の出力端子Ｑから出力信号１１〜
丁８０がそれぞれ出力される。

各単位ラッチ回路ＬＤＩ〜ＬＤ８０は、それらの各ロー
ドパルス入力端子に各出力信号■１〜Ｔ８０が入力され
ると共に、時分割的に供給される４ビツトの表示データ
０［０〜［）１３が該単位ラッチ回路ＬＤＩ〜ＬＤ８０
の各４ビツト用データ入力端子に共通に供給される。各
単位ラッチ回路Ｌ［）１〜ＬＤ８０からは、それぞれ４
ビツトの出力信号ＬＡＩ〜ＬＡ８０が出力される。

また、ラッチ回路１０３は、８０個の４ビット用型位ラ
ッチ回路［１〜Ｌ８０を有し、それらの各単位ラッチ回
路［１〜［８０にはそのデータ入力端子に出力信号ＬＡ
１〜ＬＡ８０が、そのロードパルス入力端子にロードパ
ルスφｇがそれぞれ入力され、出力信号１０１〜［０８
０が出力される。なお、ラッチ回路１０３は、３２０個
の１ビット用事位ラッチ回路で構成してもよい。

次に第１図の動作を、第５図の動作タイミング図を参照
しつつ説明する。

先ず、ロードパルスφ９は１水平表示時間に１発の割合
で単位ラッチ回路［１〜［８０に入力される。

４ビツトの表示データＤＩＯ〜ＤＩ３はシフトクロック
パルスφ、の後縁に同期して各単位ラッチ回路Ｌ［）１
〜ＬＤ８０に入力される。第５図中の０１〜Ｄ８０は、
４ビット単位で時分割的に入力される表示データ列を示
している。シフトクロックパルスφ、の周波数は、１画
面のフレーム周波数や、表示画面の画素によって決まる
ものでもあるが、１水平表示画素教８０で１６階調表示
の場合の弗型的な例では１．６ＨＨ７程度になる。表示
データ［）ＩＯ〜ＤＩ３の転送開始を示すスタート信＠
Ｓ■＾は、表示データ０１に先立ってフリップ７０ツブ
ＦＦＩに入力される。

該スタート信号ＳＴＡは、シフトクロックパルスφ、の
前縁でフリップフロップＦＦ１〜ＦＦ８０に読込まれて
シフトするので、各７リツプフロツプ「「１〜ＦＦ８０
の出力信号ロ〜丁８０　ｔ、を第５図に示すように、シ
フトクロックパルスφ、の前縁から次の前線の間、すな
わちシフトクロックパルスφ、の１周期分の間だけＨレ
ベルになり、かつ互いに時間的にずれた波形のパルスに
なる。

４ビット用型位ラッチ回路ＬＤ１にはＴ１＝Ｈレベルの
間、表示データ［）ＩＯ〜ＤＩ３がロードされるので、
時分割で入力される表示データＤ１〜０８０のうち０１
がストアされる。単位ラッチ回路１０２１こは理＝Ｈレ
ベルの間、表示データＤＩＯ〜０１３がロードされるの
で、表示データ０１〜Ｄ８０のうちＤ２がストアされる
。以下、同様にして、単位ラッチ回路［Ｄ８０にはＴ８
０＝トルベルの間、表示データＤＩＯ〜ＤＩ３がロード
されるので、表示データＤ１〜０８０のうち０８０がス
トアされる。かくして単位ラッチ回路ＬＤＩ〜ＬＤ８０
には、それぞれ対応する時分割表示データ０１〜０８０
がストアされる。

データＤ８０までがストアされた後、ロードパルスφｇ
が単位ラッチ回路Ｌ１〜Ｌ８０に供給され、単位ラッチ
回路１０１〜ＬＤ８０の各出力信号ＬＡＩ〜ＬＡ８０が
該単位ラッチ回路Ｌ１〜［８０にロードされる。ロード
パルスφｇは１水平表示時間に１発だけ与よるから、単
位ラッチ回路［１〜Ｌ８０にロードされた表示データＤ
１〜Ｄ８０は１水平表示時間の間、保持される。

４ヒツト用型位ラッチ回路Ｌ１〜Ｌ８０の各出力信号１
０１〜１０８０は、多階調表示の場合であれば、従来の
第２図中の階調１言号作成回路４に供給され、あるいは
２倍表示の場合であれば、従来の第３図中のマルチプレ
クサ１６に供給される。

本実施例の利点は、次のようである。

本実施例では、時分割的に入力される４ビツトの表示デ
ータＤＩＯ−０１３をシフトするのに、１列につき４ビ
ツトの単位ラッチ回路１０１〜［Ｄ８０と、１ヒツトの
マスタスレーブ・フリップフロップＦＦＩ〜ＦＦ８０が
あればよい。各マスタスレーブ・フリップフロップ「「
１〜Ｆ「８０は、回路素子数において単位ラッチ回路の
２倍であるから、計１列当り、ラッチ回路６個分で足り
る。これに対し、第４図に示した従来の表示データ転送
回路のシフトレジスタ２２では、１列につき単位ラッチ
回路８個分の回路素子数を要したから、本実施例により
回路素子数が６７８に減じたことになる。この利点は、
並列にシフトすべき表示データのビット数が大きくなる
ほど増大する。一般に、Ｎビット並列シフトの表示デー
タ転送を行なうものとすれば、従来技術では単位ラッチ
回路２Ｎ個分の回路素子を要するのに対し、本実施例で
は単位ラッチ回路（Ｎ＋２＞個分の回路素子で済む。

なお、本Ｒ明は液晶表示駆動回路以外の回路にも適用可
能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、表示デー
タ転送回路中、特にＭ段縦続接続のフリップフロップと
、Ｍ個のＮビット用単位ラッチ回路とで、シフトレジス
タを構成したので、該シフトレジスタの回路素子数を大
幅に減少でき、これにより集積回路化におけるチップ面
積の縮小化の効果か期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す表示データ転送回路の構
成ブロック図、第２図及び第３図は液晶表示駆動回路に
用いられた従来の表示データ転送回路の構成ブロック図
、第４図は第２図及び第３図中の表示データ転送回路の
構成ブロック図、第５図は第１図の動作タイミング図で
ある。 １０２・・・・・・シフトレジスタ、１０３・・・・・
・ラッチ回路、ＦＦＩ〜ＦＦ８０・・・・・・フリップ
フロップ、ＬＤＩ〜ＬＤ８０゜［１〜［８０・・・・・
・単位ラッチ回路、［）ＩＯ〜ＤＩ３・・・・・・表示
データ、ＳＴ八・・・・・・スタート信号、φｇ・・・
・・・ロードパルス、φ３・・・・・・シフトクロック
パルス。

Claims (1)

1. 【特許請求の範囲】 時分割的に順次入力されるＮビットの表示データにおけ
   るデータ転送の開始時期を示すスタート信号を入力とし
   、シフトクロックパルスにより該スタート信号を前段か
   ら後段へと順次シフトしていくＭ段縦続接続のフリップ
   フロップ回路と、前記表示データが並列に入力され、前
   記Ｍ段のフリップフロップ回路の対応する各段の出力信
   号によって前記表示データを読込むＭ個のＮビット用単
   位ラッチ回路と、 該Ｍ個のＮビット用単位ラッチ回路における出力信号を
   所定のタイミングで読込み保持するＭ×Ｎビット構成の
   ラッチ回路とを、 備えたことを特徴とする表示データ転送回路。