JP2000338921A - 表示装置及びその駆動方法 - Google Patents
表示装置及びその駆動方法Info
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- JP2000338921A JP2000338921A JP11149314A JP14931499A JP2000338921A JP 2000338921 A JP2000338921 A JP 2000338921A JP 11149314 A JP11149314 A JP 11149314A JP 14931499 A JP14931499 A JP 14931499A JP 2000338921 A JP2000338921 A JP 2000338921A
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Abstract
(57)【要約】
【課題】 表示装置の多階調化を図るためには、水平駆
動手段の回路数及び専有面積が増加する。 【解決手段】 ｍビット単位の表示データを２m 階調の
アナログ信号に変換するデジタルアナログ変換器１２ｃ
と、デジタルアナログ変換器１２ｃで変換されたアナロ
グ信号を表示する画素１４とを備えた表示装置を駆動さ
せるに際し、１画素につき２×ｍビットの表示データを
上位データＬと下位データＨとに２分割してｍビット単
位とし、これらの上位データＬと下位データＨとをそれ
ぞれアナログ変換器によって２m 階調のアナログ信号に
変換する。そして、１フレームの表示時間を２m ：１に
分割した第１表示期間ｆ1 と第２表示期間ｆ2 とに対
し、上位データＨを表示時間の長い第１表示期間ｆ1 に
表示させ、下位データＬを表示時間の短い第２表示期間
ｆ2 に表示させる。
動手段の回路数及び専有面積が増加する。 【解決手段】 ｍビット単位の表示データを２m 階調の
アナログ信号に変換するデジタルアナログ変換器１２ｃ
と、デジタルアナログ変換器１２ｃで変換されたアナロ
グ信号を表示する画素１４とを備えた表示装置を駆動さ
せるに際し、１画素につき２×ｍビットの表示データを
上位データＬと下位データＨとに２分割してｍビット単
位とし、これらの上位データＬと下位データＨとをそれ
ぞれアナログ変換器によって２m 階調のアナログ信号に
変換する。そして、１フレームの表示時間を２m ：１に
分割した第１表示期間ｆ1 と第２表示期間ｆ2 とに対
し、上位データＨを表示時間の長い第１表示期間ｆ1 に
表示させ、下位データＬを表示時間の短い第２表示期間
ｆ2 に表示させる。
Description
【０００１】
【発明の属する技術分野】本発明は、表示装置及びその
表示方法に関し、特にはマトリクス状に配置された複数
の画素を水平ライン毎に順次駆動するアクティブマトリ
クス方式の表示装置及びその駆動方法に関する。
表示方法に関し、特にはマトリクス状に配置された複数
の画素を水平ライン毎に順次駆動するアクティブマトリ
クス方式の表示装置及びその駆動方法に関する。
【０００２】
【従来の技術】図６には、アクティブマトリクス方式の
表示装置の構成図を示す。この表示装置は、表示領域１
０１、水平駆動回路１０２及び垂直駆動回路１０３を有
している。表示領域１０１は、図中円内の拡大図に示す
ように、複数行分のゲート線ｇ1 ，ｇ2 ，…と複数列分
のコラム線ｃ1 ，ｃ2 ，…とが配線され、これらの各交
差部に画素１０４が配置された構成になっている。各画
素１０４は、薄膜トランジスタ（thin film transisto
r）ＴＦＴを備えた液晶素子やエレクトロルミネッセン
ス（Electroluminescence ）素子からなり、薄膜トラン
ジスタＴＦＴのゲート電極がゲート線ｇ1 ，ｇ2 ，…に
接続され、ソース電極がコラム線ｃ1 ，ｃ2，…に接続
されている。また、水平駆動回路１０２は、クロック
（ＨＳＴ，ＨＣＫ）にしたがってｍビットずつ独立した
表示データを順次サンプリングし、各コラム線ｃ1 ，ｃ
2 ，…毎にラッチするサンプリングラッチ１０２ａと、
ラッチされた表示データをラッチパルスに応答して１水
平ライン分格納するラインメモリ１０２ｂと、このライ
ンメモリ１０２ｂから１水平ライン分同時に出力された
表示データをｍビット単位でアナログ信号に変換して各
コラム線ｃ1 ，ｃ2 ，…に入力するデジタルアナログ変
換器（以下、ＤＡＣと記す）１０２ｃとで構成されてい
る。そして、垂直駆動回路１０３は、クロック（ＶＳ
Ｔ，ＶＣＫ）にしたがって、各ゲート線ｇ1 ，ｇ2 ，…
に順次選択信号を与える。
表示装置の構成図を示す。この表示装置は、表示領域１
０１、水平駆動回路１０２及び垂直駆動回路１０３を有
している。表示領域１０１は、図中円内の拡大図に示す
ように、複数行分のゲート線ｇ1 ，ｇ2 ，…と複数列分
のコラム線ｃ1 ，ｃ2 ，…とが配線され、これらの各交
差部に画素１０４が配置された構成になっている。各画
素１０４は、薄膜トランジスタ（thin film transisto
r）ＴＦＴを備えた液晶素子やエレクトロルミネッセン
ス（Electroluminescence ）素子からなり、薄膜トラン
ジスタＴＦＴのゲート電極がゲート線ｇ1 ，ｇ2 ，…に
接続され、ソース電極がコラム線ｃ1 ，ｃ2，…に接続
されている。また、水平駆動回路１０２は、クロック
（ＨＳＴ，ＨＣＫ）にしたがってｍビットずつ独立した
表示データを順次サンプリングし、各コラム線ｃ1 ，ｃ
2 ，…毎にラッチするサンプリングラッチ１０２ａと、
ラッチされた表示データをラッチパルスに応答して１水
平ライン分格納するラインメモリ１０２ｂと、このライ
ンメモリ１０２ｂから１水平ライン分同時に出力された
表示データをｍビット単位でアナログ信号に変換して各
コラム線ｃ1 ，ｃ2 ，…に入力するデジタルアナログ変
換器（以下、ＤＡＣと記す）１０２ｃとで構成されてい
る。そして、垂直駆動回路１０３は、クロック（ＶＳ
Ｔ，ＶＣＫ）にしたがって、各ゲート線ｇ1 ，ｇ2 ，…
に順次選択信号を与える。
【０００３】このような構成の表示装置によれば、水平
駆動回路１０２に入力されたｍビットの表示データは２
m 階調のアナログ信号に変換され、１水平ライン分同時
に各コラム線ｃ1 ，ｃ2 ，…に入力される。そして、コ
ラム線ｃ1 ，ｃ2 ，…に入力されたアナログ信号は、垂
直駆動回路１０３で選択されたゲート線ｇ1 （またはｇ
2 ，…）に接続された各画素１０４に、それぞれ書き込
まれ、１フレームの間画像データとして保持される。こ
れによって、各画素１０４においては、アナログ信号に
対応した２m 階調の画像表示が行われる。
駆動回路１０２に入力されたｍビットの表示データは２
m 階調のアナログ信号に変換され、１水平ライン分同時
に各コラム線ｃ1 ，ｃ2 ，…に入力される。そして、コ
ラム線ｃ1 ，ｃ2 ，…に入力されたアナログ信号は、垂
直駆動回路１０３で選択されたゲート線ｇ1 （またはｇ
2 ，…）に接続された各画素１０４に、それぞれ書き込
まれ、１フレームの間画像データとして保持される。こ
れによって、各画素１０４においては、アナログ信号に
対応した２m 階調の画像表示が行われる。
【０００４】
【発明が解決しようとする課題】ところが、このような
構成の表示装置では、表示データの階調数は水平駆動回
路１０２の処理ビット数で決定されるため、さらなる多
階調表示を実現するには、水平駆動回路１０２の処理ビ
ット数を増加させる必要がある。しかし、水平駆動回路
１０２の処理ビット数を増加させた場合、処理ビット数
の増加割合を上回る割合で、水平駆動回路１０２の専有
面積（特にＤＡＣ１０２ｃの専有面積）が増加する。例
えば、水平駆動回路１０２の処理ビット数を３ビットか
ら６ビットに増加させると、ＤＡＣ１０２ｃの専有面積
は２6-3 ＝８倍に増加する。したがって、装置コストが
増加すると共に、表示領域１０１と同一の基板上に水平
駆動回路１０２や垂直駆動回路１０３等の周辺回路を搭
載した場合、これらの周辺回路が形成される額縁が増大
する。
構成の表示装置では、表示データの階調数は水平駆動回
路１０２の処理ビット数で決定されるため、さらなる多
階調表示を実現するには、水平駆動回路１０２の処理ビ
ット数を増加させる必要がある。しかし、水平駆動回路
１０２の処理ビット数を増加させた場合、処理ビット数
の増加割合を上回る割合で、水平駆動回路１０２の専有
面積（特にＤＡＣ１０２ｃの専有面積）が増加する。例
えば、水平駆動回路１０２の処理ビット数を３ビットか
ら６ビットに増加させると、ＤＡＣ１０２ｃの専有面積
は２6-3 ＝８倍に増加する。したがって、装置コストが
増加すると共に、表示領域１０１と同一の基板上に水平
駆動回路１０２や垂直駆動回路１０３等の周辺回路を搭
載した場合、これらの周辺回路が形成される額縁が増大
する。
【０００５】そこで本発明は、装置コストの増加及び周
辺回路の専有面積の増大を抑えながらも多階調化を図る
ことが可能な表示装置及びその駆動方法を提供すること
を目的とする。
辺回路の専有面積の増大を抑えながらも多階調化を図る
ことが可能な表示装置及びその駆動方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るための本発明の表示装置は、複数の画素をマトリクス
状に配列してなる表示領域、１画素につきｎ×ｍビット
（ｎ，ｍは２以上の整数）の表示データを供給するデー
タソース、このデータソースから入力された表示データ
をｍビット単位で２m 階調のアナログ信号に変換するデ
ジタルアナログ変換器を各水平画素毎に備え、当該各デ
ジタルアナログ変換器で変換されたｎ個を単位としたア
ナログ信号をｎ回にわたって同一のコラム線に入力する
水平駆動手段、及び、ｎ個を単位とした前記アナログ信
号を２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示
時間の割合で１つの画素に順次表示させるための選択信
号を、前記各画素に与える垂直駆動手段を備えたことを
特徴としている。
るための本発明の表示装置は、複数の画素をマトリクス
状に配列してなる表示領域、１画素につきｎ×ｍビット
（ｎ，ｍは２以上の整数）の表示データを供給するデー
タソース、このデータソースから入力された表示データ
をｍビット単位で２m 階調のアナログ信号に変換するデ
ジタルアナログ変換器を各水平画素毎に備え、当該各デ
ジタルアナログ変換器で変換されたｎ個を単位としたア
ナログ信号をｎ回にわたって同一のコラム線に入力する
水平駆動手段、及び、ｎ個を単位とした前記アナログ信
号を２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示
時間の割合で１つの画素に順次表示させるための選択信
号を、前記各画素に与える垂直駆動手段を備えたことを
特徴としている。
【０００７】このような構成の表示装置では、データソ
ースから供給されたｎ×ｍビットの表示データは、デジ
タルアナログ変換器によってｍビット単位で２m 階調の
アナログ信号に変換される。そして、変換された各アナ
ログ信号は、垂直駆動手段によって各表示時間の割合で
１つの画素に順次表示される。ここで、各アナログ信号
が表示される各表示時間の割合は、２(n-1)*m ：２
(n-2)*m ：…：２(n-n)*mになっている。そこで、ｎ×
ｍビットの表示データをｍビット単位で変換したアナロ
グ信号を上位側から順に長い表示時間に割り当てて表示
させることで、全表示時間には、平均して２n*m 階調の
表示が行われることになる。
ースから供給されたｎ×ｍビットの表示データは、デジ
タルアナログ変換器によってｍビット単位で２m 階調の
アナログ信号に変換される。そして、変換された各アナ
ログ信号は、垂直駆動手段によって各表示時間の割合で
１つの画素に順次表示される。ここで、各アナログ信号
が表示される各表示時間の割合は、２(n-1)*m ：２
(n-2)*m ：…：２(n-n)*mになっている。そこで、ｎ×
ｍビットの表示データをｍビット単位で変換したアナロ
グ信号を上位側から順に長い表示時間に割り当てて表示
させることで、全表示時間には、平均して２n*m 階調の
表示が行われることになる。
【０００８】また、本発明の表示装置の駆動方法は、ｍ
ビット単位の表示データを２m 階調のアナログ信号に変
換するデジタルアナログ変換器と、当該デジタルアナロ
グ変換器で変換されたアナログ信号を表示する画素とを
備えた表示装置の駆動方法であり、次のように行うこと
を特徴としている。先ず、１画素につきｎ×ｍビット
（ｎ，ｍは２以上の整数）の表示データをｎ分割してｍ
ビット単位とする。そして、デジタルアナログ変換器に
よって、ｍビット単位にｎ分割されたｎ個の表示データ
を、２m 階調のアナログ信号にそれぞれ変換し、ｎ個を
単位とした前記アナログ信号を上位側から順に２
(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示時間の
割合で１つの画素に順次表示させる。
ビット単位の表示データを２m 階調のアナログ信号に変
換するデジタルアナログ変換器と、当該デジタルアナロ
グ変換器で変換されたアナログ信号を表示する画素とを
備えた表示装置の駆動方法であり、次のように行うこと
を特徴としている。先ず、１画素につきｎ×ｍビット
（ｎ，ｍは２以上の整数）の表示データをｎ分割してｍ
ビット単位とする。そして、デジタルアナログ変換器に
よって、ｍビット単位にｎ分割されたｎ個の表示データ
を、２m 階調のアナログ信号にそれぞれ変換し、ｎ個を
単位とした前記アナログ信号を上位側から順に２
(n-1)*m ：２(n-2)*m ：…：２(n-n)*m の各表示時間の
割合で１つの画素に順次表示させる。
【０００９】このような表示方法では、ｎ分割された各
ｍビット単位の表示データは、２m階調のアナログ信号
に変換され、１つの画素に順次表示される。ここで、各
アナログ信号が表示される表示時間の割合が
２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m になってお
り、各アナログ信号は、上位側から順に長い表示時間に
割り当てて表示される。したがって、全表示時間には、
平均して２n*m 階調の表示が行われる。
ｍビット単位の表示データは、２m階調のアナログ信号
に変換され、１つの画素に順次表示される。ここで、各
アナログ信号が表示される表示時間の割合が
２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m になってお
り、各アナログ信号は、上位側から順に長い表示時間に
割り当てて表示される。したがって、全表示時間には、
平均して２n*m 階調の表示が行われる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は、本発明の第１実施
形態に係るアクティブマトリクス方式の表示装置の一例
を示す構成図である。
に基づいて詳細に説明する。図１は、本発明の第１実施
形態に係るアクティブマトリクス方式の表示装置の一例
を示す構成図である。
【００１１】図に示すように、この表示装置は、データ
ソース１０、表示領域１１、水平駆動回路１２及び垂直
駆動回路１３で構成され、表示領域１１には複数の画素
１４がマトリクス状に配列されている。ただしここで
は、説明を簡単にするために、４行×４列分の画素１４
を図示した。
ソース１０、表示領域１１、水平駆動回路１２及び垂直
駆動回路１３で構成され、表示領域１１には複数の画素
１４がマトリクス状に配列されている。ただしここで
は、説明を簡単にするために、４行×４列分の画素１４
を図示した。
【００１２】データソース１０は、画像の元データとし
て、ｎ×ｍビット（ｎ，ｍは２以上の整数）で構成され
た各画素１４毎の表示データを水平駆動回路１２に供給
する。ここでは特に、データソース１０は、ｎ×ｍビッ
トの表示データを、ｍビット単位にｎ分割し、所定の順
序に並べ替えて水平駆動回路１２に供給する。そして、
このような表示データの分割及び並べ替えを行うための
処理回路（図示省略）を備ていることとする。
て、ｎ×ｍビット（ｎ，ｍは２以上の整数）で構成され
た各画素１４毎の表示データを水平駆動回路１２に供給
する。ここでは特に、データソース１０は、ｎ×ｍビッ
トの表示データを、ｍビット単位にｎ分割し、所定の順
序に並べ替えて水平駆動回路１２に供給する。そして、
このような表示データの分割及び並べ替えを行うための
処理回路（図示省略）を備ていることとする。
【００１３】データソース１０におけるデータの並べ替
えの一例を図２のタイミングチャートに基づいて説明す
る。なお、このタイミングチャートにおいては、ブラン
キング期間の図示を省略した。
えの一例を図２のタイミングチャートに基づいて説明す
る。なお、このタイミングチャートにおいては、ブラン
キング期間の図示を省略した。
【００１４】例えば、ｎ＝２の場合、２×ｍビットの各
表示データを、上位側ｍビット分の上位データＨと、下
位側ｍビット分の下位データＬとに分割する。そして、
図２のサンプリング表示データに示すように、１ライン
目の下位データＬ1 、２ライン目の下位データＬ2 、１
ライン目の上位データＨ1 、３ライン目の下位データＬ
3 、２ライン目の上位データＨ2 、（以下、下位データ
Ｌ、上位データＨがそれぞれライン順に交互になる）…
の順に並べ替える。ここで、各ラインの上位データＨ
（Ｈ1 ，Ｈ2 ，…）及び下位データＬ（Ｌ1 ，Ｌ2 ，
…）は、ｍビット単位の表示データを画素１４の水平方
向の配列順に並べたものとする。
表示データを、上位側ｍビット分の上位データＨと、下
位側ｍビット分の下位データＬとに分割する。そして、
図２のサンプリング表示データに示すように、１ライン
目の下位データＬ1 、２ライン目の下位データＬ2 、１
ライン目の上位データＨ1 、３ライン目の下位データＬ
3 、２ライン目の上位データＨ2 、（以下、下位データ
Ｌ、上位データＨがそれぞれライン順に交互になる）…
の順に並べ替える。ここで、各ラインの上位データＨ
（Ｈ1 ，Ｈ2 ，…）及び下位データＬ（Ｌ1 ，Ｌ2 ，
…）は、ｍビット単位の表示データを画素１４の水平方
向の配列順に並べたものとする。
【００１５】また、表示領域１１は、複数列分のコラム
線ｃ1 ，ｃ2 ，…とこれらと交差させた複数行分のゲー
ト線ｇ1 ，ｇ2 ，…との各交差部に画素１４を配置して
なる。
線ｃ1 ，ｃ2 ，…とこれらと交差させた複数行分のゲー
ト線ｇ1 ，ｇ2 ，…との各交差部に画素１４を配置して
なる。
【００１６】各画素１４は、薄膜トランジスタ（thin f
ilm transistor）ＴＦＴと表示部ｂとを備えた液晶素子
やエレクトロルミネッセンス（Electroluminescence ）
素子からなる。ただし、図面においては、説明を簡単に
するためにＴＦＴと表示部ｂのみを示した。そして、各
薄膜トランジスタＴＦＴのゲート電極が行単位でゲート
線ｇ1 ，ｇ2 ，…に接続され、ソース電極が列単位でコ
ラム線ｃ1 ，ｃ2 ，…に接続されている。
ilm transistor）ＴＦＴと表示部ｂとを備えた液晶素子
やエレクトロルミネッセンス（Electroluminescence ）
素子からなる。ただし、図面においては、説明を簡単に
するためにＴＦＴと表示部ｂのみを示した。そして、各
薄膜トランジスタＴＦＴのゲート電極が行単位でゲート
線ｇ1 ，ｇ2 ，…に接続され、ソース電極が列単位でコ
ラム線ｃ1 ，ｃ2 ，…に接続されている。
【００１７】また、水平駆動回路１２は、サンプリング
ラッチ１２ａと、ラインメモリ１２ｂと、デジタルアナ
ログ変換器（以下、ＤＡＣと記す）１２ｃとで構成され
ている。サンプリングラッチ１２ａは、ｍビット×水平
画素数分のラッチ部を有し、データソース１０から供給
されたｍビット単位の表示データを、水平スタートパル
ス（以下ＨＳＴと記す）が与えられることによって水平
クロック（以下ＨＣＫと記す）に同期して１水平ライン
分順次サンプリングし、各コラム線ｃ1 ，ｃ２，…毎に
ラッチする。ラインメモリ１２ｂは、サンプリングラッ
チ１２ａにラッチされたｍビット単位の表示データを、
ラッチパルスに応答して１水平ライン分格納する。ま
た、ＤＡＣ１２ｃは、各コラム線ｃ１ ，ｃ2 ，…毎に
設けられ、ラインメモリ１２ｂから１水平ライン分同時
に入力された表示データを、ｍビット単位で２m 階調の
アナログ信号に変換して（線順次処理して）各コラム線
ｃ1 ，ｃ2 ，…に入力する。
ラッチ１２ａと、ラインメモリ１２ｂと、デジタルアナ
ログ変換器（以下、ＤＡＣと記す）１２ｃとで構成され
ている。サンプリングラッチ１２ａは、ｍビット×水平
画素数分のラッチ部を有し、データソース１０から供給
されたｍビット単位の表示データを、水平スタートパル
ス（以下ＨＳＴと記す）が与えられることによって水平
クロック（以下ＨＣＫと記す）に同期して１水平ライン
分順次サンプリングし、各コラム線ｃ1 ，ｃ２，…毎に
ラッチする。ラインメモリ１２ｂは、サンプリングラッ
チ１２ａにラッチされたｍビット単位の表示データを、
ラッチパルスに応答して１水平ライン分格納する。ま
た、ＤＡＣ１２ｃは、各コラム線ｃ１ ，ｃ2 ，…毎に
設けられ、ラインメモリ１２ｂから１水平ライン分同時
に入力された表示データを、ｍビット単位で２m 階調の
アナログ信号に変換して（線順次処理して）各コラム線
ｃ1 ，ｃ2 ，…に入力する。
【００１８】図３は、垂直駆動回路１３の構成例を示す
回路図である。この図に示すように、垂直駆動回路１３
は、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦと記
す）１３ａとダミーＤ−ＦＦ１３ｂとを交互に配置して
互いに直列に接続してなり、各Ｄ−ＦＦ１３ａ，１３ｂ
のクロック入力端子（ｃｋ）にクロックライン１３ｃが
接続されている。そして、Ｄ−ＦＦ１３ａからのみＱ出
力が導出され、これらＱ出力がバッファ１３ｄを介して
ゲート線ｇ1 ，ｇ2 ，…に供給されるようになってい
る。また、１段目のＤ−ＦＦ１３ａには、１フレームの
表示時間を第１〜第ｎ表示期間ｆ1 〜ｆn に分割するタ
イミングでｎ回の垂直スタートパルス（以下、ＶＳＴと
記す）が与えられる。ここで、第１〜第ｎ表示期間ｆ1
〜ｆn の各表示時間は、２(n-1)*m ：２(n-2)*m ：…：
２(n-n)*m であることとする。ただし、１フレームの分
割数は、表示データの分割数ｎと等しいこととする。例
えば、ｎ＝２の場合、垂直駆動回路１３には、１フレー
ムの表示時間を２分割した第１表示期間ｆ1 の表示時
間：第２表示期間ｆ2 の表示時間＝２m ：１に分割する
タイミングで２回のＶＳＴが与えられる。
回路図である。この図に示すように、垂直駆動回路１３
は、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦと記
す）１３ａとダミーＤ−ＦＦ１３ｂとを交互に配置して
互いに直列に接続してなり、各Ｄ−ＦＦ１３ａ，１３ｂ
のクロック入力端子（ｃｋ）にクロックライン１３ｃが
接続されている。そして、Ｄ−ＦＦ１３ａからのみＱ出
力が導出され、これらＱ出力がバッファ１３ｄを介して
ゲート線ｇ1 ，ｇ2 ，…に供給されるようになってい
る。また、１段目のＤ−ＦＦ１３ａには、１フレームの
表示時間を第１〜第ｎ表示期間ｆ1 〜ｆn に分割するタ
イミングでｎ回の垂直スタートパルス（以下、ＶＳＴと
記す）が与えられる。ここで、第１〜第ｎ表示期間ｆ1
〜ｆn の各表示時間は、２(n-1)*m ：２(n-2)*m ：…：
２(n-n)*m であることとする。ただし、１フレームの分
割数は、表示データの分割数ｎと等しいこととする。例
えば、ｎ＝２の場合、垂直駆動回路１３には、１フレー
ムの表示時間を２分割した第１表示期間ｆ1 の表示時
間：第２表示期間ｆ2 の表示時間＝２m ：１に分割する
タイミングで２回のＶＳＴが与えられる。
【００１９】次に、上記構成の表示装置の動作を説明す
る。
る。
【００２０】先ず、データソース１０からは、ｎ×ｍビ
ットの表示データを水平ライン毎にｎ分割（本例ではｎ
＝２分割）して並び替えられたｍビット単位の表示デー
タが、１ライン目の下位データＬ1 、２ライン目の下位
データＬ2 、１ライン目の上位データＨ1 、３ライン目
の下位データＬ3 、２ライン目の上位データＨ2 、（以
下、下位データＬ、上位データＨがそれぞれライン順に
交互になる）…の順で水平駆動回路１２に供給される。
データソース１０から供給されたｍビット単位の表示デ
ータは、サンプリングラッチ１２ａにおいて、ＨＣＫに
同期して１水平ライン分順次サンプリングされ各コラム
線ｃ1 ，ｃ2 ，…毎にラッチされる。ラッチされた表示
データは、ラインメモリ１２ｂに１水平ライン分格納さ
れる。格納された表示データは、ラインメモリ１２ｂか
らＤＡＣ１２ｃに１水平ライン分同時に入力され、２m
階調のアナログ信号に変換されて各コラム線ｃ1 ，ｃ2
，…に入力される。
ットの表示データを水平ライン毎にｎ分割（本例ではｎ
＝２分割）して並び替えられたｍビット単位の表示デー
タが、１ライン目の下位データＬ1 、２ライン目の下位
データＬ2 、１ライン目の上位データＨ1 、３ライン目
の下位データＬ3 、２ライン目の上位データＨ2 、（以
下、下位データＬ、上位データＨがそれぞれライン順に
交互になる）…の順で水平駆動回路１２に供給される。
データソース１０から供給されたｍビット単位の表示デ
ータは、サンプリングラッチ１２ａにおいて、ＨＣＫに
同期して１水平ライン分順次サンプリングされ各コラム
線ｃ1 ，ｃ2 ，…毎にラッチされる。ラッチされた表示
データは、ラインメモリ１２ｂに１水平ライン分格納さ
れる。格納された表示データは、ラインメモリ１２ｂか
らＤＡＣ１２ｃに１水平ライン分同時に入力され、２m
階調のアナログ信号に変換されて各コラム線ｃ1 ，ｃ2
，…に入力される。
【００２１】すなわち、各コラム線ｃ1 ，ｃ2 ，…に
は、データソース１０からの供給順にしたがって、デー
タソース１０で並び替えられた順に、１ライン目の下位
データＬ1 、２ライン目の下位データＬ2 、１ライン目
の上位データＨ1 、３ライン目の下位データＬ3 、２ラ
イン目の上位データＨ2 、（以下、下位データＬ、上位
データＨがそれぞれライン順に交互になる）…の順で、
アナログ信号に変換された各表示データが入力されるの
である。
は、データソース１０からの供給順にしたがって、デー
タソース１０で並び替えられた順に、１ライン目の下位
データＬ1 、２ライン目の下位データＬ2 、１ライン目
の上位データＨ1 、３ライン目の下位データＬ3 、２ラ
イン目の上位データＨ2 、（以下、下位データＬ、上位
データＨがそれぞれライン順に交互になる）…の順で、
アナログ信号に変換された各表示データが入力されるの
である。
【００２２】一方、垂直駆動回路１３からは、１回目の
ＶＳＴにしたがって、第１行目のゲート線ｇ1 、第２行
目のゲート線ｇ2 、…の順で１回目の選択信号が与えら
れる。この際、Ｄ−ＦＦ１３ａの間にダミーＤ−ＦＦ１
３ｂが接続されているので、各ゲート線の選択に、１ク
ロック分の空白期間が生じる。また、２回目のＶＳＴに
したがって、それぞれのゲート線ｇ1 ，ｇ2 …には、１
フレームの表示時間を１（第２表示時間ｆ2 ）：２
m （第１表示時間ｆ1 ）に分割するタイミングで２回目
の選択信号が与えられる。
ＶＳＴにしたがって、第１行目のゲート線ｇ1 、第２行
目のゲート線ｇ2 、…の順で１回目の選択信号が与えら
れる。この際、Ｄ−ＦＦ１３ａの間にダミーＤ−ＦＦ１
３ｂが接続されているので、各ゲート線の選択に、１ク
ロック分の空白期間が生じる。また、２回目のＶＳＴに
したがって、それぞれのゲート線ｇ1 ，ｇ2 …には、１
フレームの表示時間を１（第２表示時間ｆ2 ）：２
m （第１表示時間ｆ1 ）に分割するタイミングで２回目
の選択信号が与えられる。
【００２３】このため、各ゲート線ｇ1 ，ｇ2 …に接続
された各画素１４においては、１フレームが、第１表示
期間ｆ1 と第２表示期間ｆ2 とに分割され、第１表示期
間ｆ1 の表示時間：第２表示期間ｆ2 の表示時間＝
２m ：１になる。そして、１フレームの前半が表示時間
の短い第２表示期間ｆ2 になり、後半が表示時間の長い
第１表示期間ｆ1 になる。
された各画素１４においては、１フレームが、第１表示
期間ｆ1 と第２表示期間ｆ2 とに分割され、第１表示期
間ｆ1 の表示時間：第２表示期間ｆ2 の表示時間＝
２m ：１になる。そして、１フレームの前半が表示時間
の短い第２表示期間ｆ2 になり、後半が表示時間の長い
第１表示期間ｆ1 になる。
【００２４】以上によって、１行目のゲート線ｇ1 に接
続された各画素１４には、１回目の選択信号によって下
位データＬ1 が書き込まれ、この下位データＬ1 が１フ
レームの前半の第２表示期間ｆ2 の間表示される。これ
らの画素１４においては、第２表示期間ｆ2 が終了した
時点で２回目の選択信号によって上位データＨ1 が書き
込まれ、この上位データＨ1 が第１表示期間ｆ1 の間表
示される。また、第２行目のゲート線ｇ2 に接続された
各画素１４には、第１行目のゲート線ｇ１に選択信号が
与えられてから１クロック分の空白期間の後に、１回目
の選択信号によって下位データＬ2 が書き込まれ、この
下位データＬ2 が１フレームの前半の第２表示期間ｆ2
の間表示される。これらの画素１４においては、第２表
示期間ｆ2 が終了した時点で２回目の選択信号によって
上位データＨ2 が書き込まれ、この上位データＨ2 が第
１表示期間ｆ1 の間表示される。
続された各画素１４には、１回目の選択信号によって下
位データＬ1 が書き込まれ、この下位データＬ1 が１フ
レームの前半の第２表示期間ｆ2 の間表示される。これ
らの画素１４においては、第２表示期間ｆ2 が終了した
時点で２回目の選択信号によって上位データＨ1 が書き
込まれ、この上位データＨ1 が第１表示期間ｆ1 の間表
示される。また、第２行目のゲート線ｇ2 に接続された
各画素１４には、第１行目のゲート線ｇ１に選択信号が
与えられてから１クロック分の空白期間の後に、１回目
の選択信号によって下位データＬ2 が書き込まれ、この
下位データＬ2 が１フレームの前半の第２表示期間ｆ2
の間表示される。これらの画素１４においては、第２表
示期間ｆ2 が終了した時点で２回目の選択信号によって
上位データＨ2 が書き込まれ、この上位データＨ2 が第
１表示期間ｆ1 の間表示される。
【００２５】同様にして、第３行目以降のゲート線ｇ3
，ｇ4 …に接続された各画素１４に対して、１フレー
ムの第２表示期間ｆ2 に下位データＬが表示され、第１
表示期間ｆ1 に上位データＨが表示される。
，ｇ4 …に接続された各画素１４に対して、１フレー
ムの第２表示期間ｆ2 に下位データＬが表示され、第１
表示期間ｆ1 に上位データＨが表示される。
【００２６】以上のようにして、１つの画素１４に対し
ては、ｍビット単位でデジタルアナログ変換された２m
階調のアナログ信号が、２回に亘って各表示時間の割合
で順次表示される。この際、上位データＨ1 ，Ｈ2 ，…
は、表示時間の長い第１表示期間ｆ1 に割り当てて表示
され、下位データＬ1 ，Ｌ2 ，…は、表示時間の短い第
２表示期間ｆ2 に割り当てて表示されることになる。
ては、ｍビット単位でデジタルアナログ変換された２m
階調のアナログ信号が、２回に亘って各表示時間の割合
で順次表示される。この際、上位データＨ1 ，Ｈ2 ，…
は、表示時間の長い第１表示期間ｆ1 に割り当てて表示
され、下位データＬ1 ，Ｌ2 ，…は、表示時間の短い第
２表示期間ｆ2 に割り当てて表示されることになる。
【００２７】ここで、１フレームの表示時間をｎ分割し
た第１〜第ｎ表示期間ｆ1 〜ｆn は、表示時間の割合が
２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m になってい
る。このため、これらの第１表示期間ｆ1 と第２表示期
間ｆ2 とからなる１フレームには、平均して、２n*m ＝
２2*m 階調の表示を行うことが可能になる。
た第１〜第ｎ表示期間ｆ1 〜ｆn は、表示時間の割合が
２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m になってい
る。このため、これらの第１表示期間ｆ1 と第２表示期
間ｆ2 とからなる１フレームには、平均して、２n*m ＝
２2*m 階調の表示を行うことが可能になる。
【００２８】例えば、画素１４が液晶素子である場合、
１フレームにおける第１〜第ｎ表示期間ｆ1 〜ｆn の表
示時間割合をｈ1 ，ｈ2 ，…，ｈn とし、第１〜第ｎ表
示期間ｆ1 〜ｆn に表示される表示データの水平駆動回
路１２からの出力をｙ1 ，ｙ2 ，…，ｙn とすると、１
フレームにおける画素１４の平均電位Ｙは下記式（１）
で表される。
１フレームにおける第１〜第ｎ表示期間ｆ1 〜ｆn の表
示時間割合をｈ1 ，ｈ2 ，…，ｈn とし、第１〜第ｎ表
示期間ｆ1 〜ｆn に表示される表示データの水平駆動回
路１２からの出力をｙ1 ，ｙ2 ，…，ｙn とすると、１
フレームにおける画素１４の平均電位Ｙは下記式（１）
で表される。
【数１】
【００２９】また、水平駆動回路１２からの表示データ
の出力ｙｉ（ｉ＝１〜ｎ）は、下記式（２）で表され
る。ただし、式中ａは１または０のデジタルデータであ
り、Ｖ0 はｍビットＤＡＣ１２ｃにおける１ＬＳＢ（Le
ast Significant bit ：最下位ビット）に相当すること
とする。
の出力ｙｉ（ｉ＝１〜ｎ）は、下記式（２）で表され
る。ただし、式中ａは１または０のデジタルデータであ
り、Ｖ0 はｍビットＤＡＣ１２ｃにおける１ＬＳＢ（Le
ast Significant bit ：最下位ビット）に相当すること
とする。
【数２】
【００３０】以下、説明を簡単にするために、ｎ＝２の
場合を例にとると、各画素の平均電位Ｙは、式（１）、
式（２）及び第１表示期間ｆ1 と第２表示期間ｆ2 との
表示時間の割合とから下記式（３）のように書き換えら
れれる。
場合を例にとると、各画素の平均電位Ｙは、式（１）、
式（２）及び第１表示期間ｆ1 と第２表示期間ｆ2 との
表示時間の割合とから下記式（３）のように書き換えら
れれる。
【数３】
【００３１】以上式（３）から、各画素１４の平均電位
Ｙは、２ｍビットのデジタルデータを変換したアナログ
電位に対応した値になることが分かる。ただし、この表
示における１ＬＳＢはＶ0 ’＝Ｖ0 ／（２m ＋１）にな
る。このため、目的の１ＬＳＢ（＝Ｖ0 ’）が得られる
様に、ＤＡＣ１２ｃの変換回路の１ＬＳＢ（＝Ｖ0 ）を
予め設定しておくこととする。
Ｙは、２ｍビットのデジタルデータを変換したアナログ
電位に対応した値になることが分かる。ただし、この表
示における１ＬＳＢはＶ0 ’＝Ｖ0 ／（２m ＋１）にな
る。このため、目的の１ＬＳＢ（＝Ｖ0 ’）が得られる
様に、ＤＡＣ１２ｃの変換回路の１ＬＳＢ（＝Ｖ0 ）を
予め設定しておくこととする。
【００３２】以上のように、この表示装置においては、
ｍビット相当のアナログ信号を出力する水平駆動回路１
２を備えながら、ｎ×ｍビット相当の階調表示を行うこ
とができるのである。したがって、水平駆動回路１２の
専有面積の拡大を抑えながらも、多階調化を図ることが
可能になる。
ｍビット相当のアナログ信号を出力する水平駆動回路１
２を備えながら、ｎ×ｍビット相当の階調表示を行うこ
とができるのである。したがって、水平駆動回路１２の
専有面積の拡大を抑えながらも、多階調化を図ることが
可能になる。
【００３３】図４は、本発明の第２実施形態に係るアク
ティブマトリクス方式の表示装置の一例を示す構成図で
ある。この図に示す第２実施形態の表示装置と、第１実
施形態の表示装置との異なるところは、データソース１
０’の構成及び水平駆動回路１２’の構成にあり、表示
領域１１及び垂直駆動回路１３の構成は同様であること
とする。
ティブマトリクス方式の表示装置の一例を示す構成図で
ある。この図に示す第２実施形態の表示装置と、第１実
施形態の表示装置との異なるところは、データソース１
０’の構成及び水平駆動回路１２’の構成にあり、表示
領域１１及び垂直駆動回路１３の構成は同様であること
とする。
【００３４】すなわち、第２実施形態の表示装置のデー
タソース１０’は、画像の元データとして、ｎ×ｍビッ
ト（ｎは２以上の整数）で構成された各画素１４毎の表
示データを、ｎ×ｍビット単位で水平駆動回路１２’に
供給する。この際、ｎ×ｍビットの表示データは、画素
１４の水平方向の配列順に並べられた状態で、水平ライ
ン順に供給される。
タソース１０’は、画像の元データとして、ｎ×ｍビッ
ト（ｎは２以上の整数）で構成された各画素１４毎の表
示データを、ｎ×ｍビット単位で水平駆動回路１２’に
供給する。この際、ｎ×ｍビットの表示データは、画素
１４の水平方向の配列順に並べられた状態で、水平ライ
ン順に供給される。
【００３５】また、水平駆動回路１２’は、データソー
ス１０’から順次供給されるｎ×ｍビット単位の各画素
１４毎の表示データを、ｍビット単位にｎ分割し、所定
の順序に並び替え、ｍビット単位でアナログ信号に変換
して各コラム線ｃ1 ，ｃ2 ，…に入力する。各コラム線
ｃ1 ，ｃ2 ，…への表示データの入力順は、図２のタイ
ミングチャートで説明した第１実施形態におけるコラム
線ｃ1 ，ｃ2 ，…への表示データの入力順と同様である
こととする。
ス１０’から順次供給されるｎ×ｍビット単位の各画素
１４毎の表示データを、ｍビット単位にｎ分割し、所定
の順序に並び替え、ｍビット単位でアナログ信号に変換
して各コラム線ｃ1 ，ｃ2 ，…に入力する。各コラム線
ｃ1 ，ｃ2 ，…への表示データの入力順は、図２のタイ
ミングチャートで説明した第１実施形態におけるコラム
線ｃ1 ，ｃ2 ，…への表示データの入力順と同様である
こととする。
【００３６】この水平駆動回路１２’は、第１実施形態
と同様にサンプリングラッチ１２ａ’、ラインメモリ１
２ｂ’及びＤＡＣ１２ｃを備えると共に、さらにライン
メモリ１２ｂ’とＤＡＣ１２ｃとの間にセレクタ回路１
２ｄを設けている。
と同様にサンプリングラッチ１２ａ’、ラインメモリ１
２ｂ’及びＤＡＣ１２ｃを備えると共に、さらにライン
メモリ１２ｂ’とＤＡＣ１２ｃとの間にセレクタ回路１
２ｄを設けている。
【００３７】図５は、水平駆動回路１２’におけるデー
タ処理を説明する概念図であり、この図に基づいてサン
プリングラッチ１２ａ’、ラインメモリ１２ｂ’、セレ
クタ回路１２ｄ及びＤＡＣ１２ｃの構成を説明する。
タ処理を説明する概念図であり、この図に基づいてサン
プリングラッチ１２ａ’、ラインメモリ１２ｂ’、セレ
クタ回路１２ｄ及びＤＡＣ１２ｃの構成を説明する。
【００３８】サンプリングラッチ１２ａ’は、ｎ×ｍビ
ット×水平画素数分のラッチ部を有し、データソース１
０’から供給されたｎ×ｍビット×水平画素数分の表示
データを、ＨＳＴが与えられることによってＨＣＫに同
期してｍビット単位で各コラム線ｃ1 ，ｃ2 ，…毎にｎ
個ずつサンプリングしラッチする。
ット×水平画素数分のラッチ部を有し、データソース１
０’から供給されたｎ×ｍビット×水平画素数分の表示
データを、ＨＳＴが与えられることによってＨＣＫに同
期してｍビット単位で各コラム線ｃ1 ，ｃ2 ，…毎にｎ
個ずつサンプリングしラッチする。
【００３９】また、ラインメモリ１２ｂ’は、ｎ×ｍビ
ット×水平画素数×β分の格納部を有し、サンプリング
ラッチ１２ａにラッチされたｍビット単位の表示データ
を、ラッチパルスに応答して１水平ライン分格納する。
ただし、βはｎに応じて変化する数であり、ｎ＝２の場
合β＝１．５になる。このため、ラインメモリ１２ｂ’
には、２×ｍビット×水平画素数×１．５＝３×ｍビッ
ト×水平画素数の格納部が設けられていることになる。
ット×水平画素数×β分の格納部を有し、サンプリング
ラッチ１２ａにラッチされたｍビット単位の表示データ
を、ラッチパルスに応答して１水平ライン分格納する。
ただし、βはｎに応じて変化する数であり、ｎ＝２の場
合β＝１．５になる。このため、ラインメモリ１２ｂ’
には、２×ｍビット×水平画素数×１．５＝３×ｍビッ
ト×水平画素数の格納部が設けられていることになる。
【００４０】セレクタ回路１２ｄは、ラインメモリ１２
ｂ’に格納されたｍビット単位の表示データを、各水平
画素毎にｍビット単位で選択してラインメモリ１２ｂに
入力する。この際、図２のタイミングチャートに示した
順序で表示データが選択されるようにする。
ｂ’に格納されたｍビット単位の表示データを、各水平
画素毎にｍビット単位で選択してラインメモリ１２ｂに
入力する。この際、図２のタイミングチャートに示した
順序で表示データが選択されるようにする。
【００４１】そして、ＤＡＣ１２ｃは、第１実施形態と
同様に、ｍビット単位の表示データを２m 階調のアナロ
グ信号に変換する。
同様に、ｍビット単位の表示データを２m 階調のアナロ
グ信号に変換する。
【００４２】次に、上記構成の表示装置の動作を説明す
る。
る。
【００４３】先ず、データソース１０’から水平駆動回
路１２’に、ｎ×ｍビット単位の表示データが１ライン
分ずつ順次供給される。これによって、水平駆動回路１
２’では、次のようにデータ処理が行われる（以下、図
５参照）。
路１２’に、ｎ×ｍビット単位の表示データが１ライン
分ずつ順次供給される。これによって、水平駆動回路１
２’では、次のようにデータ処理が行われる（以下、図
５参照）。
【００４４】第１ステップＳＴ１では、データソース１
０’から供給された１ライン目の表示データＬ1 ，Ｈ1
が、サンプリングラッチ１２ａ’にｍビット単位で１水
平ライン分サンプリングされ、各コラム線ｃ1 ，ｃ2 ，
…毎にラッチされる。
０’から供給された１ライン目の表示データＬ1 ，Ｈ1
が、サンプリングラッチ１２ａ’にｍビット単位で１水
平ライン分サンプリングされ、各コラム線ｃ1 ，ｃ2 ，
…毎にラッチされる。
【００４５】第２ステップＳＴ２では、第１ステップＳ
Ｔ１でサンプリングラッチ１２ａ’にラッチされた表示
データＬ1 ，Ｈ1 が、ラインメモリ１２ｂ’に１水平ラ
イン分格納される。そして、格納された表示データＬ1
，Ｈ1 のうち、表示データＬ1 がセレクタ回路１２ｄ
によって選択されて、ＤＡＣ１２ｃで変換されて各コラ
ム線ｃ1 ，ｃ2 ，…に入力される。一方、サンプリング
ラッチ１２ａ’には、２ライン目の表示データ（Ｌ2 ，
Ｈ2 ）がラッチされる。
Ｔ１でサンプリングラッチ１２ａ’にラッチされた表示
データＬ1 ，Ｈ1 が、ラインメモリ１２ｂ’に１水平ラ
イン分格納される。そして、格納された表示データＬ1
，Ｈ1 のうち、表示データＬ1 がセレクタ回路１２ｄ
によって選択されて、ＤＡＣ１２ｃで変換されて各コラ
ム線ｃ1 ，ｃ2 ，…に入力される。一方、サンプリング
ラッチ１２ａ’には、２ライン目の表示データ（Ｌ2 ，
Ｈ2 ）がラッチされる。
【００４６】第３ステップＳＴ３では、第２ステップＳ
Ｔ２でサンプリングラッチ１２ａ’にラッチされた表示
データＬ2 ，Ｈ2 と、第２ステップＳＴ２でセレクタ回
路１２ｄに選択されずに残った表示データＨ1 とがライ
ンメモリ１２ｂ’に１水平ライン分格納される。そし
て、先ず、格納された表示データＨ1 ，Ｌ2 ，Ｈ2 のう
ち、表示データＬ2 がセレクタ回路１２ｄによって選択
されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ
2 ，…に入力される。その後、ラインメモリ１２ｂ’に
残った表示データＨ1 ，Ｈ2 のうち、表示データＨ1 が
セレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃ
で変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。
一方、サンプリングラッチ１２ａ’には、３ライン目の
表示データ（Ｌ3 ，Ｈ3 ）がラッチされる。
Ｔ２でサンプリングラッチ１２ａ’にラッチされた表示
データＬ2 ，Ｈ2 と、第２ステップＳＴ２でセレクタ回
路１２ｄに選択されずに残った表示データＨ1 とがライ
ンメモリ１２ｂ’に１水平ライン分格納される。そし
て、先ず、格納された表示データＨ1 ，Ｌ2 ，Ｈ2 のう
ち、表示データＬ2 がセレクタ回路１２ｄによって選択
されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ
2 ，…に入力される。その後、ラインメモリ１２ｂ’に
残った表示データＨ1 ，Ｈ2 のうち、表示データＨ1 が
セレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃ
で変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。
一方、サンプリングラッチ１２ａ’には、３ライン目の
表示データ（Ｌ3 ，Ｈ3 ）がラッチされる。
【００４７】第４ステップＳＴ４では、第３ステップＳ
Ｔ３でサンプリングラッチ１２ａ’にラッチされた表示
データＬ3 ，Ｈ3 と、第３ステップＳＴ３でセレクタ回
路１２ｄに選択されずに残った表示データＨ2 とが、ラ
インメモリ１２ｂ’に１水平ライン分格納される。そし
て、先ず、格納された表示データＨ2 ，Ｌ3 ，Ｈ3 のう
ち、表示データＬ3 がセレクタ回路１２ｄによって選択
されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ
2 ，…に入力される。その後、ラインメモリ１２ｂ’に
残った表示データＨ2 ，Ｈ3 のうち、表示データＨ2 が
セレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃ
で変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。
一方、サンプリングラッチ１２ａ’には、４ライン目の
表示データ（Ｌ4 ，Ｈ4 ）がラッチされる。
Ｔ３でサンプリングラッチ１２ａ’にラッチされた表示
データＬ3 ，Ｈ3 と、第３ステップＳＴ３でセレクタ回
路１２ｄに選択されずに残った表示データＨ2 とが、ラ
インメモリ１２ｂ’に１水平ライン分格納される。そし
て、先ず、格納された表示データＨ2 ，Ｌ3 ，Ｈ3 のう
ち、表示データＬ3 がセレクタ回路１２ｄによって選択
されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ
2 ，…に入力される。その後、ラインメモリ１２ｂ’に
残った表示データＨ2 ，Ｈ3 のうち、表示データＨ2 が
セレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃ
で変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。
一方、サンプリングラッチ１２ａ’には、４ライン目の
表示データ（Ｌ4 ，Ｈ4 ）がラッチされる。
【００４８】第５ステップＳＴ５では、第４ステップＳ
Ｔ４でサンプリングラッチ１２ａ’にラッチされた表示
データＬ4 ，Ｈ4 と、第４ステップＳＴ４でセレクタ回
路１２ｄに選択されずに残った表示データＨ3 とが、ラ
インメモリ１２ｂ’に１水平ライン分格納される。そし
て、先ず、格納された表示データＨ3 ，Ｌ4 ，Ｈ4 のう
ち、表示データＬ4 がセレクタ回路１２ｄによって選択
されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ
2 ，…に入力される。その後、ラインメモリ１２ｂ’に
残った表示データＨ3 ，Ｈ4 のうち、表示データＨ3 が
セレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃ
で変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。
一方、サンプリングラッチ１２ａ’には、５ライン目の
表示データ（Ｌ5 ，Ｈ5 ）がラッチされる。
Ｔ４でサンプリングラッチ１２ａ’にラッチされた表示
データＬ4 ，Ｈ4 と、第４ステップＳＴ４でセレクタ回
路１２ｄに選択されずに残った表示データＨ3 とが、ラ
インメモリ１２ｂ’に１水平ライン分格納される。そし
て、先ず、格納された表示データＨ3 ，Ｌ4 ，Ｈ4 のう
ち、表示データＬ4 がセレクタ回路１２ｄによって選択
されて、ＤＡＣ１２ｃで変換されて各コラム線ｃ1 ，ｃ
2 ，…に入力される。その後、ラインメモリ１２ｂ’に
残った表示データＨ3 ，Ｈ4 のうち、表示データＨ3 が
セレクタ回路１２ｄによって選択されて、ＤＡＣ１２ｃ
で変換されて各コラム線ｃ1 ，ｃ2 ，…に入力される。
一方、サンプリングラッチ１２ａ’には、５ライン目の
表示データ（Ｌ5 ，Ｈ5 ）がラッチされる。
【００４９】以上のようにして、各コラム線ｃ1 ，ｃ2
，…には、上記第１実施形態と同様に、下位データＬ1
、下位データＬ2 、上位データＨ1 、下位データＬ3
、上位データＨ2 、（以下、下位データＬ、上位デー
タＨがそれぞれライン順に交互になる）…の順に、アナ
ログ信号に変換された各表示データが入力されるのであ
る。
，…には、上記第１実施形態と同様に、下位データＬ1
、下位データＬ2 、上位データＨ1 、下位データＬ3
、上位データＨ2 、（以下、下位データＬ、上位デー
タＨがそれぞれライン順に交互になる）…の順に、アナ
ログ信号に変換された各表示データが入力されるのであ
る。
【００５０】一方、垂直駆動回路１３からは、第１実施
形態と同様のタイミングで、各ゲート線ｇ1 ，ｇ2 …に
対して１フレームにｎ（＝２）回の選択信号が与えられ
る。
形態と同様のタイミングで、各ゲート線ｇ1 ，ｇ2 …に
対して１フレームにｎ（＝２）回の選択信号が与えられ
る。
【００５１】このため、第１実施形態と同様に、１つの
画素１４に対しては、ｍビット単位でデジタルアナログ
変換された２m 階調のアナログ信号が、２回に亘って各
表示時間の割合で順次表示されることになる。この際、
上位データＨ1 ，Ｈ2 ，…は、表示時間の長い第１表示
期間ｆ1 に割り当てて表示され、下位データＬ1 ，Ｌ2
，…は、表示時間の短い第２表示期間ｆ2 に割り当て
て表示される。したがって、第１実施形態と同様に、こ
れらの第１表示期間ｆ1 及び第２表示期間ｆ2 からなる
１フレームには、平均して、２n*m ＝２2*m 階調 の表
示を行うことが可能になる。
画素１４に対しては、ｍビット単位でデジタルアナログ
変換された２m 階調のアナログ信号が、２回に亘って各
表示時間の割合で順次表示されることになる。この際、
上位データＨ1 ，Ｈ2 ，…は、表示時間の長い第１表示
期間ｆ1 に割り当てて表示され、下位データＬ1 ，Ｌ2
，…は、表示時間の短い第２表示期間ｆ2 に割り当て
て表示される。したがって、第１実施形態と同様に、こ
れらの第１表示期間ｆ1 及び第２表示期間ｆ2 からなる
１フレームには、平均して、２n*m ＝２2*m 階調 の表
示を行うことが可能になる。
【００５２】以上のように、この表示装置においても、
ｍビット相当のアナログ信号を出力する水平駆動回路１
２’を備えながら、ｎ×ｍビット相当の階調表示を行う
ことができるのである。したがって、第１実施形態と同
様に、水平駆動回路１２’の専有面積の拡大を抑えなが
らも、多階調化を図ることが可能になる。
ｍビット相当のアナログ信号を出力する水平駆動回路１
２’を備えながら、ｎ×ｍビット相当の階調表示を行う
ことができるのである。したがって、第１実施形態と同
様に、水平駆動回路１２’の専有面積の拡大を抑えなが
らも、多階調化を図ることが可能になる。
【００５３】また、この表示装置の水平駆動回路１２’
においては、サンプリングラッチ１２ａ’がｎ×ｍビッ
ト×水平画素数分のラッチ部を有していることから、第
１実施形態の表示装置と比較して表示データのサンプリ
ング速度が１／ｎで良いという利点がある。
においては、サンプリングラッチ１２ａ’がｎ×ｍビッ
ト×水平画素数分のラッチ部を有していることから、第
１実施形態の表示装置と比較して表示データのサンプリ
ング速度が１／ｎで良いという利点がある。
【００５４】また、第１実施形態及び第２実施形態で説
明した垂直駆動回路１３には、ダミーＤ−ＦＦ１３ｂの
Ｄ入力端子とＱ出力端子とをショートさせてダミーＤ−
ＦＦ１３ｂをパスするスキップモードや、ダミーＤ−Ｆ
Ｆ１３ｂの転送時間を短縮するクイック転送機能を選択
的に持たせるようにすることもできる。この場合には、
垂直駆動回路１３に与えられるＶＳＴの回数を１フレー
ムに対し１回またはｎ回の何方か選択できるようにす
る。このような垂直駆動手段１３は、１画素に対して１
フレームに１回の選択信号を与える機能を併せ持つこと
になる。そして、この機能を選択した場合には、通常の
表示、すなわち、１画素に対してｍビットの表示データ
をデジタルアナログ変換した２m のアナログ信号を１フ
レームの期間表示させることになる。このため、必要に
応じて階調数を変化させることができ、消費電力の削減
を図ることが可能になる。
明した垂直駆動回路１３には、ダミーＤ−ＦＦ１３ｂの
Ｄ入力端子とＱ出力端子とをショートさせてダミーＤ−
ＦＦ１３ｂをパスするスキップモードや、ダミーＤ−Ｆ
Ｆ１３ｂの転送時間を短縮するクイック転送機能を選択
的に持たせるようにすることもできる。この場合には、
垂直駆動回路１３に与えられるＶＳＴの回数を１フレー
ムに対し１回またはｎ回の何方か選択できるようにす
る。このような垂直駆動手段１３は、１画素に対して１
フレームに１回の選択信号を与える機能を併せ持つこと
になる。そして、この機能を選択した場合には、通常の
表示、すなわち、１画素に対してｍビットの表示データ
をデジタルアナログ変換した２m のアナログ信号を１フ
レームの期間表示させることになる。このため、必要に
応じて階調数を変化させることができ、消費電力の削減
を図ることが可能になる。
【００５５】尚、第１実施形態及び第２実施形態では、
１フレームの前半が表示時間の短い第２表示期間ｆ2 に
なり、後半が表示時間の長い第１表示期間ｆ1 となる場
合を示した。しかし、１フレームにおける表示期間の配
置状態は、アナログ信号が上位側から順に表示時間の長
い表示期間に割り当てて表示されれるように、コラム線
への表示データの入力順と共に適宜変更可能である。
１フレームの前半が表示時間の短い第２表示期間ｆ2 に
なり、後半が表示時間の長い第１表示期間ｆ1 となる場
合を示した。しかし、１フレームにおける表示期間の配
置状態は、アナログ信号が上位側から順に表示時間の長
い表示期間に割り当てて表示されれるように、コラム線
への表示データの入力順と共に適宜変更可能である。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
ｎ×ｍビットの表示データをｎ分割して順次ｍビット単
位でアナログ信号に変換し、変換したアナログ信号を上
位側から順に２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m
の割合の表示時間に割り当てて１つの画素に表示させる
ことで、各画素においては全表示時間を平均して２n*m
階調の表示を行うことができる。このため、デジタルア
ナログ変換器の対応ビット数をｍビットからｎ×ｍビッ
トに増加させることなく、２n*m 階調の表示を行うこと
が可能になり、装置コスト及び水平駆動手段の専有面積
を低く抑えながらも表示装置の多階調化を図ることが可
能になる。また、表示領域と同一の基板上に水平駆動手
段等の周辺回路が搭載されている表示装置においては、
これらの周辺回路が形成される額縁の増加を抑えた状態
で、多階調化を図ることが可能になる。
ｎ×ｍビットの表示データをｎ分割して順次ｍビット単
位でアナログ信号に変換し、変換したアナログ信号を上
位側から順に２(n-1)*m ：２(n-2)*m ：…：２(n-n)*m
の割合の表示時間に割り当てて１つの画素に表示させる
ことで、各画素においては全表示時間を平均して２n*m
階調の表示を行うことができる。このため、デジタルア
ナログ変換器の対応ビット数をｍビットからｎ×ｍビッ
トに増加させることなく、２n*m 階調の表示を行うこと
が可能になり、装置コスト及び水平駆動手段の専有面積
を低く抑えながらも表示装置の多階調化を図ることが可
能になる。また、表示領域と同一の基板上に水平駆動手
段等の周辺回路が搭載されている表示装置においては、
これらの周辺回路が形成される額縁の増加を抑えた状態
で、多階調化を図ることが可能になる。
【図１】本発明の第１実施形態に係るアクティブマトリ
クス方式の表示装置の構成図である。
クス方式の表示装置の構成図である。
【図２】第１実施形態の表示装置の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図３】第１実施形態の表示装置の垂直駆動回路の構成
図である。
図である。
【図４】本発明の第２実施形態に係るアクティブマトリ
クス方式の表示装置の構成図である。
クス方式の表示装置の構成図である。
【図５】第２実施形態の表示装置の水平駆動回路におけ
るデータ処理を説明する概念図である。
るデータ処理を説明する概念図である。
【図６】従来のアクティブマトリクス方式の表示装置の
構成図である。
構成図である。
１０，１０’…データソース、１１…表示領域、１２，
１２’…水平駆動回路、１２ａ，１２ａ’…サンプリン
グラッチ、１２ｂ，１２ｂ’…ラインメモリ、１２ｃ…
ＤＡＣ（デジタルアナログ変換器）、１２ｄ…セレクタ
回路、１３…垂直駆動回路、１４…画素、ｆ1 …第１表
示期間、ｆ2 …第２表示期間
１２’…水平駆動回路、１２ａ，１２ａ’…サンプリン
グラッチ、１２ｂ，１２ｂ’…ラインメモリ、１２ｃ…
ＤＡＣ（デジタルアナログ変換器）、１２ｄ…セレクタ
回路、１３…垂直駆動回路、１４…画素、ｆ1 …第１表
示期間、ｆ2 …第２表示期間
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA43 NA55 NA57 NA58 NA59 NC24 NC26 NC34 ND49 NH18 5C006 AA16 AF42 AF44 AF83 BB16 BF04 BF05 BF06 BF24 FA41 FA51 FA56 5C080 AA06 AA10 BB05 DD22 DD27 EE29 FF11 GG08 JJ02 JJ04
Claims (17)
- 【請求項１】 複数の画素をマトリクス状に配列してな
る表示領域と、 １画素につきｎ×ｍビット（ｎ，ｍは２以上の整数）の
表示データを供給するデータソースと、 前記データソースから入力された表示データをｍビット
単位で２m 階調のアナログ信号に変換するデジタルアナ
ログ変換器を各水平画素毎に備え、当該各デジタルアナ
ログ変換器で変換されたｎ個を単位としたアナログ信号
をｎ回にわたって同一のコラム線に入力する水平駆動手
段と、 ｎ個を単位とした前記アナログ信号を２(n-1)*m ：２
(n-2)*m ：…：２(n-n)*m の各表示時間の割合で１つの
画素に順次表示させるための選択信号を、前記各画素に
与える垂直駆動手段とを備えたことを特徴とする表示装
置。 - 【請求項２】 請求項１記載の表示装置において、 前記垂直駆動手段は、前記コラム線へのアナログ信号の
入力に同期させて、１画素に対して１フレームにｎ回の
選択信号を与えることを特徴とする表示装置。 - 【請求項３】 請求項２記載の表示装置において、 前記垂直駆動手段は、１画素に対して１フレームに１回
の選択信号を与える機能を併せ持つことを特徴とする表
示装置。 - 【請求項４】 請求項１記載の表示装置において、 前記データソースは、前記ｎ×ｍビットの表示データを
水平ライン毎にｍビット単位にｎ分割し、分割したｍビ
ット単位の表示データを並び替えて前記水平駆動手段に
供給することを特徴とする表示装置。 - 【請求項５】 請求項１記載の表示装置において、 前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラ
ッチ部を有するサンプリングラッチと、ｎ×ｍビット×
水平画素数×β（βはｎに応じて変化する数）分の格納
部を有し当該サンプリングラッチにラッチされた表示デ
ータを格納するラインメモリと、当該ラインメモリに格
納された表示データを各水平画素毎にｍビット単位で選
択して前記各デジタルアナログ変換器に順次入力するセ
レクタ回路とを有することを特徴とする表示装置。 - 【請求項６】 請求項１記載の表示装置において、 前記画素は、液晶素子からなることを特徴とする表示装
置。 - 【請求項７】 請求項６記載の表示装置において、 前記垂直駆動手段は、前記コラム線へのアナログ信号の
入力に同期させて、１画素に対して１フレームにｎ回の
選択信号を与えることを特徴とする表示装置。 - 【請求項８】 請求項７記載の表示装置において、 前記垂直駆動手段は、１画素に対して１フレームに１回
の選択信号を与える機能を併せ持つことを特徴とする表
示装置。 - 【請求項９】 請求項６記載の表示装置において、 前記データソースは、前記ｎ×ｍビットの表示データを
水平ライン毎にｍビット単位にｎ分割し、分割したｍビ
ット単位の表示データを並び替えて前記水平駆動手段に
供給することを特徴とする表示装置。 - 【請求項１０】 請求項６記載の表示装置において、 前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラ
ッチ部を有するサンプリングラッチと、ｎ×ｍビット×
水平画素数×β（βはｎに応じて変化する数）分の格納
部を有し当該サンプリングラッチにラッチされた表示デ
ータを格納するラインメモリと、当該ラインメモリに格
納された表示データを各水平画素毎にｍビット単位で選
択して前記各デジタルアナログ変換器に順次入力するセ
レクタ回路とを有することを特徴とする表示装置。 - 【請求項１１】 請求項１記載の表示装置において、 前記画素は、エレクトロルミネッセンス素子からなるこ
とを特徴とする表示装置。 - 【請求項１２】 請求項１１記載の表示装置において、 前記垂直駆動手段は、前記コラム線へのアナログ信号の
入力に同期させて、１画素に対して１フレームにｎ回の
選択信号を与えることを特徴とする表示装置。 - 【請求項１３】 請求項１２記載の表示装置において、 前記垂直駆動手段は、１画素に対して１フレームに１回
の選択信号を与える機能を併せ持つことを特徴とする表
示装置。 - 【請求項１４】 請求項１１記載の表示装置において、 前記データソースは、前記ｎ×ｍビットの表示データを
水平ライン毎にｍビット単位にｎ分割し、分割したｍビ
ット単位の表示データを並び替えて前記水平駆動手段に
供給することを特徴とする表示装置。 - 【請求項１５】 請求項１１記載の表示装置において、 前記水平駆動手段は、ｎ×ｍビット×水平画素数分のラ
ッチ部を有するサンプリングラッチと、ｎ×ｍビット×
水平画素数×β（βはｎに応じて変化する数）分の格納
部を有し当該サンプリングラッチにラッチされた表示デ
ータを格納するラインメモリと、当該ラインメモリに格
納された表示データを各水平画素毎にｍビット単位で選
択して前記各デジタルアナログ変換器に順次入力するセ
レクタ回路とを有することを特徴とする表示装置。 - 【請求項１６】 ｍビット単位の表示データを２m 階調
のアナログ信号に変換するデジタルアナログ変換器と、
当該デジタルアナログ変換器で変換されたアナログ信号
を表示する画素とを備えた表示装置の駆動方法であっ
て、 １画素につきｎ×ｍビット（ｎ，ｍは２以上の整数）の
表示データをｎ分割してｍビット単位とし、 前記デジタルアナログ変換器によって、前記ｍビット単
位にｎ分割されたｎ個の表示データを、２m 階調のアナ
ログ信号にそれぞれ変換し、 ｎ個を単位とした前記アナログ信号を上位側から順に２
(n-1)*m ：２(n-2)*m：…：２(n-n)*m の各表示時間の
割合で１つの画素に順次表示させることを特徴とする表
示装置の駆動方法。 - 【請求項１７】 請求項１６記載の駆動方法において、 前記ｎ個の表示データは、前記デジタルアナログ変換器
から時系列にしたがってｎ回出力され、１画素に対して
１フレームの表示時間を２(n-1)*m ：２(n-2)*m ：…：
２(n-n)*m に分割した前記第１〜第ｎ表示期間に順次表
示されることを特徴とする表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14931499A JP4345135B2 (ja) | 1999-05-28 | 1999-05-28 | 表示装置及びその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14931499A JP4345135B2 (ja) | 1999-05-28 | 1999-05-28 | 表示装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000338921A true JP2000338921A (ja) | 2000-12-08 |
| JP4345135B2 JP4345135B2 (ja) | 2009-10-14 |
Family
ID=15472425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14931499A Expired - Fee Related JP4345135B2 (ja) | 1999-05-28 | 1999-05-28 | 表示装置及びその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4345135B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411557B1 (ko) * | 2001-01-15 | 2003-12-18 | 가부시키가이샤 히타치세이사쿠쇼 | 화상 표시 장치 |
| KR100444917B1 (ko) * | 2001-03-30 | 2004-08-23 | 가부시키가이샤 히타치세이사쿠쇼 | 화상 표시 장치 |
| US6943767B2 (en) * | 2002-12-12 | 2005-09-13 | International Business Machines Corporation | Image display device and method of supplying writing electric potential to an image display device |
| WO2016123956A1 (zh) * | 2015-02-05 | 2016-08-11 | 京东方科技集团股份有限公司 | 信号转换装置及方法、信号生成系统和显示设备 |
| KR101773971B1 (ko) * | 2011-02-15 | 2017-09-05 | 엘지디스플레이 주식회사 | 터치 감지 장치와 그 데이터 전송 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106683577B (zh) * | 2016-11-21 | 2021-11-16 | 深圳市洲明科技股份有限公司 | 一种灯条及超长灯条屏 |
-
1999
- 1999-05-28 JP JP14931499A patent/JP4345135B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100411557B1 (ko) * | 2001-01-15 | 2003-12-18 | 가부시키가이샤 히타치세이사쿠쇼 | 화상 표시 장치 |
| KR100444917B1 (ko) * | 2001-03-30 | 2004-08-23 | 가부시키가이샤 히타치세이사쿠쇼 | 화상 표시 장치 |
| US6943767B2 (en) * | 2002-12-12 | 2005-09-13 | International Business Machines Corporation | Image display device and method of supplying writing electric potential to an image display device |
| KR101773971B1 (ko) * | 2011-02-15 | 2017-09-05 | 엘지디스플레이 주식회사 | 터치 감지 장치와 그 데이터 전송 방법 |
| WO2016123956A1 (zh) * | 2015-02-05 | 2016-08-11 | 京东方科技集团股份有限公司 | 信号转换装置及方法、信号生成系统和显示设备 |
| US9715857B2 (en) | 2015-02-05 | 2017-07-25 | Boe Technology Group Co., Ltd. | Signal conversion device and method, signal generating system and display apparatus |
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