WO2018198955A1 - ソースドライバ、パネル駆動装置、表示装置、及び、車両 - Google Patents

ソースドライバ、パネル駆動装置、表示装置、及び、車両 Download PDF

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latch
signal
data signal
source driver
bit
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恭輝 山本
康隆 草尾
シェリル アン ダヤオ ホソン
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ローム株式会社
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    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Definitions

  • the invention disclosed in this specification relates to a source driver.
  • Patent Document 1 can be cited as an example of the related art related to the above.
  • EMI peak exists at the timing when source output values of a plurality of columns change at the same time.
  • the liquid crystal display panel is becoming higher in definition, and the peak of EMI is more noticeably generated with the increase in the number of source outputs in the driver IC.
  • the invention disclosed in the present specification is a panel drive device capable of suppressing the peak of EMI while supporting high definition of the display panel, And it aims at providing the source driver used for this.
  • the source driver disclosed in the present specification includes a first latch that outputs a first multi-bit data signal, and a second data signal by latching the first data signal in units of bits.
  • a first latch that outputs a signal
  • a DAC digital-to-analog converter
  • an amplifier that receives the analog signal and outputs a source signal (first It is said that.
  • the second latch latches the first data signal by one bit for each clock during at least a part of the latch operation period (second configuration). It is good to.
  • the second latch latches the first data signal by one bit for each of a plurality of clocks in at least a part of a latch operation period (third (Configuration).
  • the second latch latches the first data signal by a plurality of bits every clock during at least a part of the latch operation period ( The fourth configuration may be used.
  • the second latch latches the first data signal by a plurality of bits every a plurality of clocks in at least a part of a latch operation period ( The fifth configuration is preferable.
  • the second latch receives the first data signal from the most significant bit to the least significant bit or from the least significant bit to the most significant bit.
  • a configuration (sixth configuration) for sequentially latching up to bits is preferable.
  • the second latch may simultaneously latch the unlatched most significant bit and the least significant bit among the respective bits of the first data signal (first configuration). 7).
  • the second latch has a configuration (eighth configuration) in which the number of simultaneous latches is increased as the lower one of the bits of the first data signal. Good.
  • the second latch may have a configuration (9th configuration) in which the setting of the latch operation is different between adjacent columns.
  • the second latch may have a configuration (tenth configuration) in which the setting of the latch operation is switched every predetermined period.
  • the plurality of columns of the second latches may be configured to start the latch operation all at once (the eleventh configuration).
  • the plurality of columns of the second latches are divided into a plurality of groups, and the latch operation is started at different timings for each group ( A twelfth configuration is preferable.
  • the latch operation period of each set may be configured such that a part thereof overlaps between the previous and subsequent sets (13th configuration).
  • the panel driving device disclosed in this specification includes an interface that receives input of image data and control commands, a timing controller that controls timing of each part of the device, and the first to second outputs a source signal.
  • a configuration (fourteenth configuration) is provided that includes a source driver having any of the 13 configurations, a gate driver that outputs a gate signal, and a command register that stores the control command.
  • a display device disclosed in the present specification includes a panel driving device having the fourteenth configuration, a display panel driven by the panel driving device, and image data and control commands to the panel driving device.
  • the configuration includes a host controller for sending (fifteenth configuration).
  • vehicle disclosed in the present specification is configured to include the display device having the fifteenth configuration (sixteenth configuration).
  • Block diagram showing the overall configuration of the display device The figure which shows the 1st basic operation (simultaneous latch operation) of a source driver The figure which shows the output waveform of the source signal in the 1st comparative example (1 clock all bits, 00h-> FFh) The figure which shows the output waveform of the source signal in the 2nd comparative example (all bits of 1 clock, FFh-> 00h) Block diagram showing the main configuration of the source driver The figure which shows the gradation value of the 2nd data signal in 1st Example (1 clock 1 bit (MSB-> LSB), 00h-> FFh).
  • FIG. 1 is a block diagram showing the overall configuration of the display device.
  • the display device 1 of this configuration example includes a panel drive device 100, a display panel 200, and a host controller 300.
  • the display panel 200 is a video output unit using a liquid crystal element, an organic EL [electro-luminescence] element, or the like as a pixel, and is driven by the panel driving device 100.
  • the host controller 300 is a main body that comprehensively controls the operation of the display device 1, and sends image data and control commands to the panel drive device 100, for example.
  • MPU micro processing unit
  • the panel driving device 100 is a semiconductor integrated circuit device (so-called driver IC) formed by integrating an interface 110, a timing controller 120, a source driver 130, a gate driver 140, a command register 150, and the like.
  • driver IC semiconductor integrated circuit device
  • the interface 110 is a front end for performing serial communication with the host controller 300, and accepts input of image data, control commands, and the like, for example.
  • the timing controller 120 performs various data processing (such as image data rearrangement processing) based on the control command stored in the command register 150, and performs various timing control (horizontal synchronization control of the source driver 130 and gate driver). 140 vertical synchronization control, etc.).
  • the source driver 130 outputs N columns (where N ⁇ 2) source signals S (1) to S (N) based on the image data, the horizontal synchronization signal, and the clock signal input from the timing controller 120.
  • N ⁇ 2 source signals S (1) to S (N) based on the image data, the horizontal synchronization signal, and the clock signal input from the timing controller 120.
  • the source signals S (1) to S (N) are active elements connected to the liquid crystal elements in each column (for example, TFT [thin film transistor] ]) Source terminal.
  • the gate driver 140 outputs gate signals G (1) to G (M) of M rows (M ⁇ 2) based on the vertical synchronization signal input from the timing controller 120.
  • the gate signals G (1) to G (M) are respectively applied to the gate terminals of the active elements (for example, TFTs) connected to the liquid crystal elements in each row. Supplied.
  • the command register 150 stores a control command input from the host controller 300 via the interface 110.
  • the panel drive device 100 is integrated with a DC / DC converter, a charge pump, a common voltage generator, a gamma voltage generator, and the like (all not shown). ing. However, since it is sufficient to apply a known technique to these circuit blocks, a detailed description is omitted.
  • the source driver 130 will be described in detail with reference to FIG.
  • the second latch 132 (*) latches the x-bit first data signal D1 (*), thereby outputting the x-bit second data signal D2 (*).
  • the DAC 133 (*) converts the x-bit second data signal D2 (*) into an analog signal A (*) having 2 x gradations (for example, 256 gradations).
  • the amplifier 134 (*) receives the analog signal A (*) and outputs the source signal S (*).
  • FIG. 2 is a timing chart showing the first basic operation (simultaneous latch operation) of the source driver 130, and in order from the top, the horizontal synchronization signal HS, the first clock signals CLK1 (1) to CLK1 (N), and the first latch. Stored data, data enable signal DE, and second clock signal CLK2 are depicted.
  • the horizontal synchronization signal HS is a signal for designating one horizontal period.
  • the first clock signals CLK1 (1) to CLK1 (N) are signals for sequentially specifying the latch timings of the first latches 131 (1) to 131 (N), respectively.
  • the data enable signal DE is a signal indicating that all the image data within one horizontal period is stored in the first latches 131 (1) to 131 (N).
  • the second clock signal CLK2 is a signal for collectively specifying the latch timings of the second latches 132 (1) to 132 (N).
  • the image data transferred from the host controller 300 within one horizontal period is sequentially transferred to the first latches 131 (1) to 131 (N) through the rearrangement process in the timing controller 120. Stored. Then, after all the image data within one horizontal period is stored in the first latches 131 (1) to 131 (N), the stored data is transferred to the second latches 132 (1) to 132 (N).
  • the first latches 131 (1) to 131 (N) are in an input standby state for image data in the next horizontal period.
  • the gradation values of the second data signals D2 (1) to D2 (N) stored in the second latches 132 (1) to 132 (N) in the previous horizontal period are all “00h” (all bits “0 (L)")
  • the gradation values of the first data signals D1 (1) to D1 (N) transferred from the first latches 131 (1) to 132 (N) in the next horizontal period are When all are “FFh” (all bits “1 (H)”)
  • the gradation values of the second data signals D2 (1) to D2 (N) are all simultaneously changed from “00h” to “FFh”. Change.
  • the tone values of the source signals S (1) to S (N) change all at once, resulting in a high EMI peak.
  • FIG. 3 is a diagram showing a first comparative example of the latch operation by the second latch 132 (*). Specifically, when the second data signal D2 (*) is rewritten from “00h” to “FFh”, FIG. The output waveform of the source signal S (*) when the first data signal D1 (*) is latched simultaneously in synchronism with one clock of the second clock signal CLK2 is shown. As shown in the figure, in the latch operation of the first comparative example, the gradation value of the source signal S (*) rises steeply from “0d” to “255d”.
  • FIG. 4 is a diagram showing a second comparative example of the latch operation by the second latch 132 (*). Specifically, when the second data signal D2 (*) is rewritten from “FFh” to “00h”, FIG. The output waveform of the source signal S (*) when the first data signal D1 (*) is latched simultaneously in synchronism with one clock of the second clock signal CLK2 is shown. As shown in the figure, in the latch operation of the second comparative example, the gradation value of the source signal S (*) falls steeply from “255d” to “0d”.
  • the source signal S (*) steeply varies from the initial value to the final value in synchronization with one clock of the second clock signal CLK2. Therefore, when data transfer from the first latches 131 (1) to 131 (N) to the second latches 132 (1) to 132 (N) is performed all at once, the source signals S (1) to S (N) , The tone values of the EMI change all at once and sharply, so that the EMI peak becomes high.
  • the output capability of the amplifier 134 (*) is reduced and the slew rate of the source signal S (*) is reduced, the rising / falling of the source signal S (*) becomes gentle, so that the EMI peak can be reduced. Can also contribute.
  • the output adjustment range of the amplifier 134 (*) is not so large, it is difficult to change the slew rate of the source signal S (*) over a wide range.
  • FIG. 5 is a block diagram (corresponding to an enlarged view of a broken-line frame ⁇ in FIG. 1) showing a main configuration of the source driver 130.
  • the constituent elements in the first column first latch 131 (1), second latch 132 (1), DAC 133 (1), and amplifier 134 are shown. Although only (1)) is depicted, the components in the second column to the Nth column are the same as those in the first column. Therefore, redundant explanation is omitted.
  • the first latch 131 (1) can store 8 bits (Bit0 to Bit7) as the first data signal D1 (1).
  • the second latch 132 (1) can store 8 bits (Bit0 to Bit7) as the second data signal D2 (1), respectively.
  • FIGS. 6 and 7 are diagrams showing a first embodiment of the latching operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “00h” to “00h”. When rewriting to “FFh”, the first data signal D1 (*) is changed from the most significant bit (hereinafter referred to as MSB [most significant bit]) to the least significant bit (hereinafter referred to as MSB) for each clock of the second clock signal CLK2. , LSB [least significant bit]) is sequentially latched, the gradation value (binary, hexadecimal, decimal) of the second data signal D2 (*) and the source signal S (*) The output waveform is shown.
  • FIG. 7 depicts a state in which the second clock signal CLK2 is distributed for each bit (Bit7 to Bit0).
  • the gradation value of the second data signal D2 (*) is set to one clock of the second clock signal CLK2 with “00000000b (00h)” as an initial value.
  • “10000000b (80h)” ⁇ “11000000b (C0h)” ⁇ “11100000b (E0h)” ⁇ “11110000b (F0h)” ⁇ “11111000b (F8h)” ⁇ “11111100b (FCh)” ⁇ “11111110b (FEh) ” ⁇ “ 11111111b (FFh)
  • the gradation value of the source signal S (*) is“ 128d ” ⁇ “ 192d ” ⁇ “ 224d ”with“ 0d ”as an initial value.
  • ⁇ “240d” ⁇ “248d” ⁇ “252d” ⁇ “254d” ⁇ “255d”.
  • the latch timing is shifted for each bit.
  • the gradation value of the source signal S (*) can be changed stepwise (distributively), the slew rate of the source signal S (*) can be reduced, and eventually the EMI Peaks can be reduced.
  • the settling time T1 of the source signal S (*) can be set to about 8 cycles of the second clock signal CLK2. It is difficult to set such a settling time T1 by adjusting the output of the amplifier 134 (*).
  • FIGS. 8 and 9 are diagrams showing a second embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “00h” to “00h”. When the first data signal D1 (*) is sequentially latched from the LSB to the MSB bit by bit for each clock of the second clock signal CLK2, when rewriting to “FFh”, the second data signal D2 (*) The gradation value (binary, hexadecimal, decimal) and the output waveform of the source signal S (*) are shown. In FIG. 9, the state in which the second clock signal CLK2 is distributed for each bit (Bit7 to Bit0) is depicted.
  • the gradation value of the second data signal D2 (*) is set to one clock of the second clock signal CLK2 with “00000000b (00h)” as an initial value.
  • the gradation value of the source signal S (*) is" 1d " ⁇ " 3d " ⁇ " 7d " ⁇ " 0d "as an initial value.
  • the latch timing of the first data D1 (*) by the second latch 132 (*) is shifted bit by bit, as in the first embodiment.
  • the gradation value of the source signal S (*) can be changed stepwise (distributively), the slew rate of the source signal S (*) can be reduced, and eventually the EMI Peaks can be reduced.
  • the settling time T2 of the source signal S (*) can be set to about 8 cycles of the second clock signal CLK2 as in the first embodiment. It is difficult to set such a settling time T2 by adjusting the output of the amplifier 134 (*).
  • FIGS. 10 and 11 are diagrams showing a third embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “FFh” to “FFh”. When rewriting to “00h”, the second data signal D2 (*) in the case where the first data signal D1 (*) is sequentially latched from the LSB to the MSB bit by bit for each clock of the second clock signal CLK2. The gradation value (binary, hexadecimal, decimal) and the output waveform of the source signal S (*) are shown. In FIG. 11, a state in which the second clock signal CLK2 is distributed for each bit (Bit7 to Bit0) is depicted.
  • the gradation value of the second data signal D2 (*) is one clock of the second clock signal CLK2 with “11111111b (FFh)” as an initial value.
  • the gradation value of the source signal S (*) is“ 254d ” ⁇ “ 252d ” ⁇ “ 248d ”with“ 255d ”as an initial value.
  • the latch timing of the first data D1 (*) by the second latch 132 (*) is shifted bit by bit as in the first and second embodiments.
  • the gradation value of the source signal S (*) can be changed stepwise (distributively), the slew rate of the source signal S (*) can be reduced, and eventually the EMI Peaks can be reduced.
  • the settling time T3 of the source signal S (*) can be set to about 8 cycles of the second clock signal CLK2, as in the first and second embodiments. it can. It is difficult to set such a settling time T3 by adjusting the output of the amplifier 134 (*).
  • FIGS. 12 and 13 are diagrams showing a fourth embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “FFh” to “FFh”. When rewriting to "00h", the first data signal D1 (*) is sequentially latched bit by bit from the MSB to the LSB for each clock of the second clock signal CLK2. The output waveform of the tone value (binary, hexadecimal, decimal) and the source signal S (*) is shown. Note that FIG. 13 depicts a state in which the second clock signal CLK2 is distributed for each bit (Bit7 to Bit0).
  • the gradation value of the second data signal D2 (*) is one clock of the second clock signal CLK2 with “11111111b (FFh)” as an initial value. Every time, “01111111b (7Fh)” ⁇ “00111111b (3Fh)” ⁇ “00011111b (1Fh)” ⁇ “000011111b (0Fh)” ⁇ “00000111b (07h)” ⁇ “00000011b (03h)” ⁇ “00000001b (01h) ” ⁇ “ 00000000b (00h) ”, and accordingly, the gradation value of the source signal S (*) is“ 127d ” ⁇ “ 63d ” ⁇ “ 31d ” ⁇ “ 255d ”as an initial value. “15d” ⁇ “7d” ⁇ “3d” ⁇ “1d” ⁇ “0d”.
  • the latch timing of the first data D1 (*) by the second latch 132 (*) is shifted bit by bit, as in the first to third embodiments.
  • the gradation value of the source signal S (*) can be changed stepwise (distributively), the slew rate of the source signal S (*) can be reduced, and eventually the EMI Peaks can be reduced.
  • the settling time T4 of the source signal S (*) can be set to about eight cycles of the second clock signal CLK2, as in the first to third embodiments. it can. It is difficult to set such a settling time T4 by adjusting the output of the amplifier 134 (*).
  • FIGS. 14 and 15 are diagrams showing a fifth embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “00h” to “00h”. When rewriting to “FFh”, the level of the second data signal D2 (*) when the first data signal D1 (*) is sequentially latched bit by bit from the MSB to the LSB every two clocks of the second clock signal CLK2. The output waveform of the tone value (binary, hexadecimal, decimal) and the source signal S (*) is shown.
  • the gradation value of the second data signal D2 (*) is set to two clocks of the second clock signal CLK2 with “00000000b (00h)” as an initial value. Every time, “10000000b (80h)” ⁇ “11000000b (C0h)” ⁇ “11100000b (E0h)” ⁇ “11110000b (F0h)” ⁇ “11111000b (F8h)” ⁇ “11111100b (FCh)” ⁇ “11111110b (FEh) ” ⁇ “ 11111111b (FFh) ”, and accordingly, the gradation value of the source signal S (*) is“ 128d ” ⁇ “ 192d ” ⁇ “ 224d ”with“ 0d ”as an initial value. ⁇ “240d” ⁇ “248d” ⁇ “252d” ⁇ “254d” ⁇ “255d”.
  • the gradation value of the source signal S (*) can be changed more slowly than in the first embodiment (see FIGS. 6 and 7). it can. Therefore, when the settling time of the source signal S (*) has an allowance, the slew rate of the source signal S (*) can be further reduced by adopting the latch operation of the fifth embodiment, and the extension. In this case, the EMI peak can be further reduced.
  • FIGS. 16 and 17 are diagrams showing a sixth embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “00h” to “00h”. When rewriting to “FFh”, when the first data signal D1 (*) is sequentially latched bit by bit from LSB to MSB every two clocks of the second clock signal CLK2, the second data signal D2 (*) The output waveform of the tone value (binary, hexadecimal, decimal) and the source signal S (*) is shown.
  • the gradation value of the second data signal D2 (*) is set to two clocks of the second clock signal CLK2 with “00000000b (00h)” as an initial value. Every time, “00000001b (01h)” ⁇ “00000011b (03h)” ⁇ “00000111b (07h)” ⁇ “0000111111b (0Fh)” ⁇ “00011111b (1Fh)” ⁇ “001111111b (3Fh)” ⁇ “01111111b (7Fh) " ⁇ " 11111111b (FFh) ", and accordingly, the gradation value of the source signal S (*) is" 1d " ⁇ " 3d " ⁇ " 7d " ⁇ " 0d "as an initial value. “15d” ⁇ “31d” ⁇ “63d” ⁇ “127d” ⁇ “255d”.
  • the gradation value of the source signal S (*) can be changed more slowly than in the second embodiment (see FIGS. 8 and 9). it can. Therefore, when the settling time of the source signal S (*) has an allowance, the slew rate of the source signal S (*) can be further reduced by adopting the latch operation of the sixth embodiment, and the extension. In this case, the EMI peak can be further reduced.
  • the first data signal D1 (*) is latched bit by bit every time the second clock signal CLK2 is input by two clocks is taken as an example.
  • the first data signal D1 (*) is changed every time the second clock signal CLK2 is input three clocks (or more than a plurality of clocks). It may be configured to latch one bit at a time.
  • FIGS. 18 and 19 are diagrams showing a seventh embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “00h” to “00h”. When rewriting to “FFh”, the level of the second data signal D2 (*) in the case where the first data signal D1 (*) is sequentially latched from the MSB to the LSB by 2 bits every clock of the second clock signal CLK2. The output waveform of the tone value (binary, hexadecimal, decimal) and the source signal S (*) is shown.
  • the gradation value of the second data signal D2 (*) is one clock of the second clock signal CLK2 with “00000000b (00h)” as an initial value.
  • “11000000b (C0h)” ⁇ “11110000b (F0h)” ⁇ “11111100b (FCh)” ⁇ “11111111b (FFh)” changes, and accordingly, the gradation value of the source signal S (*) Changes from “192d” ⁇ “240d” ⁇ “252d” ⁇ “255d” with “0d” as an initial value.
  • the gradation value of the source signal S (*) can be changed more steeply than in the first embodiment (see FIGS. 6 and 7). it can. Accordingly, when the settling time of the source signal S (*) is not sufficient, the slew rate of the source signal S (*) can be lowered within the allowable range by employing the latch operation of the seventh embodiment. Therefore, it is possible to appropriately reduce the EMI peak.
  • FIGS. 20 and 21 are diagrams showing an eighth embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “00h” to “00h”. When rewriting to “FFh”, the level of the second data signal D2 (*) in the case where the first data signal D1 (*) is sequentially latched from the LSB to the MSB by 2 bits every clock of the second clock signal CLK2. The output waveform of the tone value (binary, hexadecimal, decimal) and the source signal S (*) is shown.
  • the gradation value of the second data signal D2 (*) is 2 clocks of the second clock signal CLK2 with “00000000b (00h)” as an initial value. Every time, “00000011b (03h)” ⁇ “000011111b (0Fh)” ⁇ “001111111b (3Fh)” ⁇ “11111111b (FFh)” changes, and accordingly, the gradation value of the source signal S (*) Changes from “3d” ⁇ “15d” ⁇ “63d” ⁇ “255d” with “0d” as an initial value.
  • the gradation value of the source signal S (*) can be changed more steeply than in the second embodiment (see FIGS. 8 and 9). it can. Therefore, when the settling time of the source signal S (*) is not sufficient, the slew rate of the source signal S (*) can be lowered within the allowable range by employing the latch operation of the eighth embodiment. Therefore, it is possible to appropriately reduce the EMI peak.
  • the first data signal D1 (*) is latched by two bits every time the second clock signal CLK2 is input by one clock is taken as an example.
  • the first data signal D1 (*) is converted into 3 bits (or more than one). It may be configured to latch bit by bit.
  • FIGS. 22 and 23 are diagrams showing a ninth embodiment of the latch operation by the second latch 132 (*). Specifically, the second data signal D2 (*) is changed from “00h” to “00h”. When rewriting to “FFh”, the unlatched most significant bit and the least significant bit of each bit of the first data signal D1 (*) are simultaneously latched by two bits every clock of the second clock signal CLK2. In this case, the gradation value (binary, hexadecimal, decimal) of the second data signal D2 (*) and the output waveform of the source signal S (*) are shown.
  • the gradation value of the second data signal D2 (*) is set to one clock of the second clock signal CLK2 with “00000000b (00h)” as an initial value.
  • “10000001b (81h)” ⁇ “11000011b (C3h)” ⁇ “11100111b (E7h)” ⁇ “11111111b (FFh)”
  • the gradation value of the source signal S (*) Changes from “129d” ⁇ “195d” ⁇ “231d” ⁇ “255d” with “0d” as an initial value.
  • the settling time T9 of the source signal S (*) can be set to about four cycles of the second clock signal CLK2 as in the previous seventh and eighth embodiments. it can. Therefore, even when the settling time of the source signal S (*) has no margin, the EMI peak can be appropriately reduced by reducing the slew rate of the source signal S (*) within the allowable range. It becomes.
  • FIGS. 24 and 25 are diagrams showing a tenth embodiment of the latch operation by the second latch 132 (*). More specifically, the second data signal D2 (*) is changed from “00h”. When rewriting to “FFh”, the upper 2 bits of the first data signal D1 (*) are latched by 1 bit for each clock of the second clock signal CLK2, while the first data signal D1 (*) For the lower 6 bits, the gradation value (binary, hexadecimal, decimal) of the second data signal D2 (*) and the output waveform of the source signal S (*) when latching 3 bits at a time It is shown.
  • the gradation value of the second data signal D2 (*) is set to one clock of the second clock signal CLK2 with “00000000b (00h)” as an initial value.
  • “10000000b (80h)” ⁇ “11000000b (C0h)” ⁇ “11111000b (F8h)” ⁇ “11111111b (FFh)” is changed, and accordingly, the gradation of the source signal S (*) The value changes from “128d” ⁇ “192d” ⁇ “248d” ⁇ “255d” with “0d” as an initial value.
  • the settling time T10 of the source signal S (*) can be set to about four cycles of the second clock signal CLK2, as in the previous seventh to ninth embodiments. it can. Therefore, even when the settling time of the source signal S (*) has no allowance, the EMI peak can be appropriately reduced by reducing the slew rate of the source signal S (*) within the allowable range. It becomes possible.
  • the various embodiments described so far can be arbitrarily combined within a range in which there is no contradiction in each operation.
  • the first half performs the latch operation (MSB ⁇ LSB) of the first embodiment, and the second half performs the second embodiment.
  • a latch operation (LSB ⁇ MSB) may be performed.
  • the latch operation period of the second latch 132 (*) is divided into three periods of a first period to a third period, and in the first period, the latch operation (1 clock 1 bit) of the first embodiment is performed, It is also possible to perform the latch operation (2 clocks 1 bit) of the fifth embodiment in the period and the latch operation (1 clock 2 bits) of the seventh embodiment in the third period.
  • the second latch 132 (*) latches the first data signal D1 (*) in units of bits and latches the second data signal. It only needs to be configured to output D2 (*), and it can be seen that the combination of bit transitions in the latch operation period may be freely determined.
  • the number of simultaneous latches is increased as the lower one of the bits of the first data signal D1 (*).
  • the configuration in which the number of simultaneous latches is increased as such is not consciously excluded from the scope of rights of the present invention.
  • FIG. 26 is a diagram showing an example of setting switching control of the latch operation by the second latch 132 (*).
  • the source output waveform by the latch operation of the fifth embodiment is set as A
  • the sixth embodiment Each source output waveform is depicted in a superimposed manner, with the source output waveform resulting from the latching operation of B being set B.
  • the setting of the latch operation by the second latch 132 (*) is different, the source output waveform is naturally different. Therefore, for example, for the second latches 132 (1) to 132 (N) in N columns, the setting A and the setting B are alternately used in adjacent columns, or every predetermined period (for example, a horizontal period or a vertical period). If the setting A and the setting B are alternately switched, the frequency component of EMI can be diffused, and the peak can be further reduced.
  • FIG. 27 is a timing chart showing the second basic operation (time-division latch operation) of the source driver 130.
  • the horizontal synchronization signal HS the first clock signals CLK1 (1) to CLK1 (N), the first The latch storage data, the data enable signal DE, and the second clock signals CLK2 (1) to CLK2 (K) are depicted.
  • the latch operations of the second latches 132 (1) to 132 (N) are started at the same time in synchronization with the second clock signal CLK2.
  • the N latches of the second latches 132 (1) to 132 (N) are divided into K groups (where K ⁇ 2).
  • the latch operation for each group is started at different timings.
  • the first column to the 120th column start the latch operation in synchronization with the second clock signal CLK2 (1), and the 121st column.
  • the latch operation starts in synchronization with the second clock signal CLK2 (2).
  • the subsequent columns and the (N-199) -th to N-th columns start the latch operation in synchronization with the second clock signal CLK2 (K).
  • each set of latch operation periods T (1) to T (1) to T (K) may be separated between the front and rear groups (see FIG. 28), or a part thereof may overlap between the front and rear groups (see FIG. 29).
  • the display device 1 described so far is particularly preferably applied to an in-vehicle display.
  • the in-vehicle display is provided on a dashboard in front of the driver's seat in the vehicle X, for example, as in-vehicle displays X1 to X3 shown in FIG.
  • the in-vehicle display X1 functions as an instrument panel (instrument panel: instrument panel assembled on a dashboard) for displaying a speedometer, a tachometer, and the like.
  • the in-vehicle display X2 displays a fuel meter, a fuel consumption meter, a shift position, and the like.
  • the in-vehicle display X3 has a navigation function for displaying the current position information of the vehicle, route information to the destination, and the like, and also has a back monitor function for displaying a captured image behind the vehicle.
  • the application target of the display device 1 is not limited to this, and can be applied to various applications (consumer equipment, in-vehicle equipment, industrial equipment, etc.).
  • the invention disclosed in this specification can be used for, for example, a driver IC for an in-vehicle display.
  • Display device 100 Panel drive device (driver IC) 110 Interface 120 Timing Controller 130 Source Driver 131 First Latch 132 Second Latch 133 DAC 134 Amplifier 140 Gate driver 150 Command register 200 Display panel 300 Host controller X Vehicle X1 to X3 In-vehicle display

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Abstract

ソースドライバ１３０は、多ビット（例えば８ビット）の第１データ信号Ｄ１（１）を出力する第１ラッチ１３１と、第１データ信号Ｄ１（１）をビット単位で複数回に分けてラッチすることにより第２データ信号Ｄ２（１）を出力する第２ラッチ１３２と、第２データ信号Ｄ２（１）をアナログ信号Ａ（１）に変換するＤＡＣ１３３と、アナログ信号Ａ（１）の入力を受けてソース信号Ｓ（１）を出力するアンプ１３４と、を有する。例えば、第２ラッチ１３２は、第１データ信号Ｄ１（１）を、１クロック毎に１ビットずつ、または、複数クロック毎に１ビットずつ、或いは、１クロック毎に複数ビットずつ、若しくは、複数クロック毎に複数ビットずつラッチする。

Description

[規則37.2に基づきISAが決定した発明の名称]　ソースドライバ、パネル駆動装置、表示装置、及び、車両
　本明細書中に開示されている発明は、ソースドライバに関する。
　近年、電子機器の高機能化、高速化、ないしは、高集積化に伴い、これに搭載されたＩＣ［integrated　circuit］やＬＳＩ［large-scale　integration］から放射される不要な電磁波（いわゆるＥＭＩ［electromagnetic　interference］）が問題となっている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００９－３００８６６号公報
　例えば、液晶表示パネルを駆動するドライバＩＣでは、複数列のソース出力値が一斉に変化するタイミングで、ＥＭＩのピークが存在すると考えられる。特に、最近では、液晶表示パネルの高精細化が進む一方であり、ドライバＩＣにおけるソース出力本数の増加に伴い、ＥＭＩのピークがより顕著に発生する状態となっている。
　このような状況の下、民生機器に搭載されるＬＳＩはもちろんのこと、特に、車載機器や産業機器に搭載されるＬＳＩに対しては、ＥＭＩに関する厳しい国際規格が存在し、その基準を満たしていないものは、機器への搭載が許されない。
　本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、表示パネルの高精細化に対応しつつＥＭＩのピークを抑えることのできるパネル駆動装置、及び、これに用いられるソースドライバを提供することを目的とする。
　本明細書中に開示されているソースドライバは、多ビットの第１データ信号を出力する第１ラッチと、前記第１データ信号をビット単位で複数回に分けてラッチすることにより第２データ信号を出力する第２ラッチと、前記第２データ信号をアナログ信号に変換するＤＡＣ［digital-to-analog　convertor］と、前記アナログ信号の入力を受けてソース信号を出力するアンプを有する構成（第１の構成）とされている。
　なお、上記第１の構成から成るソースドライバにおいて、前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を１クロック毎に１ビットずつラッチする構成（第２の構成）にするとよい。
　また、上記第１又は第２の構成から成るソースドライバにおいて、前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を複数クロック毎に１ビットずつラッチする構成（第３の構成）にするとよい。
　また、上記第１～第３いずれかの構成から成るソースドライバにおいて、前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を１クロック毎に複数ビットずつラッチする構成（第４の構成）にするとよい。
　また、上記第１～第４いずれかの構成から成るソースドライバにおいて、前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を複数クロック毎に複数ビットずつラッチする構成（第５の構成）にするとよい。
　また、上記第１～第５いずれかの構成から成るソースドライバにおいて、前記第２ラッチは、前記第１データ信号を、その最上位ビットから最下位ビットまで、若しくは、その最下位ビットから最上位ビットまで、順次ラッチする構成（第６の構成）にするとよい。
　また、上記第４又は第５の構成から成るソースドライバにおいて、前記第２ラッチは、前記第１データ信号の各ビットのうち、未ラッチの最上位ビットと最下位ビットを同時にラッチする構成（第７の構成）にするとよい。
　また、上記第４又は第５の構成から成るソースドライバにおいて、前記第２ラッチは、前記第１データ信号の各ビットのうち、下位のものほど同時ラッチ数を増やす構成（第８の構成）にするとよい。
　また、上記第１～第８いずれかの構成から成るソースドライバにおいて、前記第２ラッチは、隣り合う列同士でラッチ動作の設定が異なる構成（第９の構成）にするとよい。
　また、上記第１～第９いずれかの構成から成るソースドライバにおいて、前記第２ラッチは、ラッチ動作の設定が所定期間毎に切り替わる構成（第１０の構成）にするとよい。
　また、上記第１～第１０いずれかの構成から成るソースドライバにおいて、複数列の前記第２ラッチは、全列一斉にラッチ動作を開始する構成（第１１の構成）にするとよい。
　また、上記第１～第１０いずれかの構成から成るソースドライバにおいて、複数列の前記第２ラッチは、複数組に分けられており、各組毎にタイミングをずらしてラッチ動作を開始する構成（第１２の構成）にするとよい。
　また、上記第１２の構成から成るソースドライバにおいて、各組のラッチ動作期間は、前後の組同士でその一部が重複している構成（第１３の構成）にするとよい。
　また、本明細書中に開示されているパネル駆動装置は、画像データや制御コマンドの入力を受け付けるインタフェイスと、装置各部のタイミング制御を行うタイミングコントローラと、ソース信号を出力する上記第１～第１３いずれかの構成から成るソースドライバと、ゲート信号を出力するゲートドライバと、前記制御コマンドを格納するコマンドレジスタと、を有する構成（第１４の構成）とされている。
　また、本明細書中に開示されている表示装置は、上記第１４の構成から成るパネル駆動装置と、前記パネル駆動装置によって駆動される表示パネルと、前記パネル駆動装置に画像データや制御コマンドを送出するホストコントローラとを有する構成（第１５の構成）とされている。
　また、本明細書中に開示されている車両は、上記第１５の構成から成る表示装置を有する構成（第１６の構成）とされている。
　本明細書中に開示されている発明によれば、表示パネルの高精細化に対応しつつＥＭＩのピークを抑えることのできるパネル駆動装置、及び、これに用いられるソースドライバを提供することが可能となる。
表示装置の全体構成を示すブロック図 ソースドライバの第１基本動作（一斉ラッチ動作）を示す図 第１比較例（１クロック全ビット、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第２比較例（１クロック全ビット、ＦＦｈ→００ｈ）におけるソース信号の出力波形を示す図 ソースドライバの要部構成を示すブロック図 第１実施例（１クロック１ビット（ＭＳＢ→ＬＳＢ）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第１実施例（１クロック１ビット（ＭＳＢ→ＬＳＢ）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第２実施例（１クロック１ビット（ＬＳＢ→ＭＳＢ）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第２実施例（１クロック１ビット（ＬＳＢ→ＭＳＢ）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第３実施例（１クロック１ビット（ＬＳＢ→ＭＳＢ）、ＦＦｈ→００ｈ）における第２データ信号の階調値を示す図 第３実施例（１クロック１ビット（ＬＳＢ→ＭＳＢ）、ＦＦｈ→００ｈ）におけるソース信号の出力波形を示す図 第４実施例（１クロック１ビット（ＭＳＢ→ＬＳＢ）、ＦＦｈ→００ｈ）における第２データ信号の階調値を示す図 第４実施例（１クロック１ビット（ＭＳＢ→ＬＳＢ）、ＦＦｈ→００ｈ）におけるソース信号の出力波形を示す図 第５実施例（２クロック１ビット（ＭＳＢ→ＬＳＢ）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第５実施例（２クロック１ビット（ＭＳＢ→ＬＳＢ）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第６実施例（２クロック１ビット（ＬＳＢ→ＭＳＢ）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第６実施例（２クロック１ビット（ＬＳＢ→ＭＳＢ）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第７実施例（１クロック２ビット（ＭＳＢ→ＬＳＢ）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第７実施例（１クロック２ビット（ＭＳＢ→ＬＳＢ）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第８実施例（１クロック２ビット（ＬＳＢ→ＭＳＢ）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第８実施例（１クロック２ビット（ＬＳＢ→ＭＳＢ）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第９実施例（１クロック２ビット（０，７→１，６→２，５→３，４）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第９実施例（１クロック２ビット（０，７→１，６→２，５→３，４）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 第１０実施例（１クロック１ビットまたは１クロック３ビット（７→６→３，４，５→０，１，２）、００ｈ→ＦＦｈ）における第２データ信号の階調値を示す図 第１０実施例（１クロック１ビットまたは１クロック３ビット（７→６→３，４，５→０，１，２）、００ｈ→ＦＦｈ）におけるソース信号の出力波形を示す図 設定切替制御の一例を示す図 ソースドライバの第２基本動作（時分割ラッチ動作）を示す図 第１の時分割ラッチ動作を示す図 第２の時分割ラッチ動作を示す図 車載ディスプレイを備えた車両の要部構成を示す図
＜表示装置＞
　図１は、表示装置の全体構成を示すブロック図である。本構成例の表示装置１は、パネル駆動装置１００と、表示パネル２００と、ホストコントローラ３００と、を有する。
　パネル駆動装置１００は、ホストコントローラ３００から入力される画像データ（＝階調データ）や制御コマンドに基づいて表示パネル２００の駆動制御を行う。
　表示パネル２００は、液晶素子や有機ＥＬ［electro-luminescence］素子などを画素として用いた映像出力手段であり、パネル駆動装置１００により駆動される。
　ホストコントローラ３００は、表示装置１の動作を統括的に制御する主体であり、例えば、パネル駆動装置１００に画像データや制御コマンドを送出する。ホストコントローラ３００としては、ＭＰＵ［micro　processing　unit］などを好適に用いることができる。
＜パネル駆動装置＞
　引き続き、図１を参照しながら、パネル駆動装置１００について詳述する。パネル駆動装置１００は、インタフェイス１１０、タイミングコントローラ１２０、ソースドライバ１３０、ゲートドライバ１４０、並びに、コマンドレジスタ１５０などを集積化して成る半導体集積回路装置（いわゆるドライバＩＣ）である。
　インタフェイス１１０は、ホストコントローラ３００との間でシリアル通信を行うためのフロントエンドであり、例えば、画像データや制御コマンドなどの入力を受け付ける。
　タイミングコントローラ１２０は、コマンドレジスタ１５０に格納された制御コマンドに基づいて、各種のデータ処理（画像データの並べ替え処理など）を行ったり、各種のタイミング制御（ソースドライバ１３０の水平同期制御やゲートドライバ１４０の垂直同期制御など）を行ったりする。
　ソースドライバ１３０は、タイミングコントローラ１２０から入力される画像データ、水平同期信号、並びに、クロック信号に基づいて、Ｎ列（ただしＮ≧２）のソース信号Ｓ（１）～Ｓ（Ｎ）を出力する。なお、表示パネル２００がアクティブマトリクス型の液晶表示パネルである場合、ソース信号Ｓ（１）～Ｓ（Ｎ）は、それぞれ、各列の液晶素子に接続されたアクティブ素子（例えばＴＦＴ［thin　film　transistor］）のソース端子に供給される。
　ゲートドライバ１４０は、タイミングコントローラ１２０から入力される垂直同期信号に基づいて、Ｍ行（ただしＭ≧２）のゲート信号Ｇ（１）～Ｇ（Ｍ）を出力する。なお、表示パネル２００がアクティブマトリクス型の液晶表示パネルである場合、ゲート信号Ｇ（１）～Ｇ（Ｍ）は、それぞれ、各行の液晶素子に接続されたアクティブ素子（例えばＴＦＴ）のゲート端子に供給される。
　コマンドレジスタ１５０は、ホストコントローラ３００からインタフェイス１１０を介して入力された制御コマンドを格納する。
　なお、パネル駆動装置１００には、上記した回路ブロック１１０～１５０以外にも、ＤＣ／ＤＣコンバータ、チャージポンプ、コモン電圧生成部、及び、ガンマ電圧生成部など（いずれも不図示）が集積化されている。ただし、これらの回路ブロックについては、周知の技術を適用すれば足りるので、詳細な説明を割愛する。
＜ソースドライバ（基本構成）＞
　引き続き、図１を参照しながら、ソースドライバ１３０について詳述する。本構成例のソースドライバ１３０は、第１ラッチ１３１（＊）と、第２ラッチ１３２（＊）と、ＤＡＣ１３３（＊）と、アンプ１３４（＊）と、を含む（ただし＊＝１、２、…、Ｎであり、図中では各ブロックの左上部に付記、以下も同様）。
　第１ラッチ１３１（＊）は、タイミングコントローラ１２０を介して入力されるｘビット（例えばｘ＝８）の画像データＤ０（＊）をラッチすることにより、ｘビットの第１データ信号Ｄ１（＊）を出力する。
　第２ラッチ１３２（＊）は、ｘビットの第１データ信号Ｄ１（＊）をラッチすることにより、ｘビットの第２データ信号Ｄ２（＊）を出力する。
　ＤＡＣ１３３（＊）は、ｘビットの第２データ信号Ｄ２（＊）を２ｘ階調（例えば２５６階調）のアナログ信号Ａ（＊）に変換する。
　アンプ１３４（＊）は、アナログ信号Ａ（＊）の入力を受けてソース信号Ｓ（＊）を出力する。
＜ソースドライバ（第１基本動作）＞
　図２は、ソースドライバ１３０の第１基本動作（一斉ラッチ動作）を示すタイミングチャートであり、上から順に、水平同期信号ＨＳ、第１クロック信号ＣＬＫ１（１）～ＣＬＫ１（Ｎ）、第１ラッチ格納データ、データイネーブル信号ＤＥ、及び、第２クロック信号ＣＬＫ２が描写されている。
　水平同期信号ＨＳは、１水平期間を指定するための信号である。第１クロック信号ＣＬＫ１（１）～ＣＬＫ１（Ｎ）は、それぞれ、第１ラッチ１３１（１）～１３１（Ｎ）のラッチタイミングを順次指定するための信号である。データイネーブル信号ＤＥは、第１ラッチ１３１（１）～１３１（Ｎ）に１水平期間内の画像データが全て格納されたことを示す信号である。第２クロック信号ＣＬＫ２は、第２ラッチ１３２（１）～１３２（Ｎ）のラッチタイミングを一括指定するための信号である。
　本図で示したように、１水平期間内にホストコントローラ３００から転送された画像データは、タイミングコントローラ１２０での並べ替え処理などを経て、第１ラッチ１３１（１）～１３１（Ｎ）に順次格納される。そして、１水平期間内の画像データが全て第１ラッチ１３１（１）～１３１（Ｎ）に格納された後、その格納データが第２ラッチ１３２（１）～１３２（Ｎ）へと移されて、第１ラッチ１３１（１）～１３１（Ｎ）は、次の水平期間における画像データの入力待機状態となる。
　このとき、第１ラッチ１３１（１）～１３１（Ｎ）から第２ラッチ１３２（１）～１３２（Ｎ）へのデータ転送は、第２クロック信号ＣＬＫ２に同期して、Ｎ列全てで一斉に実施される。そのため、画像データによっては、第２データ信号Ｄ２（１）～Ｄ２（Ｎ）全ての階調値が一斉に変化することになる。
　例えば、１つ前の水平期間に第２ラッチ１３２（１）～１３２（Ｎ）で格納された第２データ信号Ｄ２（１）～Ｄ２（Ｎ）の階調値が全て「００ｈ」（全ビット”０（Ｌ）”）であり、次の水平期間に第１ラッチ１３１（１）～１３２（Ｎ）から転送されてくる第１データ信号Ｄ１（１）～Ｄ１（Ｎ）の階調値が全て「ＦＦｈ」（全ビット”１（Ｈ）”）である場合、第２データ信号Ｄ２（１）～Ｄ２（Ｎ）の階調値は、いずれも「００ｈ」から「ＦＦｈ」へと一斉に変化する。
　そのため、何らかの対策を講じない限り、ソース信号Ｓ（１）～Ｓ（Ｎ）の階調値が一斉に変化するので、ＥＭＩのピークが高くなってしまう。
　以下では、第２ラッチ１３２（１）～１３２（Ｎ）によるラッチ動作に着目し、ＥＭＩのピークが生じる原因とその解決策について説明する。
＜比較例（＝従前のラッチ動作に相当）＞
　図３は、第２ラッチ１３２（＊）によるラッチ動作の第１比較例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロックに同期して第１データ信号Ｄ１（＊）を全ビット同時にラッチした場合におけるソース信号Ｓ（＊）の出力波形が示されている。本図で示したように、第１比較例のラッチ動作では、ソース信号Ｓ（＊）の階調値が「０ｄ」から「２５５ｄ」まで急峻に立ち上がる。
　図４は、第２ラッチ１３２（＊）によるラッチ動作の第２比較例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「ＦＦｈ」から「００ｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロックに同期して第１データ信号Ｄ１（＊）を全ビット同時にラッチした場合におけるソース信号Ｓ（＊）の出力波形が示されている。本図で示したように、第２比較例のラッチ動作では、ソース信号Ｓ（＊）の階調値が「２５５ｄ」から「０ｄ」まで急峻に立ち下がる。
　このように、第１比較例ないし第２比較例のラッチ動作では、第２クロック信号ＣＬＫ２の１クロックに同期してソース信号Ｓ（＊）が初期値から最終値まで急峻に変動する。そのため、第１ラッチ１３１（１）～１３１（Ｎ）から第２ラッチ１３２（１）～１３２（Ｎ）へのデータ転送を全列一斉に実施すると、ソース信号Ｓ（１）～Ｓ（Ｎ）の階調値が一斉かつ急峻に変化するので、ＥＭＩのピークが高くなってしまう。
　なお、アンプ１３４（＊）の出力能力を落として、ソース信号Ｓ（＊）のスルーレートを引き下げれば、ソース信号Ｓ（＊）の立上り／立下りが緩やかになるので、ＥＭＩのピーク低減にも寄与し得る。しかしながら、アンプ１３４（＊）の出力調整幅は、さほど大きくないので、ソース信号Ｓ（＊）のスルーレートを広範囲に変化させることは難しい。
　次に、ＥＭＩのピークを低減するために、第２ラッチ１３２（１）～１３２（Ｎ）で採用されている新規なラッチ動作について詳細に説明する。
＜ソースドライバ（要部構成）＞
　図５は、ソースドライバ１３０の要部構成を示すブロック図（＝図１の破線枠αの拡大図に相当）である。なお、本図では、ソースドライバ１３０を形成する構成要素のうち、第１列目の構成要素（第１ラッチ１３１（１）、第２ラッチ１３２（１）、ＤＡＣ１３３（１）、及び、アンプ１３４（１））のみを描写したが、第２列目～第Ｎ列目の構成要素についても、第１列目のそれと同様である。そのため、重複した説明は割愛する。
　本図で示したように、第１ラッチ１３１（１）は、第１データ信号Ｄ１（１）として、８ビット（Ｂｉｔ０～Ｂｉｔ７）をそれぞれ格納することができる。同様に、第２ラッチ１３２（１）は、第２データ信号Ｄ２（１）として、８ビット（Ｂｉｔ０～Ｂｉｔ７）をそれぞれ格納することができる。
　ここで、従前のラッチ動作（先の第１比較例または第２比較例を参照）では、第１データ信号Ｄ１（１）の全ビットが同時にラッチされていた。一方、新規なラッチ動作では、第１データ信号Ｄ１（１）がビット単位で複数回に分けてラッチされる。以下では、このようなラッチ動作について、種々の実施例を挙げながら詳述する。
＜第１実施例＞
　図６と図７は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第１実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロック毎に第１データ信号Ｄ１（＊）を１ビットずつ、最上位ビット（以下、ＭＳＢ［most　significant　bit］と呼ぶ）から最下位ビット（以下、ＬＳＢ［least　significant　bit］と呼ぶ）まで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。なお、図７では、第２クロック信号ＣＬＫ２が各ビット毎（Ｂｉｔ７～Ｂｉｔ０）に分配された様子が描写されている。
　各図で示したように、第１実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の１クロック毎に、「１０００００００ｂ（８０ｈ）」→「１１００００００ｂ（Ｃ０ｈ）」→「１１１０００００ｂ（Ｅ０ｈ）」→「１１１１００００ｂ（Ｆ０ｈ）」→「１１１１１０００ｂ（Ｆ８ｈ）」→「１１１１１１００ｂ（ＦＣｈ）」→「１１１１１１１０ｂ（ＦＥｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴って、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「１２８ｄ」→「１９２ｄ」→「２２４ｄ」→「２４０ｄ」→「２４８ｄ」→「２５２ｄ」→「２５４ｄ」→「２５５ｄ」と変化していく。
　このように、第１実施例のラッチ動作では、従前のラッチ動作（先の第１比較例または第２比較例を参照）と異なり、第２ラッチ１３２（＊）による第１データＤ１（＊）のラッチタイミングがビット毎にずらされている。その結果、ソース信号Ｓ（＊）の階調値を段階的（分散的）に変化させることができるので、ソース信号Ｓ（＊）のスルーレートを引き下げることが可能となり、延いては、ＥＭＩのピークを低減することが可能となる。
　なお、第１実施例のラッチ動作では、ソース信号Ｓ（＊）のセトリング時間Ｔ１を第２クロック信号ＣＬＫ２の８周期程度に設定することができる。このようなセトリング時間Ｔ１をアンプ１３４（＊）の出力調整によって設定することは困難である。
＜第２実施例＞
　図８と図９は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第２実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロック毎に第１データ信号Ｄ１（＊）を１ビットずつ、ＬＳＢからＭＳＢまで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。なお、図９では、第２クロック信号ＣＬＫ２が各ビット毎（Ｂｉｔ７～Ｂｉｔ０）に分配された様子が描写されている。
　各図で示したように、第２実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の１クロック毎に、「０００００００１ｂ（０１ｈ）」→「００００００１１ｂ（０３ｈ）」→「０００００１１１ｂ（０７ｈ）」→「００００１１１１ｂ（０Ｆｈ）」→「０００１１１１１ｂ（１Ｆｈ）」→「００１１１１１１ｂ（３Ｆｈ）」→「０１１１１１１１ｂ（７Ｆｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴い、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「１ｄ」→「３ｄ」→「７ｄ」→「１５ｄ」→「３１ｄ」→「６３ｄ」→「１２７ｄ」→「２５５ｄ」と変化していく。
　このように、第２実施例のラッチ動作でも、先の第１実施例と同じく、第２ラッチ１３２（＊）による第１データＤ１（＊）のラッチタイミングがビット毎にずらされている。その結果、ソース信号Ｓ（＊）の階調値を段階的（分散的）に変化させることができるので、ソース信号Ｓ（＊）のスルーレートを引き下げることが可能となり、延いては、ＥＭＩのピークを低減することが可能となる。
　なお、第２実施例のラッチ動作では、先の第１実施例と同じく、ソース信号Ｓ（＊）のセトリング時間Ｔ２を第２クロック信号ＣＬＫ２の８周期程度に設定することができる。このようなセトリング時間Ｔ２をアンプ１３４（＊）の出力調整によって設定することは困難である。
＜第３実施例＞
　図１０と図１１は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第３実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「ＦＦｈ」から「００ｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロック毎に、第１データ信号Ｄ１（＊）を１ビットずつＬＳＢからＭＳＢまで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。なお、図１１では、第２クロック信号ＣＬＫ２が各ビット毎（Ｂｉｔ７～Ｂｉｔ０）に分配された様子が描写されている。
　各図で示したように、第３実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「１１１１１１１１ｂ（ＦＦｈ）」を初期値として、第２クロック信号ＣＬＫ２の１クロック毎に、「１１１１１１１０ｂ（ＦＥｈ）」→「１１１１１１００ｂ（ＦＣｈ）」→「１１１１１０００ｂ（Ｆ８ｈ）」→「１１１１００００ｂ（Ｆ０ｈ）」→「１１１０００００ｂ（Ｅ０ｈ）」→「１１００００００ｂ（Ｃ０ｈ）」→「１０００００００ｂ（８０ｈ）」→「００００００００ｂ（００ｈ）」と変化していき、これに伴って、ソース信号Ｓ（＊）の階調値は、「２５５ｄ」を初期値として、「２５４ｄ」→「２５２ｄ」→「２４８ｄ」→「２４０ｄ」→「２２４ｄ」→「１９２ｄ」→「１２８ｄ」→「０ｄ」と変化していく。
　このように、第３実施例のラッチ動作でも、先の第１実施例や第２実施例と同じく、第２ラッチ１３２（＊）による第１データＤ１（＊）のラッチタイミングがビット毎にずらされている。その結果、ソース信号Ｓ（＊）の階調値を段階的（分散的）に変化させることができるので、ソース信号Ｓ（＊）のスルーレートを引き下げることが可能となり、延いては、ＥＭＩのピークを低減することが可能となる。
　なお、第３実施例のラッチ動作では、先の第１実施例や第２実施例と同じく、ソース信号Ｓ（＊）のセトリング時間Ｔ３を第２クロック信号ＣＬＫ２の８周期程度に設定することができる。このようなセトリング時間Ｔ３をアンプ１３４（＊）の出力調整によって設定することは困難である。
＜第４実施例＞
　図１２及び図１３は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第４実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「ＦＦｈ」から「００ｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロック毎に第１データ信号Ｄ１（＊）を１ビットずつＭＳＢからＬＳＢまで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。なお、図１３では、第２クロック信号ＣＬＫ２が各ビット毎（Ｂｉｔ７～Ｂｉｔ０）に分配された様子が描写されている。
　各図で示したように、第４実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「１１１１１１１１ｂ（ＦＦｈ）」を初期値として、第２クロック信号ＣＬＫ２の１クロック毎に、「０１１１１１１１ｂ（７Ｆｈ）」→「００１１１１１１ｂ（３Ｆｈ）」→「０００１１１１１ｂ（１Ｆｈ）」→「００００１１１１ｂ（０Ｆｈ）」→「０００００１１１ｂ（０７ｈ）」→「００００００１１ｂ（０３ｈ）」→「０００００００１ｂ（０１ｈ）」→「００００００００ｂ（００ｈ）」と変化していき、これに伴い、ソース信号Ｓ（＊）の階調値は、「２５５ｄ」を初期値として、「１２７ｄ」→「６３ｄ」→「３１ｄ」→「１５ｄ」→「７ｄ」→「３ｄ」→「１ｄ」→「０ｄ」と変化していく。
　このように、第４実施例のラッチ動作でも、先の第１実施例～第３実施例と同じく、第２ラッチ１３２（＊）による第１データＤ１（＊）のラッチタイミングがビット毎にずらされている。その結果、ソース信号Ｓ（＊）の階調値を段階的（分散的）に変化させることができるので、ソース信号Ｓ（＊）のスルーレートを引き下げることが可能となり、延いては、ＥＭＩのピークを低減することが可能となる。
　なお、第４実施例のラッチ動作では、先の第１実施例～第３実施例と同じく、ソース信号Ｓ（＊）のセトリング時間Ｔ４を第２クロック信号ＣＬＫ２の８周期程度に設定することができる。このようなセトリング時間Ｔ４をアンプ１３４（＊）の出力調整によって設定することは困難である。
＜第５実施例＞
　図１４及び図１５は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第５実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の２クロック毎に第１データ信号Ｄ１（＊）を１ビットずつＭＳＢからＬＳＢまで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。
　各図で示したように、第５実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の２クロック毎に、「１０００００００ｂ（８０ｈ）」→「１１００００００ｂ（Ｃ０ｈ）」→「１１１０００００ｂ（Ｅ０ｈ）」→「１１１１００００ｂ（Ｆ０ｈ）」→「１１１１１０００ｂ（Ｆ８ｈ）」→「１１１１１１００ｂ（ＦＣｈ）」→「１１１１１１１０ｂ（ＦＥｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴って、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「１２８ｄ」→「１９２ｄ」→「２２４ｄ」→「２４０ｄ」→「２４８ｄ」→「２５２ｄ」→「２５４ｄ」→「２５５ｄ」と変化していく。
　このように、第５実施例のラッチ動作では、先の第１実施例（図６及び図７を参照）と比べて、ソース信号Ｓ（＊）の階調値をより緩やかに変化させることができる。従って、ソース信号Ｓ（＊）のセトリング時間に余裕がある場合には、第５実施例のラッチ動作を採用することにより、ソース信号Ｓ（＊）のスルーレートをさらに引き下げることが可能となり、延いては、ＥＭＩのピークを一層低減することが可能となる。
　なお、第５実施例のラッチ動作では、ソース信号Ｓ（＊）のセトリング時間Ｔ５を第２クロック信号ＣＬＫ２の１６周期程度（＝第１実施例のラッチ動作におけるセトリング時間Ｔ１の約２倍）に設定することができる。このようなセトリング時間Ｔ５をアンプ１３４（＊）の出力調整によって設定することは極めて困難である。
＜第６実施例＞
　図１６及び図１７は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第６実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の２クロック毎に第１データ信号Ｄ１（＊）を１ビットずつＬＳＢからＭＳＢまで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。
　各図で示したように、第６実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の２クロック毎に、「０００００００１ｂ（０１ｈ）」→「００００００１１ｂ（０３ｈ）」→「０００００１１１ｂ（０７ｈ）」→「００００１１１１ｂ（０Ｆｈ）」→「０００１１１１１ｂ（１Ｆｈ）」→「００１１１１１１ｂ（３Ｆｈ）」→「０１１１１１１１ｂ（７Ｆｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴い、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「１ｄ」→「３ｄ」→「７ｄ」→「１５ｄ」→「３１ｄ」→「６３ｄ」→「１２７ｄ」→「２５５ｄ」と変化していく。
　このように、第６実施例のラッチ動作では、先の第２実施例（図８及び図９を参照）と比べて、ソース信号Ｓ（＊）の階調値をより緩やかに変化させることができる。従って、ソース信号Ｓ（＊）のセトリング時間に余裕がある場合には、第６実施例のラッチ動作を採用することにより、ソース信号Ｓ（＊）のスルーレートをさらに引き下げることが可能となり、延いては、ＥＭＩのピークを一層低減することが可能となる。
　なお、第６実施例のラッチ動作では、先の第５実施例と同様、ソース信号Ｓ（＊）のセトリング時間Ｔ６を第２クロック信号ＣＬＫ２の１６周期程度（＝第２実施例のラッチ動作におけるセトリング時間Ｔ２の約２倍）に設定することができる。このようなセトリング時間Ｔ６をアンプ１３４（＊）の出力調整により設定することは極めて困難である。
　また、第５実施例ないし第６実施例のラッチ動作では、第２クロック信号ＣＬＫ２が２クロック入力される毎に、第１データ信号Ｄ１（＊）を１ビットずつラッチする構成を例に挙げたが、ソース信号Ｓ（＊）のスルーレートをさらに引き下げる必要があれば、第２クロック信号ＣＬＫ２が３クロック（またはそれ以上の複数クロック）入力される毎に、第１データ信号Ｄ１（＊）を１ビットずつラッチする構成としても構わない。
＜第７実施例＞
　図１８及び図１９は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第７実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロック毎に第１データ信号Ｄ１（＊）を２ビットずつＭＳＢからＬＳＢまで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。
　各図で示したように、第７実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の１クロック毎に、「１１００００００ｂ（Ｃ０ｈ）」→「１１１１００００ｂ（Ｆ０ｈ）」→「１１１１１１００ｂ（ＦＣｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴い、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「１９２ｄ」→「２４０ｄ」→「２５２ｄ」→「２５５ｄ」と変化していく。
　このように、第７実施例のラッチ動作では、先の第１実施例（図６及び図７を参照）と比べて、ソース信号Ｓ（＊）の階調値をより急峻に変化させることができる。従って、ソース信号Ｓ（＊）のセトリング時間に余裕がない場合には、第７実施例のラッチ動作を採用することにより、ソース信号Ｓ（＊）のスルーレートをその許容範囲内で引き下げることができるので、ＥＭＩのピークを適切に低減することが可能となる。
　なお、第７実施例のラッチ動作であれば、ソース信号Ｓ（＊）のセトリング時間Ｔ７を第２クロック信号ＣＬＫ２の４周期程度（＝第１実施例のラッチ動作におけるセトリング時間Ｔ１の約１／２倍）に設定することができる。
＜第８実施例＞
　図２０及び図２１は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第８実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロック毎に第１データ信号Ｄ１（＊）を２ビットずつＬＳＢからＭＳＢまで順次ラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。
　各図で示したように、第８実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の２クロック毎に、「００００００１１ｂ（０３ｈ）」→「００００１１１１ｂ（０Ｆｈ）」→「００１１１１１１ｂ（３Ｆｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴い、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「３ｄ」→「１５ｄ」→「６３ｄ」→「２５５ｄ」と変化していく。
　このように、第８実施例のラッチ動作では、先の第２実施例（図８及び図９を参照）と比べて、ソース信号Ｓ（＊）の階調値をより急峻に変化させることができる。従って、ソース信号Ｓ（＊）のセトリング時間に余裕がない場合には、第８実施例のラッチ動作を採用することにより、ソース信号Ｓ（＊）のスルーレートをその許容範囲内で引き下げることができるので、ＥＭＩのピークを適切に低減することが可能となる。
　なお、第８実施例のラッチ動作であれば、先の第７実施例と同様、ソース信号Ｓ（＊）のセトリング時間Ｔ８を第２クロック信号ＣＬＫ２の４周期程度（＝第２実施例のラッチ動作におけるセトリング時間Ｔ２の約１／２倍）に設定することができる。
　また、第７実施例ないし第８実施例のラッチ動作では、第２クロック信号ＣＬＫ２が１クロック入力される毎に、第１データ信号Ｄ１（＊）を２ビットずつラッチする構成を例に挙げたが、ソース信号Ｓ（＊）のスルーレートをさらに引き上げる必要があれば、第２クロック信号ＣＬＫ２が１クロック入力される毎に、第１データ信号Ｄ１（＊）を３ビット（またはそれ以上の複数ビット）ずつラッチする構成としても構わない。
＜第９実施例＞
　図２２と図２３は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第９実施例を示す図であり、具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第２クロック信号ＣＬＫ２の１クロック毎に、第１データ信号Ｄ１（＊）の各ビットのうち、未ラッチの最上位ビットと最下位ビットを同時に２ビットずつラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。
　各図で示したように、第９実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の１クロック毎に、「１００００００１ｂ（８１ｈ）」→「１１００００１１ｂ（Ｃ３ｈ）」→「１１１００１１１ｂ（Ｅ７ｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴い、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「１２９ｄ」→「１９５ｄ」→「２３１ｄ」→「２５５ｄ」と変化していく。
　このように、第９実施例のラッチ動作では、未ラッチの最上位ビットと最下位ビットとの組み合わせ（より具体的には、Ｂｉｔ７＋Ｂｉｔ０、Ｂｉｔ６＋Ｂｉｔ１、Ｂｉｔ５＋Ｂｉｔ２、Ｂｉｔ４＋Ｂｉｔ３）が順次ラッチされていく。従って、ソース信号Ｓ（＊）の階調値が殆ど変化しない期間（＝下位ビットが単独でラッチされる期間）をなくすことができるので、１クロック当たりの階調値変化量のばらつきを緩和することができる。
　なお、第９実施例のラッチ動作では、先の第７実施例や第８実施例と同じく、ソース信号Ｓ（＊）のセトリング時間Ｔ９を第２クロック信号ＣＬＫ２の４周期程度に設定することができる。従って、ソース信号Ｓ（＊）のセトリング時間に余裕がない場合であってもソース信号Ｓ（＊）のスルーレートをその許容範囲内で引き下げることにより、ＥＭＩのピークを適切に低減することが可能となる。
＜第１０実施例＞
　図２４及び図２５は、それぞれ、第２ラッチ１３２（＊）によるラッチ動作の第１０実施例を示す図であり、より具体的に述べると、第２データ信号Ｄ２（＊）を「００ｈ」から「ＦＦｈ」に書き換える際、第１データ信号Ｄ１（＊）の上位２ビットについては、第２クロック信号ＣＬＫ２の１クロック毎に１ビットずつラッチしていく一方、第１データ信号Ｄ１（＊）の下位６ビットについては、３ビットずつラッチしていく場合における、第２データ信号Ｄ２（＊）の階調値（２進数、１６進数、１０進数）、及び、ソース信号Ｓ（＊）の出力波形が示されている。
　各図で示したように、第１０実施例のラッチ動作において、第２データ信号Ｄ２（＊）の階調値は、「００００００００ｂ（００ｈ）」を初期値として、第２クロック信号ＣＬＫ２の１クロック毎に、「１０００００００ｂ（８０ｈ）」→「１１００００００ｂ（Ｃ０ｈ）」→「１１１１１０００ｂ（Ｆ８ｈ）」→「１１１１１１１１ｂ（ＦＦｈ）」と変化していき、これに伴って、ソース信号Ｓ（＊）の階調値は、「０ｄ」を初期値として、「１２８ｄ」→「１９２ｄ」→「２４８ｄ」→「２５５ｄ」と変化していく。
　このように、第１０実施例のラッチ動作では、第１データ信号Ｄ１（＊）の各ビットのうち、下位のものほど同時ラッチ数が増やされている。従って、先の第９実施例と同様、ソース信号Ｓ（＊）の階調値が殆ど変化しない期間（＝下位ビットが単独でラッチされる期間）をなくすことができるので、１クロック当たりの階調値変化量のばらつきを緩和することができる。
　なお、第１０実施例のラッチ動作では、先の第７実施例～第９実施例と同じく、ソース信号Ｓ（＊）のセトリング時間Ｔ１０を第２クロック信号ＣＬＫ２の４周期程度に設定することができる。従って、ソース信号Ｓ（＊）のセトリング時間に余裕がない場合であっても、ソース信号Ｓ（＊）のスルーレートをその許容範囲内で引き下げることにより、ＥＭＩのピークを適切に低減することが可能となる。
＜ラッチ動作の変形例＞
　なお、これまでに説明してきた種々の実施例では、第２ラッチ１３２（＊）によるラッチ動作として、１クロック毎に１ビットずつ、または、複数クロック毎に１ビットずつ、或いは、１クロック毎に複数ビットずつ、第１データ信号Ｄ１（＊）をビット単位でラッチする構成を例に挙げたが、その技術的思想をさらに拡張し、第１データ信号Ｄ１（＊）を複数クロック毎に複数ビットずつ（例えば２クロック毎に３ビットずつ）ラッチしてもよいことは、これ以上の実施例を挙げなくても、容易に理解されるところである。
　また、これまでに説明してきた種々の実施例は、それぞれの動作に矛盾が生じない範囲で任意に組み合わせることができる。例えば、第２ラッチ１３２（＊）により第１データＤ１（＊）をラッチするラッチ動作期間のうち、前半は第１実施例のラッチ動作（ＭＳＢ→ＬＳＢ）を行い、後半は第２実施例のラッチ動作（ＬＳＢ→ＭＳＢ）を行ってもよい。また、例えば、第２ラッチ１３２（＊）のラッチ動作期間を第１期間～第３期間に３分割し、第１期間では第１実施例のラッチ動作（１クロック１ビット）を行い、第２期間では第５実施例のラッチ動作（２クロック１ビット）を行い、第３期間では第７実施例のラッチ動作（１クロック２ビット）を行うこともできる。
　このようなラッチ動作の実施例や変形例を鑑みると、第２ラッチ１３２（＊）は、第１データ信号Ｄ１（＊）をビット単位で複数回に分けてラッチすることにより、第２データ信号Ｄ２（＊）を出力する構成でありさえすればよく、そのラッチ動作期間におけるビット遷移の組み合わせについては、自由に決めても構わないことが分かる。
　例えば、第１０実施例のラッチ動作には、１つ目のクロックに同期して最上位ビットのみをラッチし、２つ目のクロックに同期して残り全てのビットをラッチすることにより、第１データ信号Ｄ１（＊）を２回に分けてラッチする動作も含まれている。
　また、例えば、第１０実施例のラッチ動作では、第１データ信号Ｄ１（＊）の各ビットのうち、下位のものほど同時ラッチ数を増やす構成としたが、これとは反対に、上位のものほど同時ラッチ数を増やす構成についても、これを本発明の権利範囲から意識的に除外するものではない。
＜設定切替制御＞
　図２６は、第２ラッチ１３２（＊）によるラッチ動作の設定切替制御の一例を示す図であり、本図では、第５実施例のラッチ動作によるソース出力波形を設定Ａとし、第６実施例のラッチ動作によるソース出力波形を設定Ｂとして、それぞれのソース出力波形が重畳的に描写されている。
　本図から明らかなように、第２ラッチ１３２（＊）によるラッチ動作の設定が違えば、当然ながら、ソース出力波形も相違したものとなる。従って、例えば、Ｎ列の第２ラッチ１３２（１）～１３２（Ｎ）について、隣り合う列同士で設定Ａと設定Ｂを交互に用いたり、或いは、所定期間（例えば水平期間または垂直期間）毎に設定Ａと設定Ｂを交互に切り替えたりすれば、ＥＭＩの周波数成分を拡散することができるので、そのピークをさらに低減することが可能となる。
＜ソースドライバ（第２基本動作）＞
　図２７は、ソースドライバ１３０の第２基本動作（時分割ラッチ動作）を示すタイミングチャートであり、上から順に、水平同期信号ＨＳ、第１クロック信号ＣＬＫ１（１）～ＣＬＫ１（Ｎ）、第１ラッチ格納データ、データイネーブル信号ＤＥ、及び、第２クロック信号ＣＬＫ２（１）～ＣＬＫ２（Ｋ）が描写されている。
　先出の第１基本動作（図２）では、第２クロック信号ＣＬＫ２に同期して、第２ラッチ１３２（１）～１３２（Ｎ）のラッチ動作が全列一斉に開始されていた。これに対して、第２基本動作を採用したソースドライバ１３０では、Ｎ列の第２ラッチ１３２（１）～１３２（Ｎ）がＫ組（ただしＫ≧２）に分けられており、第２クロック信号ＣＬＫ２（１）～ＣＬＫ２（Ｋ）に同期して、各組毎のラッチ動作がタイミングをずらして開始される。
　例えば、第２ラッチ１３２（１）～１３２（Ｎ）のうち、第１列目～第１２０列目は、第２クロック信号ＣＬＫ２（１）に同期してラッチ動作を開始し、第１２１列目～第２４０列目は、第２クロック信号ＣＬＫ２（２）に同期してラッチ動作を開始する。以降の列も同様であり、第（Ｎ－１９９）列目～第Ｎ列目は、第２クロック信号ＣＬＫ２（Ｋ）に同期してラッチ動作を開始する。
　このような時分割ラッチ動作を行えば、ソース信号Ｓ（１）～Ｓ（Ｎ）のうち、階調値の一斉変化量を１／Ｋに削減することができるので、ＥＭＩのピークをさらに低減することが可能となる。
　なお、上記の時分割ラッチ動作と併せて、これまでに説明してきたビット単位のラッチ動作（第１～第１０実施例を参照）を適用する場合、各組のラッチ動作期間Ｔ（１）～Ｔ（Ｋ）は、前後の組同士で分離されていてもよいし（図２８を参照）、或いは、前後の組同士でその一部が重複していてもよい（図２９を参照）。
　すなわち、１水平期間内の画像データが全て第１ラッチ１３１（１）～１３１（Ｎ）に格納されてから、次の水平期間が開始されるまでの間（＝水平ブランキング期間内）に、第２ラッチ１３２（１）～１３２（Ｎ）のラッチ動作が完了する限り、ラッチ動作期間Ｔ（１）～Ｔ（Ｋ）の重複や順序について特段の制約はない。
＜車載ディスプレイ＞
　これまでに説明してきた表示装置１は、特に車載ディスプレイに適用することが好適である。車載ディスプレイは、例えば、図３０に示した車載ディスプレイＸ１～Ｘ３のように、車両Ｘにおける運転席前方のダッシュボードに設けられる。
　例えば、車載ディスプレイＸ１は、スピードメータ、タコメータ等を表示するインパネ（instrument　panel：ダッシュボードに組み付けられる計器盤）として機能する。車載ディスプレイＸ２は、燃料計、燃費計、シフトポジション等を表示する。車載ディスプレイＸ３は、車両の現在位置情報、目的地までの経路情報等を表示するナビゲーション機能を有すると共に、車両後方の撮像画像を表示するバックモニタ機能も有する。
　このように、昨今の車両には、従来のカーナビゲーション装置に加えて、全面的に液晶表示を行うインパネや、車両後方の画像を表示するバックモニタなどのアプリケーションが搭載されるようになってきており、その解像度も益々高くなってきている。
　その点、先述の表示装置１であれば、その低ＥＭＩ化が図られているので、他の車載機器に及ぼす影響を最小限に抑えて、車両の安全運行に寄与することが可能となる。
　ただし、表示装置１の適用対象はこれに限定されるものではなく、種々のアプリケーション（民生機器、車載機器、ないしは、産業機器など）に適用することが可能である。
＜その他の変形例＞
　また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本明細書中に開示されている発明は、例えば、車載ディスプレイ用のドライバＩＣに利用することが可能である。
　　　１　　表示装置
　　　１００　　パネル駆動装置（ドライバＩＣ）
　　　１１０　　インタフェイス
　　　１２０　　タイミングコントローラ
　　　１３０　　ソースドライバ
　　　１３１　　第１ラッチ
　　　１３２　　第２ラッチ
　　　１３３　　ＤＡＣ
　　　１３４　　アンプ
　　　１４０　　ゲートドライバ
　　　１５０　　コマンドレジスタ
　　　２００　　表示パネル
　　　３００　　ホストコントローラ
　　　Ｘ　　車両
　　　Ｘ１～Ｘ３　　車載ディスプレイ

Claims (16)

  1. 　多ビットの第１データ信号を出力する第１ラッチと、
    　前記第１データ信号をビット単位で複数回に分けてラッチすることにより第２データ信号を出力する第２ラッチと、
    　前記第２データ信号をアナログ信号に変換するＤＡＣと、
    　前記アナログ信号の入力を受けてソース信号を出力するアンプと、
    　を有することを特徴とするソースドライバ。
  2. 　前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を１クロック毎に１ビットずつラッチすることを特徴とする請求項１に記載のソースドライバ。
  3. 　前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を複数クロック毎に１ビットずつラッチすることを特徴とする請求項１または請求項２に記載のソースドライバ。
  4. 　前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を１クロック毎に複数ビットずつラッチすることを特徴とする請求項１～請求項３のいずれかに記載のソースドライバ。
  5. 　前記第２ラッチは、ラッチ動作期間の少なくとも一部で、前記第１データ信号を複数クロック毎に複数ビットずつラッチすることを特徴とする請求項１～請求項４のいずれかに記載のソースドライバ。
  6. 　前記第２ラッチは、前記第１データ信号を、その最上位ビットから最下位ビットまで、若しくは、その最下位ビットから最上位ビットまで、順次ラッチすることを特徴とする請求項１～請求項５のいずれかに記載のソースドライバ。
  7. 　前記第２ラッチは、前記第１データ信号の各ビットのうち、未ラッチの最上位ビットと最下位ビットを同時にラッチすることを特徴とする請求項４または請求項５に記載のソースドライバ。
  8. 　前記第２ラッチは、前記第１データ信号の各ビットのうち、下位のものほど同時ラッチ数を増やすことを特徴とする請求項４または請求項５に記載のソースドライバ。
  9. 　前記第２ラッチは、隣り合う列同士でラッチ動作の設定が異なることを特徴とする請求項１～請求項８のいずれか一項に記載のソースドライバ。
  10. 　前記第２ラッチは、ラッチ動作の設定が所定期間毎に切り替わることを特徴とすることを特徴とする請求項１～請求項９のいずれかに記載のソースドライバ。
  11. 　複数列の前記第２ラッチは、全列一斉にラッチ動作を開始することを特徴とする請求項１～請求項１０のいずれかに記載のソースドライバ。
  12. 　複数列の前記第２ラッチは、複数組に分けられており、各組毎にタイミングをずらしてラッチ動作を開始することを特徴とする請求項１～請求項１０のいずれかに記載のソースドライバ。
  13. 　各組のラッチ動作期間は、前後の組同士でその一部が重複していることを特徴とする請求項１２に記載のソースドライバ。
  14. 　画像データや制御コマンドの入力を受け付けるインタフェイスと、
    　装置各部のタイミング制御を行うタイミングコントローラと、
    　ソース信号を出力する請求項１～請求項１３のいずれかに記載のソースドライバと、
    　ゲート信号を出力するゲートドライバと、
    　前記制御コマンドを格納するコマンドレジスタと、
    　を有することを特徴とするパネル駆動装置。
  15. 　請求項１４に記載のパネル駆動装置と、
    　前記パネル駆動装置によって駆動される表示パネルと、
    　前記パネル駆動装置に画像データや制御コマンドを送出するホストコントローラと、
    　を有することを特徴とする表示装置。
  16. 　請求項１５に記載の表示装置を有することを特徴とする車両。
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