JP2019091062A - 表示デバイスのドライバ - Google Patents

Abstract

【目的】ドライバ内で発生するノイズを十分に抑制することが可能なドライバを提供することを目的とする。【構成】基準クロック信号に同期した画素データ群をデータ送信用の第１のバッファを介してデータラッチ駆動用の第２のバッファに送出するにあたり、第１のバッファから出力された画素データ群を、当該基準クロック信号とは異なる位相で第２のバッファに送信する。【選択図】図３

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示デバイスのドライバに関する。

表示デバイスとしての例えば液晶表示パネル又はエレクトロルミネッセンス表示パネルには、２次元画面の水平方向に伸張する複数の走査線と、２次元画面の垂直方向に伸張する複数の信号線との各交叉部に画素が形成されている。更に、このような表示パネルには、映像データによって表される各画素の輝度レベルに対応した階調電圧を信号線の各々に印加する信号ドライバと、走査電圧を走査線各々に順次印加する走査ドライバと、が搭載されている。上記した信号ドライバには、映像データによって表される各画素に対応した映像データ片を１水平期間分毎に取り込むデータラッチと、データラッチに保持された映像データ片をアナログの階調電圧に変換する回路が搭載されている。

ここで、上記した信号ドライバとして、外部から取り込んだ１水平期間分の複数の映像データ片を群分けし、映像データ群毎に、当該映像データ群をデータラッチに供給するタイミングをずらすようにしたものが提案されている（例えば特許文献１参照）。当該信号ドライバでは、互いに異なる遅延時間を有する複数の遅延回路を介して映像データ群各々をデータラッチに供給することにより、各遅延回路からデータラッチ間に形成されている複数の回路素子に流れる電流を時間的に分散させている。これにより、当該回路素子各々の動作電流が同時に流れることによって発生するノイズを防止している。

特開２０１０−３９０６１号公報

しかしながら、上記信号ドライバでは、各遅延回路の遅延時間によっては、遅延回路とデータラッチとの間の経路に形成されている回路素子に電流が流れるタイミングと、各遅延回路よりも前段の回路素子に電流が流れるタイミングとが一致してしまう場合があり、この際、ノイズを十分に低減させることができなかった。

そこで、本発明は、ドライバ内で発生するノイズを十分に低減させることが可能な表示デバイスのドライバを提供することを目的とする。

本発明に係るドライバは、画素毎の輝度レベルを表す入力画素データ片に基づきｎ（ｎは２以上の整数）個のデータラインに階調電圧を印加するドライバであって、基準クロック信号に同期させてＬ（Ｌは２以上の整数）個の前記入力画素データ片を取り込み第１の画素データ群として出力する第１のラッチと、前記第１の画素データ群を増幅して得られた第２の画素データ群を出力する第１のバッファと、前記第２の画素データ群をＮ（Ｎは２以上の整数）個に分割した第３の画素データ群を、前記基準クロック信号とは位相が異なり且つ互いに位相が異なる第４の画素データ群に変換する多相化部と、前記第４の画素データ群を増幅して得られた第５の画素データ群を出力する第２のバッファと、前記第５の画素データ群を取り込みｎ個の画素毎に出力するデータラッチと、を有する。

本発明においては、基準クロック信号に同期した画素データ群をデータ送信用の第１のバッファを介してデータラッチ駆動用の第２のバッファに送出するにあたり、第１のバッファから出力された画素データ群を、当該基準クロック信号とは異なる位相で第２のバッファに送信するようにしている。これにより、第２のバッファの前段に設けられている第１のバッファの動作タイミングをも考慮して、動作電流が同時に流れ込むことによって発生するノイズを低減させることが可能となる。

本発明に係る表示デバイスのドライバを搭載した表示装置の概略構成を示す図である。 データドライバ１３の内部構成を示すブロック図である。 データ取込部１３１の第１の実施例を示す内部構成を示すブロック図である。 図３に示す内部構成を有するデータ取込部１３１の動作を示すタイムチャートである。 データ取込部１３１の第２の実施例を示す内部構成を示すブロック図である。 図５に示す内部構成を有するデータ取込部１３１の動作を示すタイムチャートである。 データ取込部１３１の第３の実施例を示す内部構成を示すブロック図である。 図７に示す内部構成を有するデータ取込部１３１の動作を示すタイムチャートである。 図５に示すデータ取込部１３１の変形例を示すブロック図である。 図７に示すデータ取込部１３１の変形例を示すブロック図である。 データ取込部１３１の第４の実施例を示す内部構成を示すブロック図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る表示デバイスのドライバを搭載した表示装置の概略構成を示す図である。図１に示すように、かかる表示装置は、駆動制御部１１、走査ドライバ１２、データドライバ１３、及び表示デバイス２０から構成される。

表示デバイス２０は、例えば液晶表示パネル又は有機ＥＬ（electro luminescence）パネル等の表示パネルである。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ₁〜Ｓ_mと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のデータラインＤ₁〜Ｄ_nとが形成されている。更に、水平走査ライン及びデータラインの各交叉部の領域、つまり図１において破線にて囲まれた領域には、画素を担う表示セルが形成されている。

駆動制御部１１は、映像データ信号ＶＤに基づき、各画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成し、各画素データＰＤを例えば１ビットシリアルの形態にて順次、データドライバ１３に供給する。また、駆動制御部１１は、映像データ信号ＶＤに基づき、各画像のフレームに同期した垂直同期信号を生成しこれをデータドライバ１３に供給する。

走査ドライバ１２は、駆動制御部１１から供給された垂直同期信号に同期させて、所定のピーク電圧を有する水平走査パルスを生成し、これを表示デバイス２０の走査ラインＳ₁〜Ｓ_m各々に順次、択一的に印加する。

図２は、データドライバ１３の内部構成を示すブロック図である。図２に示すように、データドライバ１３は、データ取込部１３１、階調電圧変換部１３２、及び出力アンプ１３３を含む。

データ取込部１３１は、駆動制御部１１から供給された画素データＰＤを順次取り込む。データ取込部１３１は、１水平走査期間分、つまりｎ個の画素データＰＤを取り込む度に、これらｎ個の画素データＰＤを画素データＰ₁〜Ｐ_nとして階調電圧変換部１３２に供給する。尚、データ取込部１３１における画素データＰＤの取込動作の詳細については後述する。

階調電圧変換部１３２は、画素データＰ₁〜Ｐ_nを夫々の輝度レベルに対応した階調電圧Ｖ₁〜Ｖ_nに変換して出力アンプ１３３に供給する。

出力アンプ１３３は、階調電圧Ｖ₁〜Ｖ_nの各々を所望に増幅したものを画素駆動電圧Ｇ₁〜Ｇ_nとし、夫々を表示デバイス２０のデータラインＤ₁〜Ｄ_nに印加する。

以下に、データ取込部１３１における画素データＰＤの取込動作について説明する。

図３は、データ取込部１３１の第１の実施例を示す内部構成を示すブロック図である。尚、図３では、表示デバイス２０のデータラインＤ₁〜Ｄ_nの総数ｎが１４４０本、つまり、データドライバ１３の出力チャンネル数が１４４０チャネルである場合を例にとって、データ取込部１３１の内部構成を示す。

図３において、シリアルパラレル変換回路ＳＰは、１ビットシリアル形態にて駆動制御部１１から供給された画素データＰＤを、４８ビットパラレルの画素データＱＤＢに変換して第１ラッチＤＦ１に供給する。すなわち、シリアルパラレル変換回路ＳＰは、１チャンネル分、つまり８ビットの画素データＰＤを６チャンネル分ずつ同時に画素データＱＤＢとして第１ラッチＤＦ１に供給するのである。

クロック生成回路ＣＧは、図４に示すように、画素データＱＤＢの周期と同一の周期ＣＹの基準クロック信号ＣＫＲを生成し、これをラッチＤＦ１、遅延回路ＤＣ及びラッチクロック生成回路ＬＣＫに供給する。

ラッチＤＦ１は、基準クロック信号ＣＫＲの立ち上がりエッジ部のタイミングに同期して４８ビットの画素データＱＤＢを取り込み、これを４８ビットの画素データ群ＲＤＢとしてデータ送信用のバッファＢＦ１に供給する。

すなわち、ラッチＤＦ１は、図４に示すように、１水平走査期間内において第１〜第１４４０チャンネルに対応した夫々８ビットの画素データ片の各々を、基準クロック信号ＣＫＲに同期したタイミングで６チャンネル分ずつ同時に取り込んだものを画素データ群ＲＤＢとしてバッファＢＦ１に供給する。

バッファＢＦ１は、画素データ群ＲＤＢにおける各ビットに対応した信号を個別に増幅して得た４８ビットの画素データ群ＳＤＢを、データ伝送バスＢＳ１を介してラッチＤＦ２に供給する。

遅延回路ＤＣは、基準クロック信号ＣＫＲを、図４に示すように所定の時間ＤＱだけ遅延させたクロック信号ＣＫ１を生成する。すなわち、遅延回路ＤＣは、基準クロック信号ＣＫＲと同一周波数であり且つこの基準クロック信号とは位相が異なるクロック信号ＣＫ１を生成する。遅延回路ＤＣは、クロック信号ＣＫ１をラッチＤＦ２に供給する。尚、時間ＤＱは、周期ＣＹよりも短い時間である。

ラッチＤＦ２は、図４に示すように、クロック信号ＣＫ１の立ち上がりエッジ部のタイミングに同期して４８ビットの画素データ群ＳＤＢを同時に取り込み、これを画素データ群ＴＤＢとして、データ伝送バスＢＳ２を介してデータラッチ駆動用のバッファＢＦ２に供給する。

すなわち、ラッチＤＦ２は、図４に示すように、１水平走査期間内において第１〜第１４４０チャンネルに夫々対応した８ビットの画素データを、クロック信号ＣＫ１に同期したタイミングで６チャンネル分（４８ビット）ずつ同時に取り込んだものを画素データ群ＴＤＢとしてバッファＢＦ２に供給する。

バッファＢＦ２は、４８ビットからなる画素データ群ＴＤＢの各ビットに対応した信号を個別に増幅して得た４８ビットの画素データ群ＵＤＢをデータラッチＤＬ１〜ＤＬ２４０に供給する。

ラッチクロック生成回路ＬＣＫは、１水平走査期間毎に、１パルスの信号を図４に示すように基準クロック信号ＣＫＲに同期させて周期ＣＹずつ順に遅延させたラッチ取込信号Ｌ₁〜Ｌ₂₄₀を生成する。データラッチクロック生成回路ＬＣＫは、ラッチ取込信号Ｌ₁をデータラッチＤＬ１に供給し、ラッチ取込信号Ｌ₂をデータラッチＤＬ２に供給し、ラッチ取込信号Ｌ₃をデータラッチＤＬ３に供給する。以下同様にして、データラッチクロック生成回路ＬＣＫは、ラッチ取込信号Ｌ₄〜Ｌ₂₄₀をデータラッチＤＬ４〜ＤＬ２４０に夫々供給する。

データラッチＤＬ１〜ＤＬ２４０の各々は、バッファＢＦ２から供給された４８ビットの画素データ群ＵＤＢを、自身に供給されたラッチ取込信号Ｌの立ち上がりエッジ部のタイミングで取り込み、第１〜第１４４０チャンネルに夫々対応した画素データＰ₁〜Ｐ₁₄₄₀として出力する。

例えば、先ず、データラッチＤＬ１は、自身に供給されたラッチ取込信号Ｌ₁に応じて、図４に示すように、第１〜第６チャネルに対応した４８ビットの画素データ群ＵＤＢを取り込み、夫々が８ビットの画素データＰ₁〜Ｐ₆を出力する。次に、データラッチＤＬ２が、自身に供給されたラッチ取込信号Ｌ₂に応じて、図４に示すように、第７〜第１２チャネルに対応した４８ビットの画素データ群ＵＤＢを取り込み、夫々が８ビットの画素データＰ₇〜Ｐ₁₂を出力する。次に、データラッチＤＬ３が、自身に供給されたラッチ取込信号Ｌ₃に応じて、図４に示すように、第１３〜第１８チャネルに対応した４８ビットの画素データ群ＵＤＢを取り込み、夫々が８ビットの画素データＰ₁₃〜Ｐ₁₈を出力する。以下同様にして、データラッチＤＬ４、ＤＬ５、・・・、ＤＬ２３９、ＤＬ２４０の順に、各データラッチＤＬが、自身に供給されたラッチ取込信号Ｌに応じて４８ビットの画素データ群ＵＤＢを取り込み、夫々が８ビットの画素データＰ₁₉〜Ｐ₁₄₄₀を出力する。

このように、図３に示す内部構成を有するデータ取込部１３１では、基準クロック信号ＣＫＲに同期させて取り込んだ画素データ群ＲＤＢをバッファＢＦ１を介してデータラッチ群（ＤＬ１〜ＤＬ２４０）に送出するにあたり、このバッファＢＦ１とバッファＢＦ２との間にラッチＤＦ２を設けている。ラッチＤＦ２は、バッファＢＦ１から供給された画素データ群ＳＤＢを、図４に示すように基準クロック信号ＣＫＲに対して時間ＤＱだけ位相をずらしたクロック信号ＣＫ１に同期させて取り込み、これを画素データ群ＴＤＢとしてバッファＢＦ２に供給する。

よって、図４に示すように、バッファＢＦ１で増幅処理に伴う動作電流が流れるタイミングは、基準クロック信号ＣＫＲの立ち上がりエッジ部の時点となる。一方、バッファＢＦ２において増幅処理に伴う動作電流が流れるタイミングは、図４に示すようにクロック信号ＣＫ１の立ち上がりエッジ部の時点となる。

これにより、入力された画素データＰＤの取り込みを行うラッチＤＦ１からデータラッチＤＬ１までの経路に存在するバッファＢＦ１及びＢＦ２に夫々流れる動作電流のタイミングは、時間的に分散される。従って、当該動作電流が同時に流れ込むことによって発生するノイズを抑制することが可能となる。

要するに、図３に示す構成を有するデータ取込部１３１として、以下の第１のラッチ（ＤＦ１）、第１のバッファ（ＢＦ１）、第２のラッチ（ＤＦ２）、第２のバッファ（ＢＦ２）及びデータラッチ（ＤＬ１〜ＤＬ２４０）を含むものを採用したのである。

第１のラッチは、基準クロック信号（ＣＫＲ）に同期させてＬ（Ｌは２以上の整数）個の入力画素データ片（ＰＤ）を同時に取り込み、取り込んだＬ個の入力画素データ片を第１の画素データ群（ＲＤＢ）として出力する。第１のバッファは、当該第１の画素データ群を増幅して得られた第１の増幅画素データ群（ＳＤＢ）を出力する。第２のラッチは、基準クロック信号とは位相が異なり且つ基準クロック信号と同一周波数を有する第１のクロック信号（ＣＫ１）に同期させて上記第１の増幅画素データ群を同時に取り込み、これを第２の画素データ群（ＴＤＢ）として出力する。第２のバッファは、第２の画素データ群を増幅して得られた第２の増幅画素データ群（ＵＤＢ）を出力する。そして、データラッチは、第２の増幅画素データ群を取り込み、取り込んだ第２の増幅画素データ群をｎ個（ｎは２以上の整数）の画素毎に出力する。

かかる構成を採用することにより、データラッチ駆動用の第２のバッファ（ＢＦ２）の前段に設けられているデータ送信用の第１のバッファＢＦ１の動作タイミングをも考慮して、動作電流が同時に流れ込むことによって発生するノイズの低減を図ることが可能となるのである。

図５は、データ取込部１３１の第２の実施例を示す内部構成を示すブロック図である。尚、図５において、シリアルパラレル変換回路ＳＰ、クロック生成回路ＣＧ、ラッチＤＦ１、及びバッファＢＦ１については、図３に示されるものと同一であるので説明を省略する。

図５に示す構成では、図３に示す遅延回路ＤＣに代えて遅延回路ＤＣＸを採用し、ラッチＤＦ２に代えてラッチＤＦ２ａ及び２ｂを採用している。更に、図５に示す構成では、図３に示すバッファＢＦ２に代えてバッファＢＦ２ａ及びＢＦ２ｂを採用し、データラッチＤＬ１〜ＤＬ２４０に代えてデータラッチＤＬａ１〜ＤＬａ２４０及びＤＬｂ１〜ＤＬｂ２４０を採用している。

遅延回路ＤＣＸは、基準クロック信号ＣＫＲを、図６に示すように所定の時間ＤＱだけ遅延させたクロック信号ＣＫ１を生成し、これをラッチＤＦ２ａに供給する。更に、遅延回路ＤＣＸは、クロック信号ＣＫ１を図６に示すように所定の時間ＤＱｘだけ遅延させたクロック信号ＣＫ２を生成し、これをラッチＤＦ２ｂに供給する。すなわち、遅延回路ＤＣＸは、基準クロック信号ＣＫＲを夫々異なる第１の時間（ＤＱ）及び第２の時間（ＤＱ＋ＤＱｘ）だけ遅延させることにより、互いに位相が異なるクロック信号ＣＫ１及びＣＫ２を生成する。

ラッチＤＦ２ａは、４８ビットの画素データ群ＳＤＢを２４ビット分ずつ２分割した際の上位２４ビットからなる３チャンネル分の分割画素データ群ＳＤ₁を、図６に示すように、クロック信号ＣＫ１の立ち上がりエッジ部のタイミングに同期して取り込む。ラッチＤＦ２ａは、取り込んだ分割画素データ群ＳＤ₁を分割画素データ群ＴＤ₁として、データ伝送バスＢＳ２ａを介してバッファＢＦ２ａに供給する。

ラッチＤＦ２ｂは、４８ビットの画素データ群ＳＤＢを２４ビット分ずつ２分割した際の下位２４ビットからなる３チャンネル分の分割画素データ群ＳＤ₂を、図６に示すように、クロック信号ＣＫ２の立ち上がりエッジ部のタイミングに同期して取り込む。ラッチＤＦ２ｂは、取り込んだ分割画素データ群ＳＤ₂を分割画素データ群ＴＤ₂として、データ伝送バスＢＳ２ｂを介してバッファＢＦ２ｂに供給する。

バッファＢＦ２ａは、２４ビットからなる分割画素データ群ＴＤ₁の各ビットに対応した信号を個別に増幅して得た２４ビットの分割画素データ群ＵＤ₁をデータラッチＤＬａ１〜ＤＬａ２４０に供給する。

バッファＢＦ２ｂは、２４ビットからなる分割画素データ群ＴＤ₂の各ビットに対応した信号を個別に増幅して得た２４ビットの分割画素データ群ＵＤ₂をデータラッチＤＬｂ１〜ＤＬｂ２４０に供給する。

ラッチクロック生成回路ＬＣＫは、１水平走査期間毎に、１パルスの信号を図６に示すように基準クロック信号ＣＫＲに同期させて周期ＣＹずつ順に遅延させたラッチ取込信号Ｌ₁〜Ｌ₂₄₀を生成する。データラッチクロック生成回路ＬＣＫは、ラッチ取込信号Ｌ₁をデータラッチＤＬａ１及びＤＬｂ１に供給し、ラッチ取込信号Ｌ₂をデータラッチＤＬａ２及びＤＬｂ２に供給し、ラッチ取込信号Ｌ₃をデータラッチＤＬａ３及びＤＬｂ３に供給する。以下同様にして、データラッチクロック生成回路ＬＣＫは、ラッチ取込信号Ｌ₄〜Ｌ₂₄₀をデータラッチＤＬａ４〜ＤＬａ２４０、並びにＤＬｂ４〜ＤＬｂ２４０に夫々供給する。

データラッチＤＬａ１〜ＤＬａ２４０の各々は、バッファＢＦ２ａから供給された２４ビットの分割画素データ群ＵＤ₁を、自身に供給されたラッチ取込信号Ｌの立ち上がりエッジ部のタイミングで取り込む。データラッチＤＬｂ１〜ＤＬｂ２４０の各々は、バッファＢＦ２ｂから供給された２４ビットの分割画素データ群ＵＤ₂を、自身に供給されたラッチ取込信号Ｌの立ち上がりエッジ部のタイミングで取り込む。

例えば、データラッチＤＬａ１は、自身に供給されたラッチ取込信号Ｌ₁の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₁を取り込み、これを第１〜第３チャネルに対応した、夫々８ビットの画素データＰ₁〜Ｐ₃として出力する。データラッチＤＬｂ１は、自身に供給されたラッチ取込信号Ｌ₁の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₂を取り込み、これを第４〜第６チャネルに対応した、夫々８ビットの画素データＰ₄〜Ｐ₆として出力する。

データラッチＤＬａ２は、自身に供給されたラッチ取込信号Ｌ₂の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₁を取り込み、これを第７〜第９チャネルに対応した、夫々８ビットの画素データＰ₇〜Ｐ₉として出力する。データラッチＤＬｂ２は、自身に供給されたラッチ取込信号Ｌ₂の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₂を取り込み、これを第１０〜第１２チャネルに対応した、夫々８ビットの画素データＰ₁₀〜Ｐ₁₂として出力する。

以下同様にして、データラッチＤＬａ３〜ＤＬａ２４０、並びにＤＬｂ３〜ＤＬｂ２４０は、自身に供給されたラッチ取込信号Ｌ₃〜Ｌ₂₄₀の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₁及びＵＤ₂を取り込み、夫々８ビットの画素データＰ₁₃〜Ｐ₁₄₃₇として出力する。

このように、図５に示す内部構成を有するデータ取込部１３１では、基準クロック信号ＣＫＲに同期させて取り込んだ画素データ群ＲＤＢを分割画素データ群ＳＤ₁とＳＤ₂とに２分割して、データラッチ群（ＤＬａ１〜ＤＬａ２４０、ＤＬｂ１〜ＤＬｂ２４０）に供給する。

更に、図５に示す構成では、分割画素データ群ＳＤ₁を第１のラッチＤＦ２ａを介して第１のバッファＢＦ２ａに供給し、分割画素データ群ＳＤ₂を第２のラッチＤＦ２ｂを介して第２のバッファＢＦ２ｂに供給する。ラッチＤＦ２ａは、バッファＢＦ１から供給された分割画素データ群ＳＤ₁を、図６に示すように基準クロック信号ＣＫＲに対して時間ＤＱだけ位相をずらしたクロック信号ＣＫ１に同期させて取り込み、これを分割画素データ群ＴＤ₁としてバッファＢＦ２ａに供給する。ラッチＤＦ２ｂは、バッファＢＦ１から供給された分割画素データ群ＳＤ₂を、図６に示すように基準クロック信号ＣＫＲに対して時間（ＤＱ＋ＤＱｘ）だけ位相をずらしたクロック信号ＣＫ２に同期させて取り込み、これを分割画素データ群ＴＤ₂としてバッファＢＦ２ｂに供給する。

すなわち、遅延回路ＤＣＸ、ラッチＤＦ２ａ及びＤＦ２ｂからなる多相化部により、画素データ群ＲＤＢを２分割した分割画素データ群ＳＤ₁及びＳＤ₂を、基準クロック信号ＣＫＲとは位相が異なり且つ互いに位相が異なる第１〜第２の位相で、データラッチ駆動用の第２のバッファＢＦ２ａ及びＢＦ２ｂに供給するようにしたのである。

かかる構成により、バッファＢＦ１での増幅処理に伴う動作電流が流れるタイミングは、図６に示すように基準クロック信号ＣＫＲの立ち上がりエッジ部の時点となる。一方、バッファＢＦ２ａの増幅処理に伴う動作電流が流れるタイミングは、図６に示すようにクロック信号ＣＫ１の立ち上がりエッジ部の時点となる。バッファＢＦ２ｂの増幅処理に伴う動作電流が流れるタイミングは、図６に示すようにクロック信号ＣＫ２の立ち上がりエッジ部の時点となる。

従って、図６に示されるように、バッファＢＦ１、バッファＢＦ２ａ及びＢＦ２ｂ各々の増幅処理に伴って流れ込む動作電流は時間的に３箇所に分散される。

これにより、データ取込部１３１の内部構成として図５に示す構成を採用した場合には、図３に示す構成を採用した場合に比して、データ送信用のバッファ（ＢＦ１）の動作電流と、データラッチ駆動用のバッファ（ＢＦ２ａ及びＢＦ２ｂ）の動作電流が同時に流れ込むことによって発生するノイズを大幅に低減することが可能となる。

図７は、データ取込部１３１の第３の実施例を示す内部構成を示すブロック図である。尚、図７に示す構成では、図５に示す遅延回路ＤＣＸ、ラッチＤＦ２ａ及びＤＦ２ｂに代えてデータ制御回路ＤＣＣ、アンドゲートＡＮａ及びＡＮｂを採用し、ラッチクロック生成回路ＬＣＫに代えてラッチクロック生成回路ＬＣＸを採用した点を除く他の構成は図５に示すものと同一である。

図７において、データ制御回路ＤＣＣは、上記した画素データ群ＳＤＢ中の上位２４ビットからなる分割画素データ群ＳＤ₁を有効にするのか、或いは無効にするのかを示すデータ有効化信号ＥＮａを生成し、これをアンドゲートＡＮａに供給する。更に、データ制御回路ＤＣＣは、画素データ群ＳＤＢ中の下位２４ビットからなる分割画素データ群ＳＤ₂を有効にするのか、或いは無効にするのかを示すデータ有効化信号ＥＮｂを生成し、これをアンドゲートＡＮｂに供給する。

例えば、データ制御回路ＤＣＣは、周期ＣＹ毎に、この周期ＣＹの１／２の周期に亘り画素データの有効化を表す論理レベル１を示し、残りの１／２の周期に亘り画素データの無効化を表す論理レベル０を示すデータ有効化信号ＥＮａ及びＥＮｂを生成する。尚、データ有効化信号ＥＮａ及びＥＮｂは、図８に示すように、互いに相補的に論理レベル１から０、又は論理レベル０から１に遷移する。

ここで、データ有効化信号ＥＮａの立ち上がりエッジ部の位相、及びデータ有効化信号ＥＮｂの立ち下がりエッジ部の位相は、図８に示すように、基準クロック信号ＣＫＲの立ち上がりエッジ部に対して時間ＤＱｙだけ位相がずれている。

アンドゲートＡＮａは、データ有効化信号ＥＮａがデータ有効化を示す論理レベル１である間は２４ビットの分割画素データ群ＳＤ₁をそのまま分割画素データ群ＴＤ₁として、データ伝送バスＢＳ２ａを介してバッファＢＦ２ａに供給する。一方、データ有効化信号ＥＮａがデータ無効化を示す論理レベル０である間は、アンドゲートＡＮａは、２４ビットの全てが論理レベル０となる分割画素データ群ＴＤ₁をデータ伝送バスＢＳ２ａを介してバッファＢＦ２ａに供給する。

アンドゲートＡＮｂは、データ有効化信号ＥＮｂがデータ有効化を示す論理レベル１である間は２４ビットの分割画素データ群ＳＤ₂をそのまま分割画素データ群ＴＤ₂として、データ伝送バスＢＳ２ｂを介してバッファＢＦ２ｂに供給する。一方、データ有効化信号ＥＮｂがデータ無効化を示す論理レベル０である間は、アンドゲートＡＮｂは、２４ビットの全てが論理レベル０となる分割画素データ群ＴＤ₂をデータ伝送バスＢＳ２ｂを介してバッファＢＦ２ｂに供給する。

ラッチクロック生成回路ＬＣＸは、１水平走査期間毎に、１パルスの信号を図８に示すように、基準クロック信号ＣＫＲの周期ＣＹの１／２の周期ずつ順に遅延させたラッチ取込信号Ｌ₁〜Ｌ₄₈₀を生成する。データラッチクロック生成回路ＬＣＸは、ラッチ取込信号Ｌ₁をデータラッチＤＬａ１に供給し、ラッチ取込信号Ｌ₂をデータラッチＤＬａ１に供給し、ラッチ取込信号Ｌ₃をデータラッチＤＬａ２に供給し、ラッチ取込信号Ｌ₄をデータラッチＤＬｂ２に供給する。以下同様に、データラッチクロック生成回路ＬＣＸは、ラッチ取込信号Ｌ₅〜Ｌ₄₈₀を、データラッチＤＬａ３、ＤＬｂ３、ＤＬａ４、ＤＬｂ４、・・・、ＤＬａ２４０、ＤＬｂ２４０に夫々供給する。

データラッチＤＬａ１〜ＤＬａ２４０の各々は、バッファＢＦ２ａから供給された２４ビットの分割画素データ群ＵＤ₁を、自身に供給されたラッチ取込信号Ｌの立ち上がりエッジ部のタイミングで取り込む。データラッチＤＬｂ１〜ＤＬｂ２４０の各々は、バッファＢＦ２ｂから供給された２４ビットの分割画素データ群ＵＤ₂を、自身に供給されたラッチ取込信号Ｌの立ち上がりエッジ部のタイミングで取り込む。

例えば、データラッチＤＬａ１は、図８に示すラッチ取込信号Ｌ₁の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₁を取り込み、これを第１〜第３チャネルに対応した、夫々８ビットの画素データＰ₁〜Ｐ₃として出力する。データラッチＤＬｂ１は、図８に示すラッチ取込信号Ｌ₂の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₂を取り込み、これを第４〜第６チャネルに対応した、夫々８ビットの画素データＰ₄〜Ｐ₆として出力する。

データラッチＤＬａ２は、図８に示すラッチ取込信号Ｌ₃の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₁を取り込み、これを第７〜第９チャネルに対応した、夫々８ビットの画素データＰ₇〜Ｐ₉として出力する。データラッチＤＬｂ２は、図８に示すラッチ取込信号Ｌ₄の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₂を取り込み、これを第１０〜第１２チャネルに対応した、夫々８ビットの画素データＰ₁₀〜Ｐ₁₂として出力する。

以下同様にして、データラッチＤＬａ３〜ＤＬａ２４０、並びにＤＬｂ３〜ＤＬｂ２４０は、自身に供給されたラッチ取込信号Ｌ₅〜Ｌ₄₈₀の立ち上がりエッジ部のタイミングで２４ビットの分割画素データ群ＵＤ₁及びＵＤ₂を取り込み、夫々８ビットの画素データＰ₁₃〜Ｐ₁₄₃₇として出力する。

以上のように、図７に示す内部構成を有するデータ取込部１３１では、図５に示す構成と同様に、基準クロック信号ＣＫＲに同期させて取り込んだ画素データ群ＲＤＢを、分割画素データ群ＳＤ₁とＳＤ₂とに２分割してデータラッチ群（ＤＬａ１〜ＤＬａ２４０、ＤＬｂ１〜ＤＬｂ２４０）に供給する。ただし、図７に示す構成では、分割画素データ群ＳＤ₁を第１のアンドゲートＡＮａを介して第１のバッファＢＦ２ａに送出し、分割画素データ群ＳＤ₂を第２のアンドゲートＡＮｂを介して第２のバッファＢＦ２ｂに送出する。更に、図７に示す構成では、図８に示すように、周期ＣＹの１／２の周期毎に論理レベル０から１、又は論理レベル１から０に相補的に遷移するデータ有効化信号ＥＮａ及びＥＮｂを、アンドゲートＡＮａ及びＡＮｂに供給している。

すなわち、データ制御回路ＤＣＣ、アンドゲートＡＮａ及びＡＮｂからなる多相化部により、画素データ群ＲＤＢを２分割した分割画素データ群ＳＤ₁及びＳＤ₂を、基準クロック信号ＣＫＲとは位相が異なり且つ互いに位相が異なる第１〜第２の位相でデータラッチ駆動用の第２のバッファＢＦ２ａ及びＢＦ２ｂに供給するのである。

よって、バッファＢＦ１において増幅処理に伴う動作電流が流れるタイミングは、図８に示すように基準クロック信号ＣＫＲの立ち上がりエッジ部の時点となる。一方、バッファＢＦ２ａにおいて増幅処理に伴う動作電流の流れるタイミングは、図８に示すように、基準クロック信号ＣＫＲの立ち上がりエッジ部の時点に対して時間ＤＱｙだけ位相がずれた時点となる。また、バッファＢＦ２ｂにおいて増幅処理に伴う動作電流の流れるタイミングは、図８に示すように、基準クロック信号ＣＫＲの立ち上がりエッジ部の時点に対して、時間ＤＱｙに、周期ＣＹの１／２の周期を加えた分だけ位相がずれた時点となる。

従って、バッファＢＦ１、ＢＦ２ａ及びＢＦ２ｂ各々での増幅処理のタイミングが互いにずれるので、夫々の増幅処理に伴って流れ込む動作電流が時間的に分散される。

これにより、データ送信用のバッファＢＦ１の動作電流と、データラッチ駆動用のバッファＢＦ２ａ及びＢＦ２ｂの動作電流が同時に流れ込むことによって発生するノイズを確実に抑制することが可能となる。

ここで、図５に示す第２の実施例によるデータ取込部１３１では、基準クロック信号ＣＫＲに同期させて取り込んだ画素データ群ＳＤＢを２分割（ＳＤ₁、ＳＤ₂）し、夫々を互いに異なる２系統のタイミング（ＣＫ１、ＣＫ２）でデータラッチ群に供給するようにしているが、このような構成に限定されない。

図９は、かかる点に鑑みて成された、図５に示すデータ取込部１３１の変形例を示すブロック図である。尚、図９に示す構成では、シリアルパラレル変換回路ＳＰ、クロック生成回路ＣＧ、ラッチＤＦ１、バッファＢＦ１及びラッチクロック生成回路ＬＣＫについては、図５に示されるものと同一である。また、図９に示す構成では、図５に示される遅延回路ＤＣＸに代えて遅延回路ＤＣＺを採用している。

遅延回路ＤＣＺは、基準クロック信号ＣＫＲを夫々異なる第１〜第Ｎの期間だけ遅延させることにより互いに位相が異なるＮ（Ｎは２以上の整数）個のクロック信号ＣＫ１〜ＣＫ（Ｎ）を生成する。

更に、図９に示す構成では、夫々が同一の内部構成からなる分割データラッチ部Ｑ₁〜Ｑ_Nを有する。分割データラッチ部Ｑ₁〜Ｑ_Nの各々は、図５に示されるラッチＤＦ２ａ、バッファＢＦ２ａ、データラッチＤＬａ１〜ＤＬａ２４０からなる。図９に示すように、分割データラッチ部Ｑ₁〜Ｑ_Nの各々には、画素データとして、画素データ群ＳＤＢをＮ分割した分割画素データ群ＳＤ₁〜ＳＤ_Nが供給される。更に、分割データラッチ部Ｑ₁〜Ｑ_Nの各々には、クロック信号として、互いに位相が異なるクロック信号ＣＫ１〜ＣＫ（Ｎ）が供給される。

つまり、データ取込部１３１の第２の実施例としては、基準クロック信号ＣＫＲに同期した画素データ群ＲＤＢをＮ（Ｎは２以上の整数）個の画素データに分割し、夫々をＮ個の互いに異なるタイミングでデータラッチ群に供給する構成であれば良いのである。

また、図７に示す第３の実施例によるデータ取込部１３１では、基準クロック信号ＣＫＲに同期させて取り込んだ画素データ群ＲＤＢを２分割し、夫々を相補的に有効化又は無効化する２系統のアンドゲート（ＡＮａ、ＡＮｂ）を設けるようにしているが、かかる構成に限定されない。

図１０は、かかる点に鑑みて成された、図７に示すデータ取込部１３１の変形例を示すブロック図である。尚、図１０に示す構成では、シリアルパラレル変換回路ＳＰ、クロック生成回路ＣＧ、ラッチＤＦ１、バッファＢＦ１及びラッチクロック生成回路ＬＣＸについては、図７に示されるものと同一である。また、図１０に示す構成では、図７に示されるデータ制御回路ＤＣＣに代えてデータ制御回路ＤＣＱを採用している。データ制御回路ＤＣＱは、周期ＣＹ毎に、その周期ＣＹ内において１／Ｎの時間だけ論理レベル１となり、他の期間は画素データを無効化する論理レベル０となるデータ有効化信号ＥＮ₁〜ＥＮ_Nを生成する。尚、基準クロック信号ＣＫＲ、及びデータ有効化信号ＥＮ₁〜ＥＮ_Nの位相は互いに異なっている。

更に、図１０に示す構成では、夫々が同一の内部構成からなる分割データラッチ部Ｗ₁〜Ｗ_Nを有する。分割データラッチ部Ｗ₁〜Ｗ_Nの各々は、図７に示されるアンドゲートＡＮａ、バッファＢＦ２ａ、データラッチＤＬａ１〜ＤＬａ２４０からなる。図１０に示すように、分割データラッチ部Ｗ₁〜Ｗ_Nの各々には、画素データとして、画素データ群ＳＤＢをＮ分割した分割画素データ群ＳＤ₁〜ＳＤ_Nが供給される。更に、分割データラッチ部Ｗ₁〜Ｗ_Nの各々には、データ有効化信号として、互いに位相が異なるデータ有効化信号ＥＮ₁〜ＥＮ_Nが供給される。

つまり、データ取込部１３１の第３の実施例としては、基準クロック信号ＣＫＲに同期させて取り込んだ画素データ群ＲＤＢをＮ個の画素データに分割し、Ｎ系統のアンドゲートによってＮ個の画素データのうちの１つを順次異なるタイミングにて有効化してデータラッチ群に供給する構成であれば良いのである。

要するに、図５〜図１０に示される構成を有するデータ取込部１３１としては、以下の第１のラッチ（ＤＦ１）、第１のバッファ（ＢＦ１）、多相化部（ＤＣＸ、ＤＦ２ａ、ＤＦ２ｂ、ＤＣＣ、ＡＮａ、ＡＮｂ、ＤＣＺ、ＤＣＱ）、第２のバッファ（ＢＦ２）及びデータラッチ（ＤＬａ１〜ＤＬａ２４０、ＤＬｂ１〜ＤＬｂ２４０）を含むものであれば良いのである。

第１のラッチは、基準クロック信号（ＣＫＲ）に同期させてＬ（Ｌは２以上の整数）個の入力画素データ片（ＰＤ）を同時に取り込み、取り込んだＬ個の入力画素データ片を第１の画素データ群（ＲＤＢ）として出力する。第１のバッファは、当該第１の画素データ群を増幅して得られた第１の増幅画素データ群（ＳＤＢ）を出力する。多相化部は、第１の増幅画素データ群をＮ（Ｎは２以上の整数）個に分割した第１〜第Ｎの分割画素データ群（ＳＤ₁〜ＳＤ_N）を、基準クロック信号とは位相が異なり且つ互いに位相が異なる第１〜第Ｎの位相を有する第１〜第Ｎの多相化分割画素データ群（ＴＤ）に変換する。第２のバッファは、多相化部から出力された第１〜第Ｎの多相化分割画素データ群を増幅して得られた第１〜第Ｎの分割増幅画素データ群を出力する。データラッチは、第１〜第Ｎの分割増幅画素データ群を取り込み、取り込んだ第１〜第Ｎの分割増幅画素データ群をｎ個の画素毎に出力する。

かかる構成を採用することにより、データラッチ駆動用の第２のバッファＢＦ２の前段に設けられているデータ送信用のバッファＢＦ１の動作タイミングをも考慮して、各バッファに流れる動作電流のタイミングを時間的に３箇所以上の時点に分散させることが可能となる。よって、図３に示す構成を採用した場合よりも、動作電流が同時に流れ込むことによって発生するノイズの量を大幅に低減することが可能となる。

尚、データ取込部１３１の構成としては、図５に示す第２の実施例によるデータ取込部１３１の構成に、図７に示す第３の実施例におけるデータ制御回路ＤＣＣ及びアンドゲートＡＮａ及びＡＮｂを組み込むようにしても良い。

例えば、図１１に示すように、バッファＢＦ１とラッチＤＦ２ａとの間にアンドゲートＡＮａを設け、バッファＢＦ１とラッチＤＦ２ｂとの間にアンドゲートＡＮｂを設ける。この際、データ制御回路ＤＣＣは、図８に示すように、相補的に論理レベル０から論理レベル１、又は論理レベル１から論理レベル０に遷移するデータ有効化信号ＥＮａ及びＥＮｂを生成する。アンドゲートＡＮａは、データ有効化信号ＥＮａが論理レベル１である場合にだけ分割画素データ群ＳＤ₁をラッチＤＦ２ａに供給し、データ有効化信号ＥＮａが論理レベル０である場合には全ビットが論理レベル０となる分割画素データ群ＳＤ₁をラッチＤＦ２ａに供給する。アンドゲートＡＮｂは、データ有効化信号ＥＮｂが論理レベル１である場合にだけ分割画素データ群ＳＤ₂をラッチＤＦ２ｂに供給し、データ有効化信号ＥＮｂが論理レベル０である場合には全ビットが論理レベル０となる分割画素データ群ＳＤ₂をラッチＤＦ２ａに供給する。

図１１に示す構成によれば、ラッチＤＦ２ａ及びＤＦ２ｂのみならず、アンドゲートＡＮａ及びＡＮｂにおいてもデータの遷移を強制的に停止させることができるので、ノイズ低減効果を高めることが可能となる。尚、図５に示す第２の実施例によるデータ取込部１３１の構成に、アンドゲートＡＮａ及びＡＮｂを組み込む箇所は、図１１に示すようなバッファＢＦ１及びラッチＤＦ２ａ（ＤＦ２ｂ）間に限定されない。例えば、アンドゲートＡＮａをラッチＤＦ２ａとバッファＢＦ２ａとの間に設け、アンドゲートＡＮｂをラッチＤＦ２ｂとバッファＢＦ２ｂとの間に設けても良い。或いは、バッファ２ａと、データラッチＤＬａ１〜ＤＬａ２４０との間にアンドゲートＡＮａを設け、バッファ２ｂと、データラッチＤＬｂ１〜ＤＬｂ２４０との間にアンドゲートＡＮｂを設けるようにしても良いのである。

１１ 駆動制御部
１３ データドライバ
２０ 表示デバイス
１３１ データ取込部
ＢＦ１、ＢＦ２ バッファ
ＣＧ クロック生成回路
ＤＣ 遅延回路
ＤＦ１、ＤＦ２ ラッチ
ＤＬ１〜ＤＬ２４０ データラッチ

Claims (5)

1. 画素毎の輝度レベルを表す入力画素データ片に基づきｎ（ｎは２以上の整数）個のデータラインに階調電圧を印加するドライバであって、
   基準クロック信号に同期させてＬ（Ｌは２以上の整数）個の前記入力画素データ片を取り込み第１の画素データ群として出力する第１のラッチと、
   前記第１の画素データ群を増幅して得られた第２の画素データ群を出力する第１のバッファと、
   前記第２の画素データ群をＮ（Ｎは２以上の整数）個に分割した第３の画素データ群を、前記基準クロック信号とは位相が異なり且つ互いに位相が異なる第４の画素データ群に変換する多相化部と、
   前記第４の画素データ群を増幅して得られた第５の画素データ群を出力する第２のバッファと、
   前記第５の画素データ群を取り込みｎ個の画素毎に出力するデータラッチと、を有することを特徴とするドライバ。
2. 前記多相化部は、前記基準クロック信号を夫々異なる第１〜第Ｎの期間だけ遅延させることにより第１〜第Ｎのクロック信号を生成する遅延回路と、前記第３の画素データ群を前記第１〜第Ｎのクロック信号に夫々同期させて取り込み前記第４の画素データ群として出力する第２のラッチと、を含むことを特徴とする請求項１に記載のドライバ。
3. 前記多相化部は、前記第３の画素データ群を順次択一的に所定期間の間で有効化させる第１〜第Ｎのデータ有効化信号を生成するデータ制御回路と、
   前記第３の画素データ群と、前記第１〜第Ｎのデータ有効化信号とが供給される第１〜第Ｎのアンドゲートと、を含み、
   前記第１〜第Ｎのアンドゲートの各々は、前記データ有効化信号が前記有効化を示すときには前記第３の画素データ群を前記第４の画素データ群として前記第２のバッファに供給する一方、前記データ有効化信号が前記有効化を示さないときにはゼロを示す前記第４の画素データ群を前記第２のバッファに供給することを特徴とする請求項１に記載のドライバ。
4. 前記多相化部は、
   前記基準クロック信号を夫々異なる第１〜第Ｎの期間だけ遅延させることにより前記第
   １〜第Ｎのクロック信号を生成する遅延回路と、
   前記第３の画素データ群を順次択一的に所定期間の間で有効化させる第１〜第Ｎのデータ有効化信号を生成するデータ制御回路と、
   前記第３の画素データ群と、前記第１〜第Ｎのデータ有効化信号とが供給される第１〜第Ｎのアンドゲートと、を含み、
   前記第１〜第Ｎのアンドゲートの各々は、前記データ有効化信号が前記有効化を示すときには前記第３の画素データ群を出力する一方、前記データ有効化信号が前記有効化をしめさないときにはゼロを示す前記第３の画素データ群を出力することを特徴とする請求項１記載のドライバ。
5. 前記第１〜第Ｎのアンドゲートから出力された前記第３の画素データ群を前記第１〜第Ｎのクロック信号に夫々同期させて取り込み前記第４の画素データ群として出力する第２のラッチをさらに含む請求項４に記載のドライバ。

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