JPH0237387A - 表示パネル駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は液晶表示パネルあるいはプラズマ表示パネル
等を駆動する際に用いられる表示パネル駆動回路に関す
る。

「従来の技術」 近年、液晶表示パネルのセグメント電極（縦電極）を駆
動するｔＣ（セグメント・ドライバ）が種々開発されて
いる。そして、Ｉっの表示パネルを駆動する場合、例え
ば８個のセグメント・ドライバが使用される。このセグ
メント・ドライバはいずれも、データ入力端、クロック
入力端、ＥＩ（エネーブル・イン）端子、ＥＯ（エネー
ブル・アウト）端子等の端子を有し、また内部に、表示
データが記憶される多数のラッチ（例えば、３２ビツト
のラッチ１０個）、各ラッチへロードパルスを出力する
ロードパルス発生回路、ラッチの出力に基づいてセグメ
ント電極を駆動する電極駆動回路を有している。

このセグメント・ドライバの使用時においては、第１番
目のセグメント・ドライバのＥＯ端子が第２番目のセグ
メント・ドライバのＥｌ端子に、第２番目のセグメント
・ドライバのＥＯ端子が第３番目のセグメント・ドライ
バのＥＩ端子に、・・・・・・第７番目のセグメント・
ドライバのＥＯ端子が第８番目のセグメント・ドライバ
のＥｌ各々接続され、また、各セグメント・ドライバに
設けられている駆動信号出力端子が表示パネルのセグメ
ント電極に接続される。そして、パネル駆動時には、ま
ず、第１番目のセグメント・ドライバのＥＩ端子へ“ｌ
”が印加され、そして、同ドライバの各ラッチ内に順次
クロックパルスのタイミングで表示データが読み込まれ
、総てのドライバ内に表示データが読み込まれると、同
ドライバのＥＯ端子から“ｌ”信号が出力されて第２番
目のセグメント・ドライバのＥｌ端子へ印加され、これ
により、以後、第２番目のドライバの各ラッチ内に表示
データが読み込まれ、同ドライバの総てのラッチ内に表
示データが読み込まれると、ＥＯ端子から“ｌ°倍信号
出力されて第３番目のセグメント・ドライバのＥｌ端子
へ印加され、以下、順次同様の処理が繰り返される。そ
して、８個のドライバの各ラッチの総てに表示データが
読み込まれた時点で各ラッチの出力が各々電極駆動回路
へ供給され、これにより、セグメント電極が駆動される
。

第１３図は従来のセグメント・ドライバ内に設けられて
いるロードパルス発生回路の構成例を示すブロック図で
あり、この図に示す回路は、Ｅｌ端子にｌ”信号が印加
されると、制御回路１がこれを検知し、ゲート回路２を
開状態とすると共に、カウンタ３をリセットする。ゲー
ト回路２が開状態になると、クロック端子ＯＫへ印加さ
れているクロックパルスがシフトレジスタ４へ供給され
、これにより、以後、同シフトレジスタ４の出力端Ｑ、
、Ｑ、・・・・・・がクロックパルスのタイミングで順
次”１”となり、この“１”信号がロードパルスとして
各ラッチへ順次供給される。そして、ラッチの数だけロ
ードパルスが出力されると、制御回路１がカウンタ３の
カウント出力に基づいてそれを検知し、ゲート回路２を
閉状態にすると共に、ＥＯ端子へ“ｌ”信号を出力する
。

「発明が解決しようとする課題」 ところで、上述した従来のロードパルス発生回路にあっ
ては、シフトレジスタ４の他にカウンタ３、制御回路ｌ
が必要であり、このため、構成が複雑になり、使用素子
数が多くなる欠点があった。

なお、第１３図の回路の他にも種々のロードパルス発生
回路が考えられているが、　いずれも第１３図の回路と
同様に構成が複雑になる欠点があった。

この発明は上記の点に鑑みてなされたもので、構成が簡
単で、したがって少ない素子数で実現することができる
ロードパルス発生回路を有する表示パネル駆動回路を提
供することを目的としている。

「課題を解決するための手段」 この発明は、表示制御回路からクロックパルスに同期し
て出力される表示データに基づいて表示パネルの線状電
極を駆動する表示パネル駆動回路において、表示データ
がデータ入力端へ供給される複数のラッチ手段と、エネ
ーブル・イン端子へ印加された表示データ読込指令を読
み込み、この読み込んだ指令を前記クロックパルスに基
づいて順次シフトしつつ前記ラッチ手段の読込端子へ順
次供給し、最後のラッチ手段へ供給した後エネーブル・
アウト端子へ出力するシフトレジスタと、複数のラッチ
手段の出力に基づいて表示パネルの線状電極を駆動する
電極駆動手段とを具備してなるものである。

「作用」 この発明によれば、シフトレジスタが、エネーブル・イ
ン端子へ印加された表示データ読込指令を読み込み、こ
の読み込んだ指令をクロックパルスに基づいて順次シフ
トしつつロードパルスとしてラッチ手段の読込端子へ順
次供給し、最後のラッチ手段へ供給した後エネーブル・
アウト端子へ出力するようになっているので、従来のも
ののようにカウンタ等を必要とせず、構成が極めて簡単
になり、したがって、回路の遅延動作を小さくすること
ができ、高速動作が可能となる。

「実施例」 以下、この発明の一実施例による表示パネル駆動回路を
適用したデイスプレィシステムの構成を、図面を参照し
て説明する。

第１図は同デイスプレィシステムの全体構成を示すブロ
ック図である。この図に示すデイスプレィシステムは、
液晶表示パネル２３によって白／黒４階調の画像表示を
行うシステムであるが、モニタ用のカラー画像表示装置
９も接続することができろようになっている。そして、
各種のタイミング信号は、ＣＲＴ表示装置９のためのタ
イミング信号、すなわち、ドブトクロックＤＣ１水平同
期信号ＨＳ　Ｙ　Ｎ等が基準となっており、例えば液晶
表示パネル２３の駆動回路において使用されるロードパ
ルスＬＰは水平同期信号Ｈ８ＹＮが兼用される。また、
ＶＲＡＭ（ビデオＲＡ　Ｍ）４内には、表示データがカ
ラーコードによって記憶されている。

（Ａ）システム部ＳＹ 第１図に示すデイスプレィシステムは大きく分けると、
システムＩＳＹとパネルユニットＰＹとに分けられる。

まず、システム部ＳＹについて説明する。符号ｌはＣＰ
Ｕ（中央処理装置）、２はＣＰＵＩにおいて用いられる
プログラムが記憶されたＲＯＭおよびデータ記憶用のＲ
ＡＭからなるメモリ、３は表示コントローラ、４はＶＲ
ＡＭ（ビデオＲＡＭ）、５はタイミング信号発生回路で
ある。ＣＰＵＩは表示ドツト対応のカラーコード（８ビ
ツト）をパスラインＢｌを介して表示コントローラ３へ
出力する。表示コントローラ３は、供給されたカラーコ
ードをＶＲＡＭ４に書き込み、また、ＶＲＡＭ４内のカ
ラーコードをタイミング信号発生回路５から出力される
ドツトクロックのタイミングで順次読み出し、ルックア
ップテーブル６へ出力する。タイミング信号発生回路５
は、上述したドツトクロックその他各種のタイミング信
号を発生し、各部へ出力する。ルックアップテーブル６
は表示コントローラ３から出力される表示ドツト対応の
カラーコードをＲ（赤）データ、Ｇ（緑）データ、Ｂ（
青）データ（各４ビツト）に変換し、ＤＡＣ（ディジタ
ル／アナログコンバータ）７および階調データ形成回路
８へ出力する。ＤＡＣ７は、ルックアップテーブル６か
ら出力されたＲ、Ｇ、Ｂデータをそれぞれアナログカラ
ー信号に変換し、ＣＲＴ表示装置９へ出力する。このカ
ラー信号によってＣＲＴ表示装置９の表示画面にカラー
画像表示が行なわれる。

他方、階調データ形成回路８は、Ｒ，Ｇ、Ｂデータ（１
２ピツト）をモノクロ表示における階調を表す２ビツト
の表示データに変換し、この表示データを４ドツト分ま
とめて８ビツトの表示データＶＤＯ〜７としてインター
フェイス回路ｌＯへ出力する。（なお、表示パネル２３
がカラー液晶表示パネルであった場合、この階調データ
形成回路８は、Ｒ，Ｇ、Ｂデータを各々４階調を表示す
る２ビツトのデータに変換し、このデータを８ビット単
位で、言い替えれば、４／３ドツト分まとめて、表示デ
ータＶＤＯ〜７としてインクフェイス回路ＩＯへ出力す
る。） 第２図はインターフェイス回路１０の構成を示す回路図
であり、また、第３図は同インターフェイス回路ｔＯの
動作を示すタイミングチャートである。第２図において
、１２は８ビツトのレジスタであり、タイミング信号発
生回路５から出力される第１転送りロックＴＣＫの立ち
上がりにおいて表示データＶＤＯ〜７を読み込み、ドラ
イバ１３へ出力する。なお、第１転送りロックＴＣＫは
ドツトクロックに同期し、その周波数がドツトクロック
の周波数の１／４のクロックパルスである。

ドライバ１３はレジスタ１２から出力される表示データ
を駆動し、表示データＴＤＯ〜７として出力する。タイ
ミング信号Ｄ　Ｔ　Ｍ　Ｇは、ＣＲＴ表示装置９のドツ
ト表示が行なわれるタイミングにおいて“ビとなるデイ
スプレィタイミング信号であり、オアゲート１４を介し
てＤ−ＰＦ（デイレイフリップフロップ）１５のデータ
入力端りへ供給される。

Ｄ−ＦＦ　１５は、第１転送りロー）りＴＣＫの立ち上
がりにおいてオアゲート１４の出力を読み込むフリップ
フロップであり、水平同期信号ＨＳＹＮによってリセッ
トされる。このＤ−ＦＦ　１４の出力信号り、ＴＭは、
デイスプレィタイミング信号ＤＴＩＭが“ｌ”となった
後、第１転送りロックＴＣＫの最初の立ち上がりにおい
て”ｔ”となり、水平同期信号Ｈ９ＹＮの立ち上がりに
おいて“０”に戻る（第３図）。１６はアンドゲート、
１７はＤＦＦであり、このＤ−Ｆ’Ｆ　Ｉ　７はインバ
ータ１８の立ち上がり、すなわち、第１転送りロックＴ
ＣＫの立ち下がりにおいてアンドゲートＩ６の出力を読
み込み、また、水平同期信号Ｈ８ＹＮによってリセット
される。また、Ｄ−ＦＦ’１７の出力端Ｑの信号がアン
ドゲート１６を介してＤ−ＦＦ　１７の入力端りへ供給
されている。この結果、信号ＤＴＭが“ｌ”の場合にＤ
−ＦＦ　１７がトリガフリップフロップとして動作し、
第１転送りロックＴＣＫのＪち下がり毎に出力端Ｑ、Ｑ
の信号が反転する。このＩ）−ＦＦ　１７の出力端Ｑ、
Ｑの信号は各々、ドライバ１９によって駆動され、第２
転送りロックＳＣＥ、ＳＣＯとして出力される。

しかして、上述したことから明らかなように、第２転送
りロックＳＣＥ、ＳＣＯは各々、第１転送りロックＴＣ
Ｋの１／２の周波数のクロックパルスであり、互いに位
相が１８０°ずれており、また、デイスプレィタイミン
グ信号ＤＴＩＭが立ち上った後出力され、次の水平同期
信号ＨＳＹＮの立ち上がりにおいてＯＦＦとなる。また
、第３図から明らかなように、第２転送りロックＳＣＥ
の立ち上がりは、表示データＴＤＯ〜７の第Ｏ１第２・
・・・・・番目の出力タイミングの中央となり、第２転
送りロックＳＣＯの立ち上がりは表示データＴＤＯ〜７
の第１．第３・・・・・・番目の出力タイミングの中央
となる。

（Ｂ）パネルユニットＰＹ 第１図に示す符号ＰＹは一体的に構成されたパネルユニ
ットであり、液晶表示パネル２３と、この表示パネル２
３のコモン電極（横電極）を駆動するコモンドライバユ
ニット２４と、表示パネル２３のセグメント電極（縦電
極）を駆動するセグメントドライバユニット２５と、　
インターフェイス回路１０から出力される表示データＴ
ＤＯ〜７を１６ビツトの表示データＤＯＯ〜１５に変換
するパラレルコンバータ２６とから構成されている。

（１）表示パネル２３ 表示パネル２３は、セグメント電極か６４０本。

コモン電極が４８０本の液晶パネル（６４０Ｘ４８０ド
ツト）であり、駆動上は第４図または第５図に示すよう
に上山面２３ａと下山面２３ｂに分割され、２パネルと
して駆動される。（なお、この表示パネル２３がカラー
液晶表示パネルの場合は、Ｒ、Ｇ　、Ｂに対応して横方
向のドツト数が３倍となり、したがって、セグメント電
極が６４０Ｘ３本となる。） （２）コモンドライバユニット２４ コモンドライバ二二＝ｔ　ト２４は第５図に示すように
４個のコモンドライバ２４ａ〜２４ｄによって構成され
ている。コモンドライバ２４ａ、２４ｃは各々、１６０
個のフリップフロップをシリーズ接続したシフトレジス
タと、各フリ・ノブフロップの出力が“１”の時、対応
するコモン電極を交流駆動する交流駆動回路とから構成
されている。そして、各々のデータ入力端子ＤＩには垂
直同期信号ＶＳＹＮが印加され、各々のクロック端子Ｇ
Ｋには水平同期信号Ｉ−（Ｓ　Ｙ　Ｎが印加されている
。また、最後のフリップフロップの出力信号が端子ＤＯ
から出力されるようになっている。また、コモンドライ
バ２４ｂ、２４ｄは各々８０個のフリップフロップをシ
リーズ接続したシフトレジスタと交流駆動回路とから構
成され、各々のデータ入力端Ｔ−ＤＩにはコモンドライ
バ２４ａ、２４ｃの端子Ｄｏの信号が印加され、各々の
クロック端子ＯＫには水平同期信号ＨＳ　Ｙ　Ｎが印加
されている。

しかして、垂直同期信号ＶＳＹＮが“ｌ”となった時点
において水平同期信号１−Ｔ　Ｓ　Ｙ　Ｎが立ち上がる
と（第１１図参照）、コモンドライバ２４ａ２４Ｃの最
初のフリップフロップに“ｌ”が読み込まれ、これによ
り上置面２３ａ、下画面２３ｂの各第０行目（最上行）
のコモン電極が駆動される。次に、水平同期信号Ｈ９Ｙ
Ｎが再び立ち上がると、最初のフリップフロップに読み
込まれていた“１”が次のフリップフロップにシフトさ
れ、次のフリップフロップの出力が“１”となり、上画
面２３ａ、下画面２３ｂの各第１行目のコモン電極が駆
動される。

以下、水平同期信号Ｈ９ＹＮが立ち上がる毎に、上画面
２３ａ、下画面２３ｂの第２行目、第３行目・・・・・
・のコモン電極が順次駆動される。そして、上画面２３
ａ、下画面２３ｂの第２３９行目のコモン電極が駆動さ
れると、次に再び垂直同期信号ＶＳＹＮおよび水平同期
信号ＨＳ　Ｙ　Ｎ　ｈ＜共に“ｌ”となり、上記の動作
が繰り返される。

（３）パラレルコンバータ２６ 第６図はパラレルコンバータ２６の構成を示す回路図、
また、第７図はパラレルコンバータ２６の動作を説明す
るためのタイミングチャートである。第６図において３
１．３２は各々受信データを増幅するレンーバ　３３〜
３５はレジスタ、３６．３７はＤ−ＦＦである。Ｄ−Ｆ
Ｆ３６は、その出力端Ｑとデータ入力端りとが接続され
ており、トリガフリップフロップとして動作する。

このような構成において、レジスタ３３は第２転送りロ
ックＳＣＥの立ち上がりにおいて表示データＴＤＯ〜７
を読み込む。したがって、このレジスタ３３の出力デー
タＲＤＯ〜７は、第７図に示すように、表示データＴＤ
Ｏ〜７の第０．第２゜第４・・・・・・番目のデータと
なる。また、レジスタ３４は第２転送りロックＳＣＯの
立ち上がりにおいてデータＲＤＯ〜７を読み込み、レジ
スタ３５は同転送りロックＳＣＯの立ち上かにおいて表
示データＴＤＯ〜７を読み込む。この結果、レジスタ３
４．３５から出力される表示データＤＯＯ〜１５は、第
７図に示すように、表示データＴＤＯ〜７を２データ毎
にまとめた１６ビツトのデータとなる。また、Ｄ−ＦＦ
３６は第２転送りロックＳＣＯの立ち上がりにおいてト
リガされ、水平同期信号ＨＳ　Ｙ　Ｎによってリセット
される。また、ＤＦＦ３７は第２転送りロックＳＣＥの
立ち上がりにおいてＤ−ＦＦ３６の出力を読み込む。し
たがって、Ｄ−ＦＦ３７の出力端Ｑ、Ｑから出力される
信号ＣＰＯ，ＣＰＥは各々第７図のようになる。そして
、これらの信号が各々第３転送りロックＣＰＯ，ＣＰＥ
として出力される。すなわち、第３転送りロックＣＰＯ
，ＣＰＥは各々第２転送りロックＳＣＥ、ＳＣＯの１／
２の周波数であり、互いに位相が１８０°ずれており、
また、第７図から明らかなように、表示データＤＯＯ〜
１５の変化点と次の変化点の中央において、立ち上がり
あるいは立ち下がる。

（４）セグメントドライバユニット２５◇構成 セグメントドライバユニット２５は、第５図に示すよう
に、８個の同一構成のセグメントドライ／＜ＳＤＯ〜Ｓ
Ｄ７から構成されている。第８図はセグメントドライバ
ＳＤＯ〜ＳＤ７の構成を示す回路図である。符号４１は
クロブクコントロール回路であり、アンドゲート４２と
、ナントゲート４３と、インバータ４４．４５と、オア
ゲート４６とから構成されている。４８は１１ビツトシ
フトレジスタ回路であり、Ｄ−ＦＦ４９−０〜４９−１
０と、インバータ５０と、アントゲ−）５１とから構成
されている。５３はラッチ回路であり、３２ビツトのラ
ッチ５４−０〜５４−９から構成されている。５５はパ
ラレルコンバータ２６から出力される表示データＤＯＯ
〜１５を読み込む１６ビツトのラッチ、５６はラッチ５
５の出力データを読み込むレジスタであり、ラッチ５５
の出力データがラッチ５４−０〜５４−９の各入力端の
上位１６ビツトへ供給され、レジスタ５６の出力データ
が下位１６ビツトへ供給される。５７は２ビツトのラッ
チ１６０個によって構成されるラッチ回路であり、上述
したラッチ回路５３の出力データ（３２０ビツト）を読
み込み、次段へ出力する。

５８はグレイカウンタ（ＧＬＣ）回路であり、第９図に
示すように、２ビツトのカウンタ６０と、ノアゲート６
１と、インバータ６２．６３と、アンドゲート６４とか
ら構成されている。第８図の６６は幅変調部であり、１
６０個の幅変調回路Ｃ■から構成されている。これらの
幅変調回路ＣＶは各々、第９図に示すようにオアゲー）
６６．６７と、３人力ナンドゲート６８と、２人力ナン
ドゲート６９，７０．７１とから構成されており、ラン
チ回路５７内の２ビツトのラッチＬＡの出力に応じたパ
ルス幅の信号Ｐ　Ｗ　ｉを、グレイカウンタ回路５８の
出力に基づいて作成し、交流駆動部７４へ出力する。交
流駆動部７４は、幅変調部６６の出力信号ＰＷｉ（ｉ＝
０〜１５９）に各々対応する１６０個の交流駆動回路か
ら構成され、各交流駆動回路は、信号Ｐ　Ｗ　ｉによっ
て決まるレベルの電圧で表示パネルのセグメント電極を
交流駆動する。

なお、上記の構成において、クロックコントロール回路
４１およびシフトレジスタ回路４８がラッチ５４−θ〜
５４−９へロードパルスを供給するロードパルス発生回
路を構成している。

◇動作 次に、上述したセグメントドライバユニット２５の動作
を第１０図および第１１図に示すタイミングチャートを
参照して説明する。

■概略動作 最初に、動作の概略を説明する。第５図に示すパラレル
コンバータ２６からは、水平同期信号Ｈ９ＹＮの発生タ
イミングの後に、まず、表示パネル２３の主画面２３ａ
（第４図参照）の第０行のドブ）ａｏ−ａ７を表示する
ための表示データＤＯＯ〜１５（１６ビツト）か出力さ
れる。なお、前述したように、このデイスプレィ装置に
おいては、■ドツトを表示するためのデータは２ビツト
である。上記表示データＤＯＯ〜１５はセグメントドラ
イバＳＤＯのラッチ５５（第８図）を通過し、レジスタ
５６に読み込まれる。次に、ドツトａ８〜ａ１５の表示
データが出力される。この直後において、上述したレジ
スタ５６の出力データ（ドツトａＯ〜ａ７の表示データ
）とラッチ５５の出力データ（ドブ）ａ８〜ａ１５の表
示データ）とが３２ビツトのラッチ５４−０（第８図）
に読み込まれる。

次に、パラレルコンバータ２６から、ドツトａＩ６〜ａ
２３の表示データ、ドツトａ２４〜ａ３１の表示データ
（計３２ピット）が順次出力された時点で、その表示デ
ータが上記と同様にしてセグメントドライバＳＤＯのラ
ッチ５４−１に読み込まれ、以下、同様にして、ラッチ
５４−２〜５４−９に順次表示データが読み込まれる。

そして、セグメントドライバＳＤＯのラッチ５４−Ｏ〜
５４−９の総てに表示データが読み込まれると、セグメ
ントドライバＳＤＯの端子ＥＯが“Ｉ”となり、この“
ｌ”信号がセグメントドライバ５ＤＩ（第５図）の端子
Ｅｌへ供給される。これにより、以後、パラレルコンバ
ータ２６から出力される表示データがセグメントドライ
バＳＤＩのラッチ５４−θ〜５４−９に順次読み込まれ
る。

以下、パラレルコンバータ２６が主画面２３ａの第０行
目の各ドツトの表示データを順次出力すると、出力され
た表示データがセグメントドライバＳＤ２．ＳＤａ内の
ラッチ５４−０〜５４−９に順次読み込まれる。次に、
パラレルコンバータ２６から、下画面２３ｂの第０行目
のドツトｂｏ〜ｂ６３９の表示データが順次１６ビツト
単位で出力される。これらの表示データは、上記と同様
にして、セグメントドライバＳＤ４〜ＳＤ７内のラッチ
５４−０〜５４−９に順次読み込まれる。

このようにして、セグメントドライバＳＤＯ〜ＳＤ７内
に主画面２３ａおよび下画面２３ｂの第０行目の表示デ
ータが読み込まれると（第１０図参照）、次に、タイミ
ング信号発生回路５（第１図）から水平同期信号Ｈ９Ｙ
Ｎおよび垂直同期信号ＶＳＹＮが出力される。水平同期
信号Ｈ９ＹＮが出力されると、セグメントドライバ５Ｄ
Ｏ−８Ｄ７内のラッチ５４−Ｏ〜５４−９の出力データ
がラッチ回路５７内に読み込まれ、このラッチ回路５７
に読み込まれたデータが幅変調部６６を介して交流駆動
部７４へ印加され、交流駆動部からラッチ回路５７に読
み込まれた表示データに対応する駆動信号が表示パネル
２３のセグメント電極へ出力される。一方、水平同期信
号ＨＳ　Ｙ　Ｎおよび垂直同期信号ＶＳＹＮが共に出力
されると、前述したようにコモンドライバ２４ａ、２４
ｃ（第５図）の最初のフリップフロップに各々“１”が
読み込まれ、これにより、主画面２３ａ、下画面２３ｂ
の各第０行目のコモン電極が駆動される。こうして、主
画面２３ａ、下画面２３ｂの各第０行目の表示が行なわ
れる。そして、この第０行目の表示は、次に水平同期信
号ＨＳＹＮが出力されるまでの間（厳密には少しずれる
）連続的に行なわれる。

一方、上述した第０行目の表示が行なわれている間に、
パラレルコンバータ２６からは、画面２３ａ、２３ｂの
第１行目の表示データが順次出力される。そして、出力
された表示データがセグメントドライバＳＤＯ〜ＳＤ７
のラッチ５４−０〜５４−９に順次読み込まれる。そし
て、画面２３ａ。

２３ｂの第１行の表示データが全て読み込まれた時点で
再び水平同期信号ＨＳ　ＹＮが出力され、以後、画面２
３ａ、２３ｂの第１行目の表示が行なわれる。以下、同
様にして画面２３ａ、２３ｂの第２行目、第３行目・・
・・・・が順次表示される。そして、画面２３ａ、２３
ｂの第２３９行目の表示が終了すると、再び垂直同期信
号ＶＳＹＮおよび水平同期信号ＨＳ　Ｙ　Ｎが共に出力
され、以下、上記と同様の動作が繰り返される。

■クロックコントロール回路４１．シフトレジスタ回路
４８．ラッチ回路５３．ラッチ５５．レジスタ５６（第
８図）の詳細動作 まず、水平同期信号Ｈ９ＹＮが出力されると、Ｄ−ＦＦ
４９−０〜４９−１０が各々リセットされる。これによ
り、インバータ５０の出力信号ＳＴｏが“ｌ”、Ｄ−Ｆ
Ｆ４９−１〜４９−１ｏの出力信号５ＴＩ−８Ｔ９およ
びＦＥが各々“０”となる。信号ＦＥが“０”になると
、アンドゲート５１の出力が“０”となり、したがって
、インバータ４４の出力が“１”となる。ここで、端子
Ｅｌへ“０“が印加されている場合は、アンドゲート４
２の出力信号ＡＣＴが“０”となり、したがって、ナン
トゲート４３の出力およびオアゲート４６の出力が共に
“１”に固定される。この場合、ラッチ５４−〇〜５４
−９に表示データが読み込まれることはない。

次に、端子Ｅｌへ“ｌ”が印加されると、アンドゲート
４２の出力信号ＡＣＴが“ｌ“となり、インバータ４５
の出力が“０”となる。この結果、以後、転送りロック
ＣＰＥがオアゲート４６からクロックパルスＣＫＥとし
て出力され、また、ナントゲート４３から転送りロック
ＣＰｏを反転した信号がクロックパルスＣＫＯとして出
力される。

さて、セグメントドライバ５ＤＯ（第５図）は端子ＥＩ
へ常時“ｌ”が印加されており、水平同期信号ＩＩ　Ｓ
　Ｙ　Ｎが出力された時点において信号Ａ　ＣＴが“Ｉ
”となる。信号ＡＣＴが“ｌ”になると、ラッチ５５が
スルー状態となる。この状態において、パラレルコンバ
ータ２６から、第１１図に示すように、表示データＤＯ
Ｏ〜１５および第３転送りロックＣＰＥ、ＣＰＯが出力
されると、オアゲート４６（第８図）、ナントゲート４
３から各々第１１図に示すクロックパルスＣＫＥ、ＣＫ
Ｏが出力される。そして、クロックパルスＣＫＥの最初
のｑち下がりにおいて、ラッチ５５を通過した表示デー
タＤＯＯ〜１５の第０番目のデータがレジスタ５６に読
み込まれる。次に、クロックパルスＣＫＯが立ち上がる
と、Ｄ−ＦＦ４９−０〜４９−１０が各入力端りのデー
タを読み込む。この結果、インバータ５０の出力信号Ｓ
ＴＯが“０”に立ち下がり（第１１図参照）、この立ち
下がりにおいて、レジスタ５６から出力されている第０
番目の表示データＤＯＯ〜１５およびラッチ５５から出
力されている第１番目の表示データＤＯＯ〜１５が共に
ラッチ５４−Ｏに読み込まれる。またこの時、第１１図
に示すように、Ｄ−ＦＦ４９−１の出力信号ＳＴＩが“
１″に立ち上がる。

次に、クロックパルスＣＫＥが、再び立ち下がると、第
２番目の表示データＤＯＯ〜１５がレジスタ５６に読み
込まれ、次いでクロックパルスＣＫＯが立ち上がると、
信号ＳＴＩが“０”に立ち下がり、この立ち下かりにお
いて、ラッチ５４−１に第２番目および第３番目の表示
データＤＯＯ〜１５が読み込まれる。また、この時、Ｄ
−ＦＦ４９−２の出力信号ＳＴ２が“ｌ”に立ち上がる
。以下、同様の動作が繰り返されて、ラッチ５４−２〜
５４−９に順次表示データＤＯＯ〜１５が読み込まれる
。そして、最後に、Ｄ−ＦＦ４９−１０の出力信号ＦＥ
が“１”に立ち上がると（第１１図における時刻ｔｅ参
照）、この時、同時にクロックパルスＣＫＥも“ｌ”に
立ち上がることがら、アンドゲート５１の出力が“ｌｏ
となり、この“ｌ”信号が端子ＥＯから出力され、次の
セグメントドライバＳＤＩの端子Ｅｌへ印加される。こ
れにより、以後、表示データＤＯＯ〜＋５がセグメント
ドライバＳＤＩ内のラッチ５４−Ｏ〜５４−９に順次読
み込まれる。一方、アンドゲート５１の出力がＩ′にな
ると、インバータ４４の出力が“Ｏ”となり、したがっ
て、アンドゲート４２の出力信号ＡＣＴが°０“となる
。この結果、以後セグメントドライバＳＤＯに表示デー
タＤＯＱ〜１５が読み込まれることはない。また、信号
ＡＣＴか“Ｏ”になると、インバータ４５の出力が’１
”したがってオアゲート４６の出力が“ｌ”となり、こ
の“１”信号がアンドゲート５１へ供給される。この結
果、アンドゲート５１の出力、すなわち、端子ＥＯから
出力される信号が、以後“１”信号を続ける。そして、
水平同期信号ＨＳＹＮが再び出力されると、Ｄ−ＦＦ４
９−１０の出力が“０”、アンドゲート５１の出力が“
０”、信号ＡＣＴが“１”となり、表示データＤＯＯ−
１５の読み込みか再び行なわれる。

■グレイカウンタ回路５８および幅変調部６６の詳細動
作 第１２図の時刻ｔ【における水平同期信号Ｈ５ＹＮと時
刻ｔ２における水平同期信号ＨＳＹＮとの間において、
セグメントドライバ５ＤＯ−８Ｄ７のラッチ５４−０〜
５４−９に読み込まれた表示データは、時刻ｔ２におけ
る水平同期信号ＨＳＹＮの立ち下がりにおいて第８図の
ラッチ回路５７に読み込まれ、階調を示す２ビツトのデ
ータＰＸ　１ｊ（ｉ＝　Ｏ〜１５９．ｊ＝１．Ｏ）とし
て出力される。

このデータＰ　Ｘ　ｉｊは幅変調部６６内の幅変調回路
Ｃ■（第９図参照）において、パルス幅がデータＰＸｉ
ｊに応じて決まる信号ＰＷｉ（ｉ＝ｏ〜１５９）に変換
される。そして、この信号Ｐ　Ｗ　ｉに基づいて時刻ｔ
２〜Ｌ３の間（実際は、わずかにずれる）におけるドツ
ト表示が行なわれる。すなわち、第１２図に示すように
、Ｐ　Ｘ　ｉｊ＝　Ｏの場合は、時刻し２〜ｔ３におい
て信号Ｐ　Ｗ　ｉが０”となる。この場合、ドツト表示
は行なわれない。また、Ｐ　Ｘ　ｉｊ＝　１の場合は、
同図に示すパルス幅Ｔｌのパルス信号が信号Ｐ　Ｗ　ｉ
として出力され、Ｐ　Ｘ　ｉｊ＝　２の場合は、パルス
幅Ｔ２のパルス信号が信号ＰＷｉとして出力され、また
、Ｐ　Ｘ　ｉｊ＝　３の場合は、信号′ｌ”が出力され
る。

次に、上記の過程を員体的に説明する。まず、第１２図
に示す時刻ｔ２において水平同期信号１１ＳＹＮが立ち
上がると、グレイカウンタ回路５８内のカウンタ６０（
第９図）がリセットされる。次いで、水平同期信号Ｈ９
ＹＮが立ち下がると、この立ち下がりにおいてラッチ回
路５７内のラッチＬＡに表示データが読み込まれ、デー
タＰＸｉｌ。

ＰＸｉＯとして幅変調回路ＣＶへ出力される。

方、タイミング信号発生回路５（第１図）は、水平同期
信号ＨＳＹＮが“ｌ”にある間に立ち上がり、水平同期
信号ＨＳＹＮが立ち下がった直後の時刻ｔ４（第１２図
）において“０”となるパルス信号ＧＣＰを出力する。

この時刻ｔ４において、カウンタ６０の出力は１０．０
”であり、したがって、インバータ６２．６３の出力は
“１．１“である。この結果、時刻ｔ４においてパルス
信号ＧＣＰが存し下がり、ノアゲート６１から°１”信
号が出力されると、この“１”信号がアンドゲート６４
を通過し、ナントゲート６９の第２入力端へ供給される
。

この時、ラッチＬＡから出力されているデータＰ　Ｘ　
ｉｊが“１．１”以外の場合は、オアゲート６６゜６７
の少なくとも一方の出力が“０”なり、したがってナン
トゲート６８の出力が“ｌ”となっている。

この結果、アンドゲート６４から“１”信号が出力され
ると、ナントゲート６９から“０”信号が出力され、ナ
ントゲート７Ｉの第２入力端へ供給される。これにより
、ナンドゲ−１−７０，７１によって構成されているフ
リップフロップ７２がリセットされ、信号Ｐ　Ｗ　ｉが
“０”信号となる。一方、データＰＸｉｊが“１．ｌｏ
の場合は、オアゲート６６゜６７の出力が共に“１．１
”となる。この結果、ノアゲート６１の出力が“１”に
なると、ナントゲート６８の出力が“０”となり、この
“０”信号がナントゲート７０の第１入力端へ供給され
る。これにより、フリップフロップ７２がセットされ、
信号Ｐ　Ｗ　ｉが“ｌ”となる。なおこの場合、アンド
ゲート６９の出力は“１”となり、したがって、フリッ
プフロップ７２の動作に影響を与えることはない。

次に、第１２図に示す時刻ｔ５においてパルス信号ＧＣ
Ｐが再び立ち上がると、カウンタ６０のカウント出力が
１０．１”となる。この時、ラッチＬＡの出力データＰ
Ｘｉｊが’１．０’（データ「２」）であった場合は、
アンドゲート６６．６７の各出力が共に“ｌ”となる。

次に、時刻ｔ６においてパルス信号ＧＣＰが立ち下がる
と、ノアゲート６１の出力が再び“ｌ”信号となり、こ
の“１”信号がアンドゲート６４およびナントゲート６
９へ供給される。この時、ラッチＬＡの出力データＰＸ
ｉｊが上述した“１．０”であった場合は、ナントゲー
ト６８の出力が“０”となり、したがって、フリップフ
ロップ７２がセットされ、信号Ｐ　Ｗ　ｉが“１“とな
る。なお、データＰ　Ｘ　ｉｊが“１，０”以外の場合
は、ナントゲート６日の出力が“０″にならず、したが
って、フリップフロップ７２の動作状態を変化させるこ
とはない。また、上述したカウンタ６０の出力が“０．
１”の場合、さらに、カウンタ６０の出力が“ｌ、０”
の場合、“１．１”の場合はインバータ６２．６３の出
力の少なくとも一方が“０″となり、したがって、アン
ドゲート６４の出力が“０”となる。この場合、ノアゲ
ート６１の出力が“１″となっても、アンドゲート６４
゛の出力に変化はなく、したがってフリップフロップ７
２の動作状態に変化はない。

次に、第１２図に示す時刻ｔ７においてパルス信号ＧＣ
Ｐが再び立ち上がると、カウンタ６０のカウント出力が
“１．０”となる。この時、ラッチＬＡの出力データＰ
Ｘｉｊが“０．１”（データ「ｌ」）であった場合は、
アンドゲート６６．６７の各出力が共に“ｌ”となる。

次に、時刻ｔ８においてパルス信号ＧＣＰか立ち下がる
と、ノアゲート６１の出力が再び“１″信号となる。こ
の結果、ラッチＬＡの出力データＰ　Ｘ　ｉｊが上述し
た“０，１”であった場合に、ナントゲート６８の出力
が“０”となり、フリップフロップ７２がセットされ、
信号Ｐ　Ｗ　ｉが“ｌ”となる。次に、時刻ｔ３におい
て再び水平同期信号ＨＳ　Ｙ　Ｎが出力されると、カウ
ンタ６０がリセットされ、以下、上述した動作が繰り返
される。

以上がこの発明の一実施例による表示パネル駆動回路（
セグメントドライバＳＤ）を適用したデイスプレィシス
テムの詳細である。なお、上記実施例はこの発明を液晶
パネルの駆動回路に適用した場合であるか、この発明は
プラズマデイスプレィ等め駆動の場合にも用いることが
できる。

「発明の効果」 以上説明したように、この発明によれば、シフトレンス
タが、エネーブル・イン端子へ印加された表示データ読
込指令を読み込み、この読み込んだ指令をクロックパル
スに基づいて順次シフトしつつロードパルスとしてラッ
チ手段の読込端子へ順次供給し、最後のラッチ手段へ供
給した後エネーブル・アウト端子へ出力するようになっ
ているので、従来のもののようにカウンタ等を必要と仕
ず、構成が極めて簡単であり、したがって素子数を少な
くするとかできる効果がある。また、回路の遅延時間を
小さくすることができるので、高速動作が可能となる効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示パネル駆動回路
を適用したデイスプレインステムの全体構成を示すブロ
ック図、第２図は同デイスプレインステムにおけるイン
ターフェイス回路ｌＯの構成を示す回路図、第３図は同
インターフェイス回路１０の動作を説明するためのタイ
ミングチャート、第４図は同デイスプレィシステムにお
ける液晶表示パネル２３のドツト構成を示す図、第５図
は同ディスブレインステムにおけるパネルユニットＰＹ
の構成を示すブロック図、第６図は同デイスプレィシス
テムにおけるパラレルコンバータ２６の構成を示す回路
図、第７図は同パラレルコンバータ２６の動作を説明す
るためのタイミングチャート、第８図はこの発明の一実
施例によるセグメントドライバＳＤの構成を示す回路図
、第９図は第８図におけるラッチ回路５７．グレイカウ
ンタ回路５８９幅変調部６６の一部構成を示す回路図、
第１０図、第１１図、第１２図は各々セグメントドライ
バＳＤの動作を説明するためのタイミングチャート、第
１３図は従来の表示パネル駆動回路の要部の構成を示す
ブロック図である。 ３・・・・・・液晶表示パネル、 ＳＤ・・・・・・セグメ ン ト ド ライム、 ４−θ〜５ −９　・・ ・・・ラッチ、 ８　・・・ ・・・シフ トレジスタ回路、 ６・・・・・・幅変調部、 ・・・・・・交流駆動部。

Claims (1)

1. 【特許請求の範囲】 表示制御回路から、クロックパルスに同期して出力され
   る表示データに基づいて表示パネルの線状電極を駆動す
   る表示パネル駆動回路において、前記表示データがデー
   タ入力端へ供給される複数のラッチ手段と、 エネーブル・イン端子へ印加された表示データ読込指令
   を読み込み、この読み込んだ指令を前記クロックパルス
   に基づいて順次シフトしつつ前記ラッチ手段の読込端子
   へ順次供給し、最後のラッチ手段へ供給した後エネーブ
   ル・アウト端子へ出力するシフトレジスタと、 前記複数のラッチ手段の出力に基づいて前記表示パネル
   の線状電極を駆動する電極駆動手段と、を具備してなる
   表示パネル駆動回路。