JPH0220898A - 表示パネル駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は液晶表示パネルあるいはプラズマ表示パネル
等を駆動する際に用いられる表示パネル駆動回路に関す
る。

「従来の技術」 近年、パーソナルコンピュータ等に用いられる液晶表示
装置は、益々表示パネルが大きくなると共に、階調表示
、さらにはカラー表示も行なわれつつある。そして、こ
れに伴い、表示パネルを駆動する駆動回路に益々高速性
が要求されている。

例えば、現在の標孕的液晶パネルの１つは、６４０ｘ４
８０ドツトであり、７０サイクル駆動（１秒間に７０回
表示）である。この表示パネルを１階調（白／黒のみ）
で駆動する場合、ドツトクロックの周波数は約２２ＭＩ
（ｚ（６４０ｘ４８０ｘ７０＝２１５０４０００）とな
る。また、６４０ｘ４８０ピクセル（画素）のパネルの
カラー表示の場合、ｌビクセルが３ドツト（赤、緑、青
）で構成されるため、ドツト数は６４０ｘ４８０ｘ３と
なり、赤。

青、緑を各々１ビツトのデータで表示（８色）する場合
、ドツトクロックが２２ｘ３＝６６ＭＨｚとなる。

［発明が解決しようとする課題］ ところで、液晶表示パネルを駆動するドライバＩＣ（集
積回路）は、液晶を駆動するのに比較的高圧（約２０〜
４０ｖ）を必要とするため、高速のものが作りにくく、
せいぜい８　Ｍ　Ｈｚでしかデータ転送を行うことかで
きない。但し、現在のドライバＩＣは８ビット単位でデ
ータ転送を行うようになっているので、ドツトクロック
に直すと、６４Ｍ　Ｈｚである。すなわち、現在のドラ
イバＩＣは、Ｇ４０Ｘ４８０ピクセルのパネルの場合、
８色のカラー表示がぎりぎりの限度（実際は難しい）で
あり、それ以上の色数によるカラー表示は全く不可能で
ある。

この発明は上述した事情に鑑みてなされたもので、回路
の物理的転送スピードは現在のままで、しかも、害質的
に従来の２倍の転送スピードを達成することができる表
示パネル駆動回路を提供することを目的としている。

「課題を解決するための手段」 第１発明は、表示制御装置から第１のクロックパルスの
タイミングで出力されるＮ（Ｎは正の整数）ビットの表
示データに基づいて、表示パネルに形成された線状電極
を駆動する表示パネル駆動回路において、前記表示制御
装置から出力される表示データが印加されるデータ入力
端子と、前記第１のクロックパルスに同期し、がつ、第
１のクロックパルスの２倍の周期を有する第２のクロッ
クパルスが印加される第１のクロック端子と、前記第２
のクロックパルスと位相が１８０°異なる第３のクロッ
クパルスが印加される第２のクロック端子と、前記デー
タ入力端子へ印加されたデータを前記第２．第３のクロ
ックパルスに基づいて読み込み、Ｎビットの表示データ
として出力するデータ出力回路とを具備し、前記データ
出力回路から出力される表示データに基づいて萌記線状
電極を駆動することを特徴としている。

また、第２発明は、表示制御装置から出力される第１の
クロックパルスおよびこの第１のクロックパルスに同期
して出力されるＮ（Ｎは正の整数）ビットの第１表示デ
ータに基づいて、表示パネルに形成された線状電極を駆
動する表示パネル駆動回路において、 前記第１表示データをｋＮビットの第２表示データに変
換し、第２および第３のクロックパルスのタイミングで
出力するデータ出力手段と、前記第１のクロックパルス
に同期し、がつ、第１のクロックパルスの２ｋ倍の周期
を有する第２のクロックパルスと、この第２のクロック
パルスと位相が１８０°異なる第３の、クロックパルス
とを各々発生するクロックパルス発生手段とを具備し、 前記第２．第３のクロックパルスおよび前記第２表示デ
ータに括づいて前記線状電極を駆動することを特徴とし
ている。

「作用」 第１発明によれば、第１のクロックパルスの１／２の周
波数の第２．第３のクロックパルスによってデータ転送
を行い表示パネルを駆動することができる。すなわち、
内部的に従来の１／２の転送速度でデータが転送され、
したがって、従来の２倍のスピードで表示制御装置から
パネル駆動回路へデータを送ることが可能となる。

また、第２発明によれば、第１のクロックパルスの１／
２ｋの周波数の第２．第３のクロックパルスによってデ
ータ転送を行い表示パネルを駆動することができ、した
がって、従来の２ｋ倍のスピードで表示制御装置からパ
ネル駆動回路へデータを送ることが可能となる。

「実施例」 以下、この発明の一実施例による表示パネル駆動回路を
適用したデイスプレィシステムの構成を、図面を参照し
て説明す、る。

第１図は同デイスプレィシステムの全体構成を示すブロ
ック図である。この図に示すデイスプレィシステムは、
液晶表示パネル２３によって白／黒４階調の画像表示を
行うシステムであるが、モニタ用のカラー画像表示装置
９も接続することができるようになっている。そして、
各種のタイミング信号は、ＣＲＴ表示装置９のためのタ
イミング信号、すなわち、ドツトクロックＤＣ，水平同
期信号１−Ｉ　Ｓ　Ｙ　Ｎ等が基準となっており、例え
ば液晶表示パネル２３の駆動回路において使用されるロ
ードパルスＬＰは水平同期信号Ｈ８ＹＮが兼用される。

また、ＶｒＬＡＭ（ビデオＲＡＭ）４内には、表示デー
タがカラーコードによって記憶されている。

（Ａ）システム部ＳＹ 第１図に示すデイスプレィシステムは大きく分けると、
システム部ＳＹとパネルユニットＰＹとに分けられる。

まず、システム部ＳＹについて説明する。符号ｌはＣＰ
Ｕ（中央処理装置）、２はＣＰＵ１において用いられろ
プログラムが記憶されたｒｌＯＭおよびデータ記憶用の
ＲＡＭからなるメモリ、３は表示コントローラ、４はＶ
ＲＡＭ（ビデオＲＡＭ）、５はタイミング信号発生回路
である。ＣＰＵ　ｌは表示ドツト対応のカラーコード（
８ビツト）をパスラインＢ１を介して表示コントローラ
３へ出力する。表示コントローラ３は、供給されたカラ
ーコードをＶＲＡＭ４に書き込み、また、ＶｒｔＡＭＪ
内のカラーコードをタイミング信号発生回路５から出力
されるドツトクロックのタイミングで順次読み出し、ル
ックアップテーブル６へ出力する。タイミング信号発生
回路５は、上述したドツトクロックその他各種のタイミ
ング信号を発生し、各部へ出力する。ルックアップテー
ブル６は表示コントローラ３から出力される表示ドツト
対応のカラーコードをＲ（赤）データ、Ｇ（緑）データ
、Ｂ（青）データ（各４ビツト）に変換し、ＤＡＣ（デ
ィジタル／アナログコンバータ）７および階調データ形
成回路８へ出力する。ＤＡＣ７は、ルックアップテーブ
ル６から出力されたＲ　、Ｇ　、Ｂデータをそれぞれア
ナログカラー信号に変換し、ＣＲＴ表示装置９へ出力す
る。このカラー信号によってＣｒ（Ｔ表示装置９の表示
画面にカラー画像表示が行なわれる。

他方、階調データ形成回路８は、Ｒ、Ｇ　、Ｂデータ（
１２ビツト）をモノクロ表示における階調を表す２ビツ
トの表示データに変換し、この表示データを４ビツト分
まとめて８ビツトの表示データＶＤＯ〜７としてインタ
ーフェイス回路１０へ出力する。（なお、表示パネル２
３がカラー液晶表示パネルであった場合、この階調デー
タ形成回路８は、Ｒ、Ｇ　、Ｂデータを各々４階調を表
示する２ビツトのデータに変換し、このデータを８ビッ
ト単位で、言い替えれば、４／３ドツト分まとめて、表
示データＶＤＯ〜７としてインクフェイス回路１０へ出
力する。） 第２図はインターフェイス回路ｌＯの構成を示す回路図
であり、また、第３図は同インターフェイス回路１０の
動作を示すタイミングチャートである。第２図において
、１２は８ビツトのレジスタであ、す、タイミング信号
発生回路５から出力される第１転送りロックＴＣＫの立
ち上がりにおいて表示データＶＤＯ〜７を読み込み、ド
ライバ１３へ出力する。なお、第１転送りロックＴＣＫ
はドツトクロックに同期し、その周波数がドツトクロッ
クの周波数の１／４のクロックパルスである。

ドライバ１３はレジスタ１２から構成される装置データ
を駆動し、表示データＴＤＯ〜７として出力する。タイ
ミング信号ＤＴＭＧは、ＣＲＴ表示装置９のドツト表示
が行なわれるタイミングにおいて′１”となるデイスプ
レィタイミング信号であり、オアゲート１４を介してＤ
−ＦＦ（デイレイフリップフロップ）１５のデータ入力
端りへ供給される。

Ｄ−ＦＦ　ｌ　５は、第１転送りロックＴＣＫの立ち上
かりにおいてオアゲート１４の出力を読み込むフリップ
フロップであり、水平同期信号１−Ｉ　Ｓ　ＹＮによっ
てリセットされる。このＤ−ＦＦ　１４の出力信号Ｄ　
Ｔ　Ｍは、デイスプレィタイミング信号ＤＴＩＭが“１
″となった後、第１転送りロックＴＣＫの最初の立ちＬ
がりにおいて“ｌ”となり、水平同期信号１−Ｉ　Ｓ　
Ｙ　Ｎの立ち上がりにおいて“０”に戻る（第３図）。

１６はアンドゲート、１７はＤＦＦであり、このＤ−Ｆ
Ｆ　１７はインノ（−タ１景の立ち上がり、すなわち、
第１転送りロックＴＣＫの立ち下がりにおいてアンドゲ
ート１６の出力を読み込み、また、水平同期信号１（Ｓ
　Ｙ　Ｎによりてリセットされる。また、Ｄ−ＦＦ　１
７の出力端Ｑの信号がアンドゲート１６を介してＤ−Ｆ
Ｆ　１７の入力端りへ供給されている。この結果、信号
ＤＴＭが′ｌ”の場合にＤ−ＦＦ　１７がトリガフリッ
プフロップとして動作し、第１転送り台ツクＴＣＫの立
ち下がり毎に出力端Ｑ、Ｑの信号が反転する。このＤ−
ＦＦ　１７の出力端Ｑ、Ｑの信号は各々、ドライバ１９
によって駆動され、第２転送りロックＳＣＥ、ＳＣＯと
して出力される。

しかして、上述したことから明らかなように、第２転送
りロックＳＣＥ、ＳＣＯは各々、第１転送りロックＴＣ
Ｋの１／２の周波数のクロックパルスであり、互いに位
相が１８０”ずれており、また、デイスプレィタイミン
グ信号ＤＴＩＭが立ち上った後出力され、次の水平同期
信号Ｈ８ＹＮの立ち上がりにおいてＯＦＦとなる。また
、第３図から明らかなように、第２転送りロックＳＣＥ
の立ち上がりは、表示データＴＤＯ〜７の第Ｏ１第２・
・・・・番目の出力タイミングの中央となり、第２転送
りロックＳＣＯの立ち上がりは表示データＴＤＯ〜７の
第１．第３・・・・・・番目の出力タイミングの中央と
なる。

（Ｂ）パネルユニットＰＹ 第１図に示す符号ＰＹは一体的に構成されたパネルユニ
ットであり、液晶表示パネル２３と、こノ表示パネル２
３のコモン電極（横電極）を駆動するコモンドライバユ
ニット２４と、表示パネル２３のセグメント”［１ｔｆ
ｉ（縦電極）を駆動するセグメントドライバユニット２
５と、　インターフェイス回路ｌＯから出力される表示
データＴＤＯ〜７を１６ビツトの表示データＤＯＯ〜１
５に変換するパラレルコンバータ２６とから構成されて
いる。

（１）表示パネル２３ 表示パネル２３は、セグメント電極が６４０本。

コモン電極が４８０本の液晶パネル（６４０ｘ　４８０
ドツト）であり、駆動上は第４図または第５図に示すよ
うに上置面２３ａと下画面２３ｂに分割され、２パネル
として駆動される。（なお、この表示パネル２３がカラ
ー液晶表示パネルの場合は、Ｒ，Ｇ、Ｂに対応して横方
向のドツト数が３倍となり、したがって、セグメント電
極が６４０／３本となる。） （２）コモンドライバユニット２４ コモンドライバユニツト２４は第５図に示すように４個
のコモンドライバ２４ａ〜２４ｄによって構成されてい
る。コモンドライバ２４ａ、２４ｃは各々、１６０個の
フリップフロップをシリーズ接続したシフトレジスタと
、各フリップフロップの出力が“ｌ“の時、対応するコ
モン７ｆｔ極を交流駆動する交流駆動回路とから構成さ
れている。そして、各々のデータ入力端子ＤＩには垂直
同期信号ＶＳＹＮが印加され、各々のクロック端子ＣＫ
には水平同期信号ＨＳ　Ｙ　Ｎが印加されている。また
、最後のフリップフロップの出力信号が端子ＤＯから出
力されるようになっている。また、コモンドライバ２４
ｂ、２４ｄは各々８０個のフリップフロップをシリーズ
接続したシフトレジスタと交流駆動回路とから構成され
、各々のデータ入力端子ＤＩにはコモンドライバ２４ａ
、２４ｃの端子ＤＯの信号が印加され、各々のクロック
端子ＧＫには水平同期信号ＨＳ　Ｙ　Ｎが印加されてい
る。

しかして、垂直同期信号ＶＳＹＮが“ｌ”となった時点
において水平同期信号ＨＳ　Ｙ　Ｎが立ち上がると（第
１１図参照）、コモンドライバ２４ａ、２４Ｃの最初の
フリップフロップに“ｌ”が読み込まれ、これにより主
画面２３ａ、下画面２３ｂの各第０行目（最下行）のコ
モン電極が駆動される。次に、水平同期信号Ｈ８ＹＮが
再び立ち上がると、最初のフリップフロップに読み込ま
れていた“ｌ”が次のフリップフロップにシフトされ、
次のフリップフロップの出力が“ｌ”となり、上白面２
３ａ、下画面２３ｂの各第１行目のコモン電極が駆動さ
れる。

以下、水平同期信号１１　Ｓ　Ｙ　Ｎが立ち上がる毎に
、上白面２３ａ、下画面２３ｂの第２行目、第３行目・
・・・・のコモン電極が順次駆動される。そして、上画
面２３ａ、下画面２３ｂの第２３９行目のコモン電極が
駆動されると、次に再び垂直同期信号ＶＳＹＮおよび水
平同期信号ＨＳ　Ｙ　Ｎが共に“ｌ”となり、上記の動
作が繰り返される。

（３）パラレルコンバータ２６ 第６図はパラレルコンバータ２６の構成を示す回路図、
また、第７図はパラレルコンバータ２６の動作を説明す
るためのタイミングチャートである。第６図において３
１．３２は各々受信データを増幅するレシーバ、３３〜
３５はレジスタ、３６．３７はＤ−ＦＦである。Ｄ−Ｆ
Ｆ３６は、その出力端Ｑとデータ入力端りとが接続され
ており、トリガフリップフロップとして動作する。

このような構成において、レジスタ３３は第２転送りロ
ックＳＣＥの立ち上がりにおいて表示データＴＤＯ〜７
を読み込む。したがって、このレジスタ３３？１）出力
データＲＤＯ〜７は、第７図に示すように、表示データ
ＴＤＯ〜７の第０．第２゜第４・・・・・・番目のデー
タとなる。また、レジスタ３４は第２転送りロックＳＣ
Ｏの立ち上がりにおいてデータＲＤＯ〜７を読み込み、
レジスタ３５は同転送りロックＳＣＯの立ち上かにおい
て表示データＴＤＯ〜７を読み込む。この結果、レジス
タ３４．３５から出力される表示データＤＯＯ−１５は
、第７図に示すように、表示データＴＤＯ〜７を２デー
タ毎にまとめた１６ビツトのデータとなる。また、Ｄ−
ＦＦ　３６は第２転送りロックＳＣＯの立ち上がりにお
いてトリガされ、水平同期信号ｔｌ　Ｓ　Ｙ　Ｎによっ
てリセットされる。また、ＤＦＦ３７は第２転送りロー
ｌりＳＣＥの立ち上がりにおいてＤ−ＦＦ３６の出力を
読み込む。したがって、Ｉ）−ＦＦ３７の出力端Ｑ、Ｑ
から出力される信号ＣＰＯ，ＣＰＥは各々第７図のよう
になる。そして、これらの信号が各々第３転送りロック
ＣＰＯ，ＣＰＥとして出力される。すなわち、第３転送
りロックＣＰＯ，ＣＰＥは各々第２転送りロックＳＣＥ
、ＳＣＯの１／２の周波数であり、互いに位相が１８０
°ずれており、また、第７図から明らかなように、表示
データＤＯＯ〜１５の変化点と次の変化点の中央におい
て、立ち上がりあるいは立ち下がる。

（４）セグメントドライバユニット２５◇構成 セグメントドライバユニット２５は、第５図に示すよう
に、８個の同一構成のセグメントドライバＳＤＯ〜ＳＤ
７から構成されている。第８図はセグメントドライバＳ
ＤＯ〜ＳＤ７の構成を示す回路図である。符号４１はク
ロックコントロール回路であり、アンドゲート４２と、
ナントゲート４３と、インバータ４４．４５と、オアゲ
ート４６とから構成されている。４８は１１ビットシフ
トレジスタ回路であり、Ｄ−ＦＦ４９−０〜４９−１０
と、インバータ５０と、アントゲ−）５１とから構成さ
れている。５３はラッチ回路であり、３２ビツトのラッ
チ５４−０〜５４−９から構成されている。５５はパラ
レルコンバータ２Ｇから出力される表示データＤＯＯ−
１５を読み込む１６ビツトのラッチ、５６はラッチ５５
の出力データを読み込むレジスタであり、ラッチ５５の
出力データがラッチ５４−θ〜５４−９の各入力端の上
位１６ビツトへ供給され、レジスタ５６の出力データが
下位１６ビツトへ供給される。５７は２ビツトのラッチ
１６０個によって構成されるラッチ回路であり、上述し
たラッチ回路５３の出力データ（３２０ビツト）を読み
込み、次段へ出力する。

５８はグレイカウンタ（ＧＬＣ）回路であり、第９図に
示すように、２ビツトのカウンタ６０と、ノアゲート６
１と、インバータ６２．６３と、アンドゲート６４とか
ら構成されている。第８図の６６は幅変調部であり、１
６０個の幅変調回路ＣＶから構成されている。これらの
幅変調回路Ｃ■は各々、第９図に示すようにオアゲート
６６．６７と、３人力ナンドゲート６Ｂと、２人力ナン
ドゲート６９．７０．７１とから構成されており、ラッ
チ回路５７内の２ビツトのラッチＬＡの出力に応じたパ
ルス幅の信号Ｐ　Ｗ　ｉを、グレイカウンタ回路５８の
出力に基づいて作成し、交流駆動部７４へ出力する。交
流駆動部７４は、幅変調部６６の出力信号ＰＷｉ（ｉ＝
０〜１５９）に各々対応する１６０個の交流駆動回路か
ら構成され、各交流駆動回路は、信号Ｐ　Ｗ　ｉによっ
て決まるレベルの電圧で表示パネルのセグメント電極を
交流駆動する。

◇動作 次に、上述したセグメントドライバユニット２５の動作
を第１０図および第１１図に示すタイミングチャートを
参照して説明する。

■概略動作 最初に、動作の概略を説明する。第５図に示すパラレル
コンバータ２６からは、水平同期信号１１ＳＹＮの発生
タイミングの後に、まず、表示パネル２３の主画面２３
ａ（第４図参照）の第０行のドツトａＯ〜ａ７を表示す
るための表示データＤＯＯ〜１５（１６ビツト）が出力
される。なお、前述したように、このデイスプレィ装置
においては、１ドツトを表示するためのデータは２ビツ
トである。上記表示データＤＯＯ〜１５はセグメントド
ライバＳＤＯのラッ“チ５５（第８図）を通過し、レジ
スタ５６に読み込まれる。次に、ドツトａ８〜ａ１５の
表示データが出力される。この直後において、上述した
レジスタ５６の出力データ（ドツトａＯ＝ａ７の表示デ
ータ）とラッチ５５の出力データ（ドツトａ８〜ａ１５
の表示データ）とが３２ビツトのラッチ５４−０（第８
図）に読み込まれる。

次に、パラレルコンバータ２６から、ドツトａ１６〜ａ
２３の表示データ、ドツトａ２４〜ａ３１の表示データ
（計３２ビット）が順次出力された時点で、その表示デ
ータが上記と同様にしてセグメントドライバＳＤＯのラ
ッチ５４−１に読み込まれ、以下、同様にして、ラッチ
５４−２〜５４−９に順次表示データが読み込まれろ。

そして、セグメントドライバＳＤＯのラッチ５４−θ〜
５４−９の総てに表示データが読み込まれると、セグメ
ントドライバＳＤＯの端子ＥＯが”ｌ”となり、この“
１”信号がセグメントドライバ５Ｄｔ（１５図）の端子
Ｅｌへ供給される。これにより、以後、パラレルコンバ
ータ２６から出力される表示データがセグメントドライ
バＳＤＩのラッチ５４−０〜５４−９に順次読み込まれ
る。

以下、パラレルコンバータ２６が主画面２３ａの第０行
目の各ドツトの表示データを順次出力すると、出力され
た表示データがセグメントドライバＳＤ２．ＳＤａ内の
ラッチ５４−０〜５４−９に順次読み込まれる。次に、
パラレルコンバータ２６から、子画面２３ｂの第０行目
のドツトｂＯ〜ｂ６３９の表示データが順次１６ビツト
単位で出力される。これらの表示データは、上記と同様
にして、セグメントドライバＳＤ４〜ＳＤ７内のラッチ
５４−０〜５４−９に順次読み込まれる。

このようにして、セグメントドライバＳＤＯ〜ＳＤ７内
に主画面２３ａおよび子画面２３ｂの第０行目の表示デ
ータが読み込まれると（第１θ図参照）、次に、タイミ
ング信号発生回路５（第１図）から水平同期信号ＨＳ　
Ｙ　Ｎおよび垂直向１υ１信号■Ｓ、、ＹＮが出力され
る。水平開ｌ男信号ＨＳ　Ｙ　Ｎが出力されると、セグ
メントドライバＳＤＯ〜ＳＤ７内のラッチ５４−０〜５
４−９の出力データがランチ回路５７内に読み込まれ、
このラッチ回路５７に読み込まれたデータが幅変調部６
６を介して交流駆動部７４へ印加され、交流駆動部から
ラッチ回路５７に読み込まれた表示データに対応する駆
動信号が表示パネル２３のセグメント電極へ出力される
。一方、水平同期信号ＨＳ　Ｙ　Ｎおよび垂直同期信号
ＶＳＹＮが共に出力されると、前述したようにコモンド
ライバ２４ａ、２４ｃ（第５図）の最初のフリップフロ
ップに各々“１”が読み込まれ、これにより、主画面２
３ａ、下画面２３ｂの各第０行目のコモン電極が駆動さ
れる。こうして、主画面２３ａ、下画面２３ｂの各第０
行目の表示が行なわれる。そして、この第０行目の表示
は、次に水平同期信号１（Ｓ　Ｙ　Ｎが出力されるまで
の間（厳密。

には少しずれる）連続的に行なわれる。

一方、上述した第０行目の表示が行なわれている間に、
パラレルコンバータ２６からは、画面２３ａ、２３ｂの
第１行目の表示データが順次出力される。そして、出力
された表示データがセグメントドライバ５ＤＯ−ＳＤ７
のラッチ５４−０〜５１１−９に順次読み込まれる。そ
して、画面２３ａ。

２３ｂの第１行の表示データが全て読み込まれた時点で
再び水平同期信号１（Ｓ　Ｙ　Ｎが出力され、以後、画
面２３ａ、２３ｂの第１行目の表示が行なわれる。以下
、同様にして画面２３ａ、２３ｂの第２行目、第３行目
・・・・・が順次表示される。そして、画面２３ａ、２
３ｂの第２３９行目の表示が終了すると、再び垂直同期
信号ＶＳＹＮおよび水平同期信号ＨＳ　Ｙ　Ｎが共に出
力され、以下、上記と同様の動作が繰り返される。

■クロックコントロール回路４１．シフトレジスタ回路
４８．ラッチ回路５３．ラッチ５５．レジスタ５６（第
８図）の詳細動作 まず、水平同期信号ＨＳ　Ｙ　Ｎが出力される′と、Ｄ
−ＦＦ４９−０〜４９−１０が各々リセットサれる。こ
れにより、インバータ５ｏの出力信号ＳＴｏが“ビ、Ｄ
−ＦＦ４９−１〜４９−１（１）出力信号５ＴＩ−９Ｔ
９およびＦＥが各々”ｏ”となる。信号ＦＥが“Ｏ”に
なると、アンドゲート５１の出力が“０”となり、した
がって、インバータ４４の出力が“１”となる。ここで
、端子Ｅｌへ“０“か印加されている場合は、アンドゲ
ート４２の出力信号ＡＣＴが“０”となり、したがって
、ナントゲート４３の出力およびオアゲート４６の出力
が共に“ビに固定される。この場合、ラッチ５４−〇〜
５４−９に表示データが読み込まれることはない。

次に、端子Ｅｌへ“ビか印加されると、アンドゲート４
２の出力信号Ａ、ＣＴが“ビとなり、インバータ４５の
出力が“θ″となる。この結果、以後、中云送りロック
ＣＰＥがオアゲート４６からクロックパルスＣＫＥとし
て出力され、また、ナントゲート４３から転送りロック
Ｃ’Ｐ　Ｏを反転した信号がクロックパルスＣＫＯとし
て出力される。

さて、セグメントドライバ５ＤＯ（第５図）は端子Ｅｌ
へ常時“ｌ“が印加されており、水平同期信号ＨＳ　Ｙ
　Ｎが出力された時点において信号ＡＣＴか“ｌ“とな
る。信号ＡＣＴが“ｌ”になると、ラッチ５５がスルー
状態となる。この状態において、パラレルコンバータ２
６から、第１１図に示すように、表示データＤＯＯ〜１
５および第３転送りロックＣＰＥ、ＣＰＯが出力される
と、オアゲート４６（第８図）、ナントゲート４３から
各々第１１図に示すクロックパルスＣＫＥ、ＣＫＯが出
力される。そして、クロックパルスＣＫＥの最初の立ち
下がりにおいて、ラッチ５５を通過した表示データＤＯ
Ｏ〜１５の第０番目のデータがレジスタ５６に読み込ま
れる。次に、クロックパルスＣＫＯが立ち上がると、Ｄ
−ＦＦ４９−０〜４９−ｌＯが各入力端りのデータを読
み込む。この結果、インバータ５０の出力信号ＳＴＯが
“０”に立ち下がり（第１１図参照）、この立ち下がり
において、レジスタ５６から出力されている第０番目の
表示データＤＯＯ−１５およびラッチ５５から出力され
ている第１番目の表示データＤＯＯ〜１５が共にラッチ
５４−０に読み込まれる。またこの時、第１１図に示す
ように、Ｄ−Ｆ’ｌ？４９−１の出力信号Ｓ　Ｔ　Ｉが
“ｌ“に立ち上がる。

次に、クロックパルスＣＫＥが、再び立ち下がると、第
２番目の表示データＤＯＯ−１５がレジスタ５６に読み
込まれ、次いでクロックパルスＣＫＯが立ち上がると、
信号ＳＴＩが“０“に立ち下がり、この立ち下がりにお
いて、ラッチ５４−１に第２番目および第３番目の表示
データＤＯＯ〜１５が読み込まれる。また、この時、Ｄ
−ＦＦ４９−２の出力信号ＳＴ２が“ｌ”に立ち上がる
。以下、同様め動作が繰り返されて、ラッチ５４−２〜
５４−９に順次表示データＤＯＯ−１５が読み込まれる
。そして、最後に、Ｄ−ＦＦ４９−１゜の出力信号ＦＥ
が“ｉ”に立ち上がると（第１１図における時刻ｔｅ参
照）、この時、同時にクロックパルスＣＫＥも“ｌｏに
立ち上がることから、アンドゲート５１の出力が“１″
となり、このｌ”信号が端子ＥＯから出力され、次のセ
グメントドライバＳＤＩの端子Ｅｌへ印加される。これ
により、以後、表示データＤＯＯ−１５がセグメントド
ライバＳＤＩ内のラッチ５４−０〜５４−９に順次読み
込まれる。一方、アンドゲート５１の出力が１″になる
と、インバータ４４の出力が“０°となり、したがって
、アンドゲート４２の出力信号へ〇Ｔ／ｌじ０″となる
。この結果、以後セグメントドライバＳＤＯに表示デー
タＤＯＯ〜１５が読み込まれることはない。また、信号
ＡＣＴが“０”になると、インバータ４５の出力が“１
”　したがってオアゲート４６の出力が°ｌ”となり、
この“ｌ”信号がアンドゲート５１へ供給される。この
結果、アンドゲート５１の出力、すなわち、端子ＥＯか
ら出力される信号が、以後“ｌ”信号を続ける。そして
、水平同期信号Ｈ８ＹＮが再び出力されると、Ｄ−ＦＦ
４９−１０の出力が“０”、アンドゲート５１の出力が
“０”、信号ＡＣＴが“１”となり、表示データＤＯＯ
〜１５の読み込みが再び行なわれる。

■グレイカウンタ回路５８および幅変調部６６の詳細動
作 第１２図の時刻１１における水平同期信号ｌｌ５ＹＮと
時刻ｔ２ｋおける水平同期信号ＨＳ　Ｙ　Ｎとの間にお
いて、セグメントドライバ５ＤＯ−ＳＤ７のラッチ５４
−θ〜５４−９に読み込まれた表示データは、時刻ｔ２
ｋおける水平同期信号ＨＳＹＮの立ち下がりにおいて第
８図のラッチ回路５７に読み込まれ、階調を示す２ビツ
トのデータＰＸｉｊ（ｉ＝ｏ〜１５９．ｊ＝ｌ、Ｏ）と
して出力サレル。

このデータＰ　Ｘ　ｉｊは幅変調部６６内の幅変調回路
ＣＶ（第９図参＋ｔＱ　）において、パルス幅がデータ
ＰＸｉｊＬ：応じて決まる信号ＰＷｉ（ｉ＝０〜ｌ　５
９）Ｌ：変換される。そして、この信号Ｐ　Ｗ　ｉに基
づいて時刻Ｌ２〜ｔ３の間（実際は、わずかにずれる）
におけるドツト表示が行なわれる。すなわち、第１２図
に示す上うに、Ｐ　Ｘ　ｉｊ＝　０の場合は、時刻ｔ２
〜ｔ３において信号Ｐ　Ｗ　ｉが“０”となる。この場
合、ドツト表示は行なわれない。また、Ｐ　Ｘ　ｉｊ＝
　１の場合は、同図に示すパルス幅ＴＩのパルス信号が
信号Ｐ　Ｗ　ｉとして出力され、Ｐ　Ｘ　ｉｊ＝　２の
場合は、パルス幅Ｔ２のパルス信号が信号Ｐ　Ｗ　ｉと
して出力され、また、Ｐ　Ｘ　ｉｊ＝　３の場合は、信
号“ｌｏが出力される。

次に、上記の過程を具体的に説明する。まず、第１２図
に示す時刻ｔ２ｋおいて水平同期信号Ｉ（ＳＹＮが立ち
上がると、グレイカウンタ回路５８内のカウンタ６０（
第９図）がリセットされる。次いで、水平同期信号ＨＳ
　Ｙ　Ｎが立ち下がると、この立ち下がりにおいてラッ
チ回路５７内のラッチＬＡに表示データが読み込まれ、
データＰＸｉｌ。

ＰＸｉＯとして幅変調回路ＣＶへ出力される。

方、タイミング信号発生回路５（第１図）は、水平同期
信号Ｈ９ＹＮが“ｌ”にある間に立ち上がり、水平同期
信号Ｈ３ＹＮが立ち下がった直後の時刻ｔ４（第１２図
）において“Ｏ”となるパルス信号ＧＣＩ）を出力する
。この時刻ｔ４において、カウンタ６０の出力は“０．
０°であり、したがって、インバータ６２．６３の出力
は“１．１”である。この結果、時刻ｔ４においてパル
ス信号ＧＣＰが立ち下がり、ノアゲート６１から“ｌ”
信号が出力されると、この“ｌ“信号がアンドゲート６
４を通過し、ナントゲート６９の第２入力端へ供給され
る。

この時、ラッチＬ　Ａから出力されているデータＰ　Ｘ
　ｉｊが“１．１”以外の場合は、オアゲート６６６７
の少なくとら一方の出力が“０”なり、したがってナン
トゲート６８の出力が１”となっている。

この結果、アンドゲート６４から“ｔ”信号が出力され
ると、ナントゲート６９から“０”信号が出力され、ナ
ントゲート７１の第２入力端へ供給される。これにより
、ナントゲート７０．７１によって構成されているフリ
ップフロップ７２がリセットされ、信号Ｐ　Ｗ　ｉが“
０°信号となる。一方、データＰＸｉｊが”１　、１　
”ノ場合は、オアゲート６６゜６７の出力が共に“１．
ｌ”となる。この結果、ノアゲートＢ１の出力が“１”
になると、ナンドゲートロ８の出力が“Ｏ”となり、こ
の“０”信号がナントゲート７０の第１入力端へ供給さ
れる。これにより、フリップフロップ７２がセットされ
、信号Ｐ　Ｗ　ｉが“ｌ”となる。なおこの場合、アン
ドゲート６９の出力は“ｌ”となり、したがって、フリ
ップフロップ７２の動作に影響を与”えることはない。

次に、第１２図に示す時刻ｔ５においてパルス信号ＧＣ
Ｐが再び立ち上がると、カウンタ６０のカウント出力が
“０．１”となる。この時、ラッチＬＡの出力データＰ
　Ｘ　ｉｊが“１．０”（データ「２」）であった場合
は、アンドゲート６６．６７の各出力か共に“ｌ”とな
る。次に、時刻ｔ６においてパルス信号ＧＣＰが立ち下
がると、ノアゲート６１の出力が再び“ｌ”信号となり
、この“１”信号がアンドゲート６４およびナントゲー
ト６９へ１共給される。この時、ラッチＬＡの出力デー
タＰＸｉｊｈ（上述した“１．０”であった場合は、ナ
ントゲート６８の出力が“０”となり、したがって、フ
リップフロップ７２がセットされ、信号Ｐ　Ｗ　ｉが“
ｌ”となる。なお、データＰ　Ｘ　ｉｊが“１．０”以
外の場合は、ナントゲート６８の出力が“０”にならず
、したがって、フリップフロップ７２の動作状態を変化
させることはない。また、上述したカウンタ６０の出力
が０，１”の場合、さらに、カウンタ６０の出力が“１
．０”の場合、”ｔ、ｔ”の場合はインバータ６２．６
３の出力の少なくとも一方がＯ”となり、したがって、
アンドゲート６４の出力が“０”となる。この場合、ノ
アゲート６１の出力が“ｌ”となっても、アンドゲート
６４の出力に変化はなく、したがってフリップフロップ
７２の動作状態に変化はない。

次に、第１２図に示す時刻ｔ７においてパルス信号ＧＣ
Ｐが再び立ち上がると、カウンタ６０のカウント出力が
“１．０“となる。この時、ラッチＬＡの出力データＰ
　Ｘ　ｉｊが“０．１”（データ「ｌ」）であった場合
は、アンドゲート６６．６７の各出力が共に“ｌ”とな
る。次に、時刻ｔ８においてパルス信号ＧＣＰが立ち下
がると、ノアゲート６１の出力が再び“１゛信号となる
。この結果、ラッチＬＡの出力データＰ　Ｘ　ｉｊが上
述した０．Ｉ”であった場合に、ナントゲート６８の出
力が０″となり、フリップフロップ７２がセットされ、
信号Ｐ　Ｗ　ｉが“１゛となる。次に、時刻ｔ３におい
て再び水平同期信号ＨＳ　Ｙ　Ｎが出力されると、カウ
ンタ６０がリセットされ、以下、上述°した動作が繰り
返される。

以上がこの発明の一実施例によるデイスプレィシステム
の詳細である。上記実施例においては、インターフェイ
ス回路１０（第２図）において、１相クロツクＴＣＫか
ら周波数が１／２の２柑クロックＳＣＥ、ＳＣＯが作ら
れ、パラレルコンバータ２６へ出力される。パラレルコ
ンバータ２６はこの２相クロックＳＣＥ、ＳＣＯを用い
て表示データの転送を行う。また、このパラレルコンバ
ータ２６は２相クロックＳＣＥ、ＳＣＯから周波数が１
／２の２相クロックＣＰＥ、ＣＰＯを作成し、セグメン
トドライバユニット２５へ出力する。セグメントドライ
バユニット２５はこの２相クロックＣＰＥ、ＣＰＯを用
いて表示データの取り込みを行う。すなわち、パラレル
コンバータ２６はインク−フェイス回路ＩＯ以前の回路
に比較し、動作速度が１／２となり、セグメントドライ
バユニット２５の動作速度はｌ／４となる。したがって
、上記実施例は、セグメントドライバユニット２５の許
容動作速度の最大４倍の速度で、パネルユニッ）ＰＹへ
表示データを送ることができる。

また、周知のように□、２値レベルの信号の立ち上がり
時間と立ち下がり時間は、わずかに相違している。した
がって、クロックパルスとしては、波形の立ち上がりあ
るいは立ち下がりのみを利用するようにすることが望ま
しい。そこで、上記実施例においては２相クロツクを用
いている。なお、第７図において、転送りロックＳＣＥ
の立ち下がり、転送りロックＳＣＯの立ち上がりを各々
３重線によって示しているのは、上述した時間的ずれを
表すためである。

また、上記実施例においては、データＰＸｉｊが“１．
１”（ｒ３Ｊ）の場合に、信号ＰＷｉｈ（１周期前の信
号Ｐ　Ｗ　ｉに連続する（第１２図の符号Ｚの位置参照
）。この結果、信号Ｐ　Ｗ　ｉの接続位置Ｚにおいて細
いパルス状の波形が発生せず、この結果、交流駆動部７
４における回路動作かスムーズに行なわれる。

なお、上記実施例はこの発明を液晶パネルの駆動回路に
適用した場合であるが、この発明はプラズマデイスプレ
ィ等の駆動の場合にも用いることができる。

「発明の効果」 以上説明したように、この発明による表示パネル駆動回
路は、従来−のものより高速でデータ処理を行うことが
できる。これにより、従来より高解像度のカラー表示あ
るいは多階調表示が可能になる利点が得られる。またこ
の発明によれば、従来以上にクロック周波数を上げる必
要がないので、妨害電波を外部に放射する恐れがない利
点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるデイスプレィシステ
ムの全体構成を示すブロック図、第２図は同実施例にお
けるインターフェイス回路ｌＯの構成を示す回路図、第
３図は同インターフェイス回路ｌＯの動作を説明するた
めのタイミングチャート、第４図は同実施例における液
晶表示パネル２３のドツト構成を示す図、第５図は同実
施例におけるパネルユニットＰＹの構成を示すブロック
図、第６図は同実施例におけるパラレルコンバータ２６
の構成を示す回路図、第７図は同パラレルコンバータ２
６の動作を説明するためのタイミングチャート、第８図
は同実施例におけるセグメントドライバＳＤの構成を示
す回路図、第９図は第８図におけるラッチ回路５７．ダ
レイカウンタ回路５８１幅変凋部６６の一部構成を示す
回路図、第１θ図、第１１図、第１２図は各々セグメン
トドライバＳＤの動作を説明するためのタイミングチャ
ートである。 ２５・・・・・・セグメントドライバユニット、２６・
・・・・・パラレルコンバータ、ＳＣＥ、ＳＣＯ・・・
・２相クロツクパルス、ＣＰＥ、ＣＰＯ・・・・・・２
相クロツクパルス。

Claims (2)

【特許請求の範囲】
1. （１）表示制御装置から第１のクロックパルスのタイミ
   ングで出力されるＮ（Ｎは正の整数）ビットの表示デー
   タに基づいて、表示パネルに形成された線状電極を駆動
   する表示パネル駆動回路において、前記表示制御装置か
   ら出力される表示データが印加されるデータ入力端子と
   、前記第１のクロックパルスに同期し、がつ、第１のク
   ロックパルスの２倍の周期を有する第２のクロックパル
   スが印加される第１のクロック端子と、前記第２のクロ
   ックパルスと位相が１８０゜異なる第３のクロックパル
   スが印加される第２のクロック端子と、前記データ入力
   端子へ印加されたデータを前記第２、第３のクロックパ
   ルスに基づいて読み込み、Ｎビットの表示データとして
   出力するデータ出力回路とを具備し、前記データ出力回
   路から出力される表示データに基づいて前記線状電極を
   駆動することを特徴とする表示パネル駆動回路。
2. （２）表示制御装置から出力される第１のクロックパル
   スおよびこの第１のクロックパルスに同期して出力され
   るＮ（Ｎは正の整数）ビットの第１表示データに基づい
   て、表示パネルに形成された線状電極を駆動する表示パ
   ネル駆動回路において、前記第１表示データをｋＮビッ
   トの第２表示データに変換し、第２および第３のクロッ
   クパルスのタイミングで出力するデータ出力手段と、前
   記第１のクロックパルスに同期し、かつ、第１のクロッ
   クパルスの２ｋ倍の周期を有する第２のクロックパルス
   と、この第２のクロックパルスと位相が１８０°異なる
   第３のクロックパルスとを各々発生するクロックパルス
   発生手段とを具備し、 前記第２、第３のクロックパルスおよび前記第２表示デ
   ータに基づいて前記線状電極を駆動することを特徴とす
   る表示パネル駆動回路。