JPH01280795A - 薄型表示装置 - Google Patents
薄型表示装置Info
- Publication number
- JPH01280795A JPH01280795A JP11068688A JP11068688A JPH01280795A JP H01280795 A JPH01280795 A JP H01280795A JP 11068688 A JP11068688 A JP 11068688A JP 11068688 A JP11068688 A JP 11068688A JP H01280795 A JPH01280795 A JP H01280795A
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- Pending
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- 239000004973 liquid crystal related substance Substances 0.000 abstract description 8
- 239000003086 colorant Substances 0.000 abstract 2
- 230000002596 correlated effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 1
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、液晶などの薄型表示装置のインターフェイ
ス回路に関し、特にビデオ信号を利用してグレースケー
ルの薄型表示装置を構成し、ＣＲＴデイスプレィ端末に
代替することにより、軽薄短小な表示端末を供給できる
ように構成したビデオインターフェイス回路に関するも
のである。
ス回路に関し、特にビデオ信号を利用してグレースケー
ルの薄型表示装置を構成し、ＣＲＴデイスプレィ端末に
代替することにより、軽薄短小な表示端末を供給できる
ように構成したビデオインターフェイス回路に関するも
のである。
本発明は、ビデオ信号及び同期信号などのインターフェ
イス信号を利用して、薄型表示装置にグレースケール表
示し、多情報を表示機能の拡大を促すためのインターフ
ェイス回路に関するものである。但し、記述を簡単にす
るために、これ以降からは一例として液晶表示装置を薄
型表示装置とするが、他の表示装置、例えばＬＥＤ、Ｅ
Ｌ、プラズマなどにも適用できるものである。
イス信号を利用して、薄型表示装置にグレースケール表
示し、多情報を表示機能の拡大を促すためのインターフ
ェイス回路に関するものである。但し、記述を簡単にす
るために、これ以降からは一例として液晶表示装置を薄
型表示装置とするが、他の表示装置、例えばＬＥＤ、Ｅ
Ｌ、プラズマなどにも適用できるものである。
従来のインターフェイス回路は、表示の０Ｎ１０ＦＦ表
示データを取り扱うインターフェイス回路であるため、
Ｒ，Ｇ、Ｂのカラーデータ、あるいはモノクロ表示のア
ナログ表示データを入力しても、色の識別表示による認
知、又はグレースケール表示という機能を持つことがで
きなかった。
示データを取り扱うインターフェイス回路であるため、
Ｒ，Ｇ、Ｂのカラーデータ、あるいはモノクロ表示のア
ナログ表示データを入力しても、色の識別表示による認
知、又はグレースケール表示という機能を持つことがで
きなかった。
そこで、本発明は、Ｒ，Ｇ、Ｂのカラー表示デー夕の３
ビツト、又はアナログ表示データをＡ／Ｄ変換した３ビ
ツトの表示データを利用し、簡単なシステム構成のグレ
ースケール制御回路を提供し、従来できなかった大型液
晶表示装置のグレースケール表示を可能にすることを目
的とするものである。
ビツト、又はアナログ表示データをＡ／Ｄ変換した３ビ
ツトの表示データを利用し、簡単なシステム構成のグレ
ースケール制御回路を提供し、従来できなかった大型液
晶表示装置のグレースケール表示を可能にすることを目
的とするものである。
カラー表示データＲ，Ｇ、Ｂのいずれかの表示がＯＮ表
示データが入力されるとＯＮ表示され、Ｒ，Ｇ、 Ｂ
の全部がＯＮ表示データであってもＯＮ表示されるよう
に、表示データの識別が成されないため、カラーグラフ
ィック表示データを、液晶表示すると全画面表示ＯＮ状
態になり、使用できないという問題があった。
示データが入力されるとＯＮ表示され、Ｒ，Ｇ、 Ｂ
の全部がＯＮ表示データであってもＯＮ表示されるよう
に、表示データの識別が成されないため、カラーグラフ
ィック表示データを、液晶表示すると全画面表示ＯＮ状
態になり、使用できないという問題があった。
上記問題点を解決するため本発明は、２ビツト以上の表
示データをエンコー１“するための第１のエンコード回
路と、垂直同期信号又は、これに頬するタイミング信号
をカランＩ・するカランＩ・回路と、前記カウント回路
の出力をエンコードするための第２のエンコード回路と
、前記第１．第２のエンコード回路出力をＡＮＤ−ＯＲ
する手段とにより構成されたフレーム間引きコントロー
ル回路の出力データを、表示データ入力として、グレー
スケール表示することを特徴とする。
示データをエンコー１“するための第１のエンコード回
路と、垂直同期信号又は、これに頬するタイミング信号
をカランＩ・するカランＩ・回路と、前記カウント回路
の出力をエンコードするための第２のエンコード回路と
、前記第１．第２のエンコード回路出力をＡＮＤ−ＯＲ
する手段とにより構成されたフレーム間引きコントロー
ル回路の出力データを、表示データ入力として、グレー
スケール表示することを特徴とする。
カラー表示データＲ，Ｇ、Ｂの３ビツトデータを利用し
、液晶表示装置をリフレッシュ駆動する回数を１〜８段
階にウェイト付けすることにより、色と表示のグレース
ケール表示を対応づけることにより、表示の濃淡を付け
てグラフインク表示の実現をすることができる。
、液晶表示装置をリフレッシュ駆動する回数を１〜８段
階にウェイト付けすることにより、色と表示のグレース
ケール表示を対応づけることにより、表示の濃淡を付け
てグラフインク表示の実現をすることができる。
次に、本発明の一実施例について説明する。第１図は、
本発明の一実施例を示す回路図である。
本発明の一実施例を示す回路図である。
第１図において、ＤＤｏ〜ＩＤ Ｉ）２は、３ビツト表
示データである。このＤＤｏ〜ＤＤ２は、カラー表示デ
ータのＲ，Ｇ、Ｂ又は、アナログ表示データをＡ／Ｄ変
換回路によってディジタル変換されたディジタル値でも
良い。■は、前記表示データＤ Ｄｏ −Ｄ Ｄ２ ヲ
エンコードするエンコード回路である。２は、垂直同期
回路Ｖ ｓｙｃ又は、これと同様のフレーム信号のよう
に、１フレーム毎に入力されるタイミング信号をカウン
トするカウント回路である。３は、前記カウント回路２
のカウント信号をエンコードするだめの第２のエンコー
ド回路である。１１〜１６は、前記第２のエンコード回
路３の出力を適時論理和ＮＯＴするＮＯＲ回路である。
示データである。このＤＤｏ〜ＤＤ２は、カラー表示デ
ータのＲ，Ｇ、Ｂ又は、アナログ表示データをＡ／Ｄ変
換回路によってディジタル変換されたディジタル値でも
良い。■は、前記表示データＤ Ｄｏ −Ｄ Ｄ２ ヲ
エンコードするエンコード回路である。２は、垂直同期
回路Ｖ ｓｙｃ又は、これと同様のフレーム信号のよう
に、１フレーム毎に入力されるタイミング信号をカウン
トするカウント回路である。３は、前記カウント回路２
のカウント信号をエンコードするだめの第２のエンコー
ド回路である。１１〜１６は、前記第２のエンコード回
路３の出力を適時論理和ＮＯＴするＮＯＲ回路である。
１７は、インバータ回路である。４〜１０は、前記ＮＯ
Ｒ回路１１〜１６とインバータ回路１７のそれぞれの出
力と、前記第１のエンコード回路１の各々の出力を論理
積するためのＡＮＤ回路である。
Ｒ回路１１〜１６とインバータ回路１７のそれぞれの出
力と、前記第１のエンコード回路１の各々の出力を論理
積するためのＡＮＤ回路である。
１８は、前記ＡＮＤ回路４〜１０の出力を、論理和する
ＯＲ回路である。前記、Ｑ Ｒ＠路１８の出力ＣＤは、
フレーム間引きされたグレースケール表示データである
。以上のように構成されている。次に第１図の動作につ
いて説明する。表示データＤＤ。
ＯＲ回路である。前記、Ｑ Ｒ＠路１８の出力ＣＤは、
フレーム間引きされたグレースケール表示データである
。以上のように構成されている。次に第１図の動作につ
いて説明する。表示データＤＤ。
〜ＤＤ２ば、第１のエンコード回路１に入力されると、
エンコード回路１は、端子０〜７のいずれかに出力ＩＩ
Ｉ ＩＴを出力する。即ち、ＤＤｏ−ＤＤ２の表示デ
ータが０００の時、端子０は、出力＋１１ ＩＴとなる
。又、１１１の時、端子７は、出力ＩＩ Ｉ ＩＴとな
る。このように、人力される表示データにより、端子Ｏ
〜７のいずれかが、選択されて出力ＩＩ Ｉ ＩＴを出
力して、ＡＮＤ回路４〜１０に入力される。次に、垂直
同期信号Ｖｓｙｃが、カウント回路２に入力されると、
カウント回路２はフレーム数をカウントし、その出力を
第２のエンコード回路３に入力する。第２のエンコード
回路３は、エンコード出力を、端子０〜１９のいずれか
に出力する。
エンコード回路１は、端子０〜７のいずれかに出力ＩＩ
Ｉ ＩＴを出力する。即ち、ＤＤｏ−ＤＤ２の表示デ
ータが０００の時、端子０は、出力＋１１ ＩＴとなる
。又、１１１の時、端子７は、出力ＩＩ Ｉ ＩＴとな
る。このように、人力される表示データにより、端子Ｏ
〜７のいずれかが、選択されて出力ＩＩ Ｉ ＩＴを出
力して、ＡＮＤ回路４〜１０に入力される。次に、垂直
同期信号Ｖｓｙｃが、カウント回路２に入力されると、
カウント回路２はフレーム数をカウントし、その出力を
第２のエンコード回路３に入力する。第２のエンコード
回路３は、エンコード出力を、端子０〜１９のいずれか
に出力する。
端子Ｏ〜１９の出力信号は、ＮＯＲ回路１１〜１６によ
って、それぞれ論理和ＮＯＴされて、ＡＮＤ回路４〜９
に入力されるので、表示データは、ＮＯＲ回路１１〜１
６とインバータ１７によってフレーム値により、制御さ
れることになる。例えば第１のエンコード回路の端子０
の出力は、ＮＯＲ回路１１の出力によって、制御される
ため、第２のエンコード回路３の端子０． ２． ５．
８．１１．１４．１７の出力がＴＬ Ｉ ＩＴのとき
、グレースケール表示データＧＤは、出力ＩＴ ＯＩＴ
となる。又、第１のエンコード回路の端子６の出力は、
インバータ１７の出力によって制御されるため、第２の
エンコード回路３の端子１９の出力がＩＩ Ｉ ＩＩの
ときのみ、グレースケール表示データＣＤは、出力ＩＴ
Ｏ１１となる。更に、第１のエンコード回路の端子７
の出力は、常にグレースケール表示データＧＩ〕は、出
力ＩＩ Ｉ ＩＩを出力する。以上、述べたように垂直
同期信号Ｖｓｙｃによって表示データは、フレーム間引
きが行われる。
って、それぞれ論理和ＮＯＴされて、ＡＮＤ回路４〜９
に入力されるので、表示データは、ＮＯＲ回路１１〜１
６とインバータ１７によってフレーム値により、制御さ
れることになる。例えば第１のエンコード回路の端子０
の出力は、ＮＯＲ回路１１の出力によって、制御される
ため、第２のエンコード回路３の端子０． ２． ５．
８．１１．１４．１７の出力がＴＬ Ｉ ＩＴのとき
、グレースケール表示データＧＤは、出力ＩＴ ＯＩＴ
となる。又、第１のエンコード回路の端子６の出力は、
インバータ１７の出力によって制御されるため、第２の
エンコード回路３の端子１９の出力がＩＩ Ｉ ＩＩの
ときのみ、グレースケール表示データＣＤは、出力ＩＴ
Ｏ１１となる。更に、第１のエンコード回路の端子７
の出力は、常にグレースケール表示データＧＩ〕は、出
力ＩＩ Ｉ ＩＩを出力する。以上、述べたように垂直
同期信号Ｖｓｙｃによって表示データは、フレーム間引
きが行われる。
例えば、垂直同期信号のフレーム周波数が６０Ｈｚの場
合、第１のエンコード回路１の端子０の出力がＩＩ Ｉ
ＩＩの表示データＤ Ｄ ｏ −Ｄ Ｄ ｚが入力さ
れると、２０フレームのうち７回、間引きが行われるの
で、１秒間に３９凹（（２０−７）／２０Ｘ６０＝３９
）リフレッシュ駆動されるが、端子６の出力がＩＩ Ｉ
ＩＩの表示データＤＤｏ−ＤＤ２が入力されると、１
回２間引きが行われるので、１秒間に５７回りフレノシ
プ。
合、第１のエンコード回路１の端子０の出力がＩＩ Ｉ
ＩＩの表示データＤ Ｄ ｏ −Ｄ Ｄ ｚが入力さ
れると、２０フレームのうち７回、間引きが行われるの
で、１秒間に３９凹（（２０−７）／２０Ｘ６０＝３９
）リフレッシュ駆動されるが、端子６の出力がＩＩ Ｉ
ＩＩの表示データＤＤｏ−ＤＤ２が入力されると、１
回２間引きが行われるので、１秒間に５７回りフレノシ
プ。
駆動される。したがって、間引きの多いデータはど、す
なわち、リフレッシュ駆動の少ない表示データＤ Ｄ
ｏ −Ｄ Ｄ ２はど、表示が薄くなって表示されるよ
うにＨｉｌｌ Ｊ卸される。
なわち、リフレッシュ駆動の少ない表示データＤ Ｄ
ｏ −Ｄ Ｄ ２はど、表示が薄くなって表示されるよ
うにＨｉｌｌ Ｊ卸される。
第２図は、本発明の一実施例を液晶表示のグレースケー
ル表示に応用した実施例を示したものである。第２図に
おいて、フレーム間引きコントロール回路２０のグレー
スケール表示データＧＤは、シリアル・パラレル変換回
路６０によって、パラレル８ビツトＤ゛。−Ｄ７に変換
され、タイミング発生回路７０のタイミング信号である
フレーム信号ＦＲＭ、交流化駆動信号Ｍ、ラッチ信号Ｌ
Ｐ、 シフトクロックＣＰと共に、液晶駆動回路に出
力して、グラフインク表示のドツトマトリックスパネル
を駆動することができる。Ｘ軸表示位置調整回路３０゜
Ｙ軸表示位置調整回路４０は、それぞれドア）クロック
ＤＣＬＫと、水平同期信号Ｈｓｙｃをカウントして、Ｘ
軸方向及びＹ軸方向の表示位置を調整する制御回路であ
る。
ル表示に応用した実施例を示したものである。第２図に
おいて、フレーム間引きコントロール回路２０のグレー
スケール表示データＧＤは、シリアル・パラレル変換回
路６０によって、パラレル８ビツトＤ゛。−Ｄ７に変換
され、タイミング発生回路７０のタイミング信号である
フレーム信号ＦＲＭ、交流化駆動信号Ｍ、ラッチ信号Ｌ
Ｐ、 シフトクロックＣＰと共に、液晶駆動回路に出
力して、グラフインク表示のドツトマトリックスパネル
を駆動することができる。Ｘ軸表示位置調整回路３０゜
Ｙ軸表示位置調整回路４０は、それぞれドア）クロック
ＤＣＬＫと、水平同期信号Ｈｓｙｃをカウントして、Ｘ
軸方向及びＹ軸方向の表示位置を調整する制御回路であ
る。
以上、述べたように本発明によれば、Ｒ，Ｇ。
Ｂのカラー表示データを利用して、簡単にフレーム間引
きによる制御により、グレースケール表示が可能になる
ため、表示情Ｉ［ｉ量が拡大し、グラフ＝７− インク表示が可能になった。ＲＡＭなどの外部記１意回
路を用いてリフレノツユする必要がなく、デイレクトに
、フレーム間引きができるのでシステム構成が、極めて
簡単となり、コストが安いなどの多大な効果を持つもの
である。
きによる制御により、グレースケール表示が可能になる
ため、表示情Ｉ［ｉ量が拡大し、グラフ＝７− インク表示が可能になった。ＲＡＭなどの外部記１意回
路を用いてリフレノツユする必要がなく、デイレクトに
、フレーム間引きができるのでシステム構成が、極めて
簡単となり、コストが安いなどの多大な効果を持つもの
である。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の応用を示す薄型表示装置のシステム構成図である。 １・・・第１のエンコード回路 ２・・ カウント回路 ３・・・第２のエンコード回路 １１〜１６・・・ＮＯＲ回路 ４〜１０・・・ＡＮＤ回路 ２０・・・フレーム間引きコントロール回路３０・・・
Ｘ軸表示位置調整回路 ４０ ・Ｙ軸表示位置調整回路 ６０ ・ Ｓ／Ｐ変換回路 −８＝ ７０・・・タイミング信号発生回路 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
明の応用を示す薄型表示装置のシステム構成図である。 １・・・第１のエンコード回路 ２・・ カウント回路 ３・・・第２のエンコード回路 １１〜１６・・・ＮＯＲ回路 ４〜１０・・・ＡＮＤ回路 ２０・・・フレーム間引きコントロール回路３０・・・
Ｘ軸表示位置調整回路 ４０ ・Ｙ軸表示位置調整回路 ６０ ・ Ｓ／Ｐ変換回路 −８＝ ７０・・・タイミング信号発生回路 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
Claims (1)
- ２ビット以上の表示データをエンコードするための第１
のエンコード回路と、垂直同期信号又は、これに類する
タイミング信号をカウントするカウント回路と、前記カ
ウント回路の出力をエンコードするための第２のエンコ
ード回路と、前記第１、第２のエンコード回路出力をＡ
ＮＤ−ＯＲする手段とにより構成されたフレーム間引き
コントロール回路の出力データを、表示データ入力とし
て、グレースケール表示する薄型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068688A JPH01280795A (ja) | 1988-05-07 | 1988-05-07 | 薄型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068688A JPH01280795A (ja) | 1988-05-07 | 1988-05-07 | 薄型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280795A true JPH01280795A (ja) | 1989-11-10 |
Family
ID=14541879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068688A Pending JPH01280795A (ja) | 1988-05-07 | 1988-05-07 | 薄型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280795A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994010794A1 (en) * | 1992-11-04 | 1994-05-11 | Kopin Corporation | Control system for projection displays |
| US5751261A (en) * | 1990-12-31 | 1998-05-12 | Kopin Corporation | Control system for display panels |
| US6320568B1 (en) | 1990-12-31 | 2001-11-20 | Kopin Corporation | Control system for display panels |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205982A (ja) * | 1985-03-08 | 1986-09-12 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
-
1988
- 1988-05-07 JP JP11068688A patent/JPH01280795A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61205982A (ja) * | 1985-03-08 | 1986-09-12 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751261A (en) * | 1990-12-31 | 1998-05-12 | Kopin Corporation | Control system for display panels |
| US6121950A (en) * | 1990-12-31 | 2000-09-19 | Kopin Corporation | Control system for display panels |
| US6320568B1 (en) | 1990-12-31 | 2001-11-20 | Kopin Corporation | Control system for display panels |
| WO1994010794A1 (en) * | 1992-11-04 | 1994-05-11 | Kopin Corporation | Control system for projection displays |
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