JPS628214A - システムクロツク制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、例えば液晶表示装置のドライバ用ＬＳＩ等
に使用されるシステムクロック制御装績に関する。

〔発明の技術的背景とその問題点〕

従来、この種のドライΔ用ＬＳＩ　（セグメントドライ
バ）は、例えば第６図に示すよ５に構成されている。第
６図において、図示しないコントローラからの表示デー
タＤ！Ｎは、データ入力端子１ノに入力され、端子１２
に供給されるデータシフトクロックＳＣＰによってシフ
トレジスタ１３中を順次転送されてデータ出力端子１４
に至る。上記シフトレジスタ１３の全ビットに表示デー
タＤＩＮが入力された時点で、端子１５に供給されるラ
ッチパルスＬ、Ｐが１”レベルトナルと、この表示デー
タＤＩＮが表示データラッチ回路１６に読み込まれてラ
ッチされる。このラッチ回路１６から出力されるラッチ
データＡ１＝Ａｓｏは、レベル変換器および出力回路１
７ｔｌＣ供給され、端子１８１１Ｃ供給されるフレーム
クロックＦＲに基づいて、端子１９および２０１ｆＣ印
加される電圧ｖ２と電源電圧ＶＤＤあるいは電圧ｖ３と
ｖ５とのレベルを選択して上記ラッチデータＡ１〜Ａｇ
ｏをレベル変換し、セグメント出力端子２１．〜２ハ０
からセグメント信号０１〜ＯａＯとして出力する。上記
Ｖ　２　＃　ＶａｎとＶｓ、Ｖｓの電圧レベルは、液晶
の点灯、非点灯電圧により設定される。

なお、　ＶＤＤ＃Ｖｌ１８はこの論理回路用の電源とな
っている。

第７図は、前記第６図に示したセグメントドライバを用
いた液晶表示装置のモジ、一層構成を示している。液晶
／４ネル２２（６４０ドツト×２００コモン）ＶＣは、
データ入力端子とデータ出力端子とが接続されて縦続接
続されたセグメントドライバ２３１〜２３８から出力さ
れるセグメント信号０ｌ−ｏｓ＋ｏが供給される。上記
セグメントドライバ２３１〜２３８にはそれぞれ、端子
２４１〜２４ｎを介してコントローラからのデータシフ
トクロッ／　ＳＣＰ　、　ラッチノ９ルスＬＰ、フレー
ムクロックＦＲ，および電源電圧ｖＤＤ　＊　Ｖｇｇが
供給される。上記セグメントドライバ２３．のデータ入
力端子には、コントローラからの表示データＤＩＮが入
力され、この表示データＤＩＮはシフトレジスタの転送
動作により順次次段のセグメントドライバ２３２　ｍ２
３Ｈｚ　””に転送され、最終段のセグメントドライバ
２３ｓＫ至る。

また、上記液晶／ナネル２２には、コモンドライバ２５
の出力も供給されており、このコモンドライバ２５から
出力されるコモン信号ＣＯＭＩ〜Ｃ０Ｍ２．ｏと上記セ
グメントドライバ２３１〜２３゜から出力されるセグメ
ント信号Ｏ１〜０６４ｏトによって、液晶／４’ネル２
２の表示位置が設定される。

上記コモンドライバ２４には、ラッチパルスＬＰが供給
されるとともに、上記セグメントドライバ２３１〜２３
龜から出力゛される信号のレベルと逆の極性を得るため
に与える信号ＰＦＲが供給される。なお、前記セグメン
トドライバ２３１〜２３、のレベル変換器および出力回
路にゆ、端子２６に印加される電圧ＶＬＣＤと電源電圧
ＶＤＤとを抵抗Ｒ１〜Ｒ４によって抵抗分割することに
より得られた電圧Ｖ６．Ｖ３＃Ｖ２が印加される。

第Ｓ図は、上記第７図の装置のタイミングチャートを示
している。１つのコモン信号ＣＯＭｎ（ｆｉ　＝１〜２
００）Ｋは６４０個のデー１’ＤｔｔＣ−に／”ｉント
データ）が含まれており、この；そン信号Ｃ０Ｍｎはラ
ッチパルスＬＰに同期している。コモン信号ＣＯＭ。

〜ＣＯＭ、、、はフレームクロックＦＩＩ同期しており
、との７し丁ムクロックＰＲの＠１１１ルベルおよび“
０＃レベル忙は各々上記２００個のコモン信号ＣＯＭ！
〜ＣＯＭｚｏｏが含まれる。セグメント信号０１〜Ｏ−
ｏは、上記フレームクロックＦＲＫ各データが重畳され
た形となっており、ハイレベルの時には上記各データに
応じてＶＤＤとｖ２、ローレベルの時にはｖ３とｖ５と
の間の出力となる・しかし、前述したような構成では、
前記８個のセグメントドライバ２３．〜２３８は１１″
％′（６４０ドツト）分のデータをシリアルに転送する
ため、個々のセグメントドライノ譬からの表示データの
出力時板外でも全てのシフトレジスタを動作させる必要
があり、消費電力が大きくなる欠点がある。加えて、上
記シフトレジスタのデータシフトクロックＳＣＰは、液
晶表示装置に供給される信号の中で最も周波数が高く、
データもこのデータシフトクロックＳＣＰに同期して入
力されるため、消費電力の点ではより不利となる。

このような欠点を改善すべく、第を図に示すようなチッ
プイネーブル機能を付加したセグメントドライバが提案
されている。第９図において、前記第６図と同一構成部
には同じ符号を付してその詳細な説明は省略する。イネ
−ノル回路２７には、端子１２および２８からデータシ
フトクロックｓｅｐ　、イネーブルラッチ／４ルスＥＬ
Ｐが供給される。このイネーブル回路２．７から出力さ
れるクロックツｆルスＣＰがシストレジスタ１３に供給
されるとともに、イネーブル信号ＩｏＵ↑がイネ−ツル
信号出力端子２９から出方されて次段忙供給されるよう
になっている。

第１０図は、上記第７図におけるイネーブル回路２７の
構成例を示している。フリッグフロッｆ３０のデータ入
力端りには、イネーブル信号ＥＩＮが供給され、クロタ
フ入力端ＣＫにはコントローラから供給されるデータ処
理数に応じたラッチノぐルスＥＬＰ　（例えばデータシ
フトクロックＳＰＣの８０周期に１回成立するクロック
）がインバータ３１を介して供給される。上記フリップ
フロッグ３０の出力端Ｑから出力される信号は、次段の
イネーブル信号ＩＥｏｔｙｔとして出力されるとともに
、アンドゲート３２の一方の入力端に供給される。この
アンドゲート３２の他方の入力端には、データシフトク
ロックＳＣＰが供給され、その出力端からクロック／４
′ルスＣＰｆｔ得る。

第１１図は、前記第７図に示したセグメントドライバを
用いて構成した液晶表示装置の構成例を示している。初
段のセグメントドライバ３３！のイネーブル信号入力端
子にはデータ２ツチ／ｆルスＬＰが入力され、このデー
タ２ツチ／ｆルスＬ　Ｐ　ｆ（イネーブルラッチ／４’
ルスＥＬＰによってラッチすることにより、データ処理
に必要な時間を確保すると同時に、次段へのチップイネ
ーブル信号として供給する。なお、データＤＩＮは各セ
グメントドライノ々３３１〜３３８に並タリ的１ｃ供給
される。また、コモンドライバ２５ＩＣは、ラッチノ４
ルスＬＰおよびフレームクロックＦ’　Ｒ２＞Ｅ供給さ
れる。

このような構成では、個々のデータを処理するセグメン
トドライバのみのシフトレジスタにクロックツ４ルスＣ
Ｐを供給し、データ処理を行なわないセグメントドライ
バにはクロック／４ルスＣＰを供給しないよ５にできる
ので、シフトレジスタで消費される無駄な電力を削減で
きる。

例えば、１個のセグメントドライバが動作中には、他の
７個のセグメントドライバは全て動作停止状態となるた
め、モジ、一層全体としての消費電力は前記第７図の装
置に比べ℃シフトレジスタで消費される電力はＩＡとな
る。

しかし、前記第１１図忙示すよう°な構成では、消費電
力の点では改善されるものの、コントローラにイネーツ
ルラッチ／′？ルスＥＬＰを発生させる回路を付加する
必要があるため、全てのコントローラに対して適用がで
きず、使用するコントローラに制約がある欠点がある。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされたもので、
ナの目的とするところは、イネーブルラッチ／４ルス発
生回路のないコントローラでもチップイネーブル機能が
得られ、コントローラに対する制約を与えることなく低
消費電力化を実現できるシステムクロック制御装置を提
供することである。

〔発明の概要〕

すなわち、この発明においては、上記の目的を達成する
ために、データシフトクロックとチップイネーブル信号
とに基づいてリセット信号を生成するリセット信号生成
回路、クロック・中ルス停止信号を出力する７リツｆ７
０ツブ、データシフトクロックが供給され上記クロック
・母ルス停止信号によりこのデータシフトクロックを出
力するか否かを選択するダート回路、このダート回路か
ら、出力されるクロック／４ルスを計数するダウンカウ
ンタ、このダウンカウンタにおける複数のカウント出力
、外部からの制御信号に基づいてデータ処理数に応じた
上記ダウンカウンタのカウント数を選択し、上記フリッ
プフロッグをセットするカウント数設定回路、および上
記フリップフロップの出力に基づいてチップイネーブル
信号を生成するチップイネーブル信号生成回路からシス
テムクロック制御装置を構成し、上記リセット信号生成
回路から出力されるリセット信号により、上記フリップ
フロッ！、ダウンカウンタおよびカウント数設定回路を
それぞれリセットし、上記ゲート回路から所望のデータ
処理数に応じたクロックル４ルスを得るようにしている
。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第１図における端子ｊ４Ｖｃ入力されるデータシ
フトクロックＳＣＰは、インバータ３５に供給され、こ
のインバータ３５の出力は、ナントゲート３６の一方の
入力端およびリセット信号生成回路３７Ｖｃ供給される
。上記リセット信号生成回路３７は、イネーブル入力端
子３８から供給されるチップイネーブル信号ＣＥ、Ｈに
よって制御され、このリセット信号生成回路３２から出
力されるリセット信号Ｒ８が、ダウンカウンタ３９のリ
セット入力端、７リツプフロツグ４０のリセット入力端
、およびカウント数設定回路４１のリセット入力端にそ
れぞれ供給される。上記フリップフロラｆ４ｏのセット
入力端忙は上記カウント数設定回路４ノの出力が供給さ
れ、このフリップフロップ４０の出力ＣＰＳは前記ナン
ドダート３６の他方の入力端、およびチップイネーブル
信号生成回路４２に供給される。上記ナントゲート３６
の出力は・クロックｚ４ルスＣＰとして出力されるとと
もに、ダウンカウンタ３９ＶＣ供給される。このダウン
カウンタ３９の出力Ｑｎ　、　ＱＪ２　、　Ｑｎ／４は
それぞれ、前記カウント数設定回路４ノに供給される。

このカウント数設定回路４ノは、外部端子４３１４３２
に供給される制御信号ＤＦＪ　、　ＤＦ２により制御さ
れて°そのカウント数か設定される。そして、前記チッ
プイネーブル信号生成回路４２゛からチップイネーブル
信号ｃｇｏ　Ｕ　Ｔを得るようにして成る。

第２図は、前記第１図の回路の構成例を示している。第
２図において、前記第１図と対応する部分には同じ符号
を付す、リセット信号生成回路３２は、一方の入力端に
インバータ３５から出力されるデータシフトクロックＳ
ＣＰの反転信号ＳＣＰが供給されるナンドダート４４と
、このナントゲート４４の出力を反転するインバータ４
５とから構成される。フリップフロップ４０は、ノアグ
ー）　４　ｅ　ａ　４７から構成される。また、カウン
ト数設定回路４ノは、一方の入力端忙制御信号ＤＰＩが
、他方の入力端忙制御信号ＤＦ２がそれぞれ供給される
ノアゲート４８と、一方の入力端に上記制御信号ＤＰＩ
が、他方の入力端に上記制御信号ＤＦ２がインバータ４
９を介して供給されるノアゲートｓｏと、一方の入力端
忙上記制御信号ＤＦＪがインバータ５１を介して供給さ
れ、他方の入力端に上記制御信号ＤＦ２が上記インバー
タ４９を介して供給されるノアｆ−）　５２と、上記ノ
アｆ−ト４８．Ｓｏ。

５１の出力が一方の入力端にそれぞれ供給され、他方の
入力端に上記ダウンカウンタＱｎ　＝　Ｑｎ／２−Ｑｎ
／４がそれぞれ供給されるアンドゲート５３゜５４．５
５と、これらアンドゲート５３，５４゜５５の出力が供
給されるノアゲート５６と、このノアゲート５ｇの出力
が供給されデータシフトクロックＳＣＰで制御されるク
ロックドインバータ５７と、このクロックドインバータ
５７の出力および前記ナンドゲート４４の出力が供給さ
れるナンドダート５Ｂと、このナンドｆ−）５８の出力
が供給され、データシフトクロックＳＣＰによって制御
されるクロックドインバータ５９とから成り、このクロ
ックドインバータ５９の出力は、ノアゲート４１５およ
びナンドダート５ＢＩＣ供給されるよう虻なっている。

さらに、前記チップイネーブル信号生成回路４２は、前
　　　□記フリップフロップ４ｏから出力されるクロッ
　　　□り・中ルス停止信号石ｉが一方の入力端に供給
さレル／７１’−）　６０と、上記クロックパルス停止
信号石ｉが供給され、データシフトクロック　　　ＳＣ
Ｐ　ｋよって制御されるクロックドインバータ６１と、
このクロックドインバータ６１の出力が供給されデータ
シフトクロックｓｃＰによりて制御されるクロックドイ
ンバータ６２と、このクロックドインバータ６２の出力
を反転して上記ノアゲートｅｏの他方の入力端に供給す
るインバータ６３とから成り、上記ノアゲート６゜の出
力をチップイネーブル信号ＣＥｏｏ↑として出力するよ
うになっている。

次に、上記のような構成において第３図のタイミングチ
ャートを参照しつつ動作を説明する。

イネーブル入力端子３８から入力されるチップイネーブ
ル信号ＣＥＩＮおよびデータシフトクロックＳＣＰが″
ｌ＃レベルとなると、リセット信号ＲＳ　Ｚ＞ｆ″１”
レベルとなり、ダウンカウンタ３９がリセットされてそ
の出力’ｎ　、Ｑｎ／２−　Ｑｎ／４は全て０”レベル
となる。また、上記リセット信号Ｒ８の″１ルベルによ
りフリップ７０ツブ４０がリセットされ、クロックパル
ス停止信号ＣＰＳが１１＃レベルとなって、ナントゲー
ト３６からデータシフトクロックＳＣＰと同相のクロッ
クツ量ルスＣＰが出力される。これ忙よって、ダウンカ
ウンタ３９のカウント動作が開始される。上記ダウンカ
ラ／り３９のカウント数は、前記制御信号ＤＦＩ　、　
ＤＦ２の組み合せにより選択可能であり、例えばＤＦＪ
　、　ＤＦ２がともに１″０ルベルであればノアゲート
４８の出力が″１”レベルとなって、カウント出力Ｑｎ
が選択される。このＱ、　ｋ”！、　。

予めセグメント出力数（８０セグメント）に対して１ビ
ツト少ないカウント数（７９ビツト）に設定する。上記
力クンタ出力喝が所望のカウント値に達すると、ノアダ
ート５６の出力端側ノードＮｌの電位は″１＃レベルか
ら″Ｏ＃レベルに変化し、これがデータシフトクロック
ＳＣＰの１周期分遅延されてノアゲート４６に供給され
る。これによって、クロックツ臂ルス停止信号ＣＰＳカ
″′０ルベルトナリ、クロックツ４ルスＣＰがｌ”レベ
ル忙固定されてダウンカウンタ３９のカウント動作が停
止される。上記クロツク／４ルス停止信号ｃｐｓが″１
＃レベルから″Ｏ”レベルとなると、ノードＮ２の電位
は、データシフトクロックＳＣＰの１周期遅れて″Ｏ”
レベルから″１＃レベルに変化し、ノアゲートロ０ｋＣ
より最終カウントデータ８０の位置に１ピット間″１”
レベルが発生され、次のチップを駆動すさくチップイネ
ーブル信号ＣＥＯＵＴを出力する端子忙伝達される。こ
の状態は、チップイネーブル信号入力端子３８に次のチ
ップイネーブル信号ＣＥ　Ｉ　Ｎが入力されるまで保持
され続け、データ処理の終了後は、クロック／４ルスＣ
Ｐが１１”レベルで停止されることにより、シフトレノ
スタでの消費電力が低減される。

この発明では、セグメント出力数を８０と設定し、カウ
ント出力Ｑｎ＝７９、ＱＪ２　＝　３９　。

Ｑｎ／４　＝１９とすることにより、データ入力モード
がそれぞれ１ビットシリアル転送、２ビットパラレル転
送、４ピツ）　ｉ４ラレル転送の３種を想定したもので
あり、ノードＮ！に接続されているアンド、ノアダート
におけるアンドゲート５３．５４．５５のいずれかを選
択することにより実現可能としている。

第４図は、前記第１図および第２図に示したシステムク
ロック制御装置を用いて構成したセグメントドライバの
構成例を示している。システムクロック制御装置６４が
前記第１図および第２図の回路に対応しており、同一の
端子および信号には同じ符号を付し【いる。

第５図は、上記第４図のセグメントドライバ６５を用い
て構成した液晶表示装置の構成例を示している。初段の
セグメントドライバ６５１のイネーブル信号入力端子に
はラッチ／ｆルスＬＰカ供給され、このドライバ６５！
から出力されるチップイネーブル信号ＣＫｏｕｔが次段
のセグメントドライバ６５２のイネーブル信号入力端子
忙供給されるようになっている。以下同様にしてセグメ
ントドライバ６５０のイネーブル信号入力端子には、セ
グメントドライバ６５７から出力されるチップイネーブ
ル信号（Ｊｏ　Ｕ　Ｔが供給される。

また、上記各セグメントドライバ６５１〜６５８の制御
信号入力端子には、制御信号ＤＦＪ　、　ＤＦ２として
電源電圧ＶＳＳがそれぞれ印加され、１ビツトシリアル
転送モードに設定されている。なお、　　　□ダウンカ
ウンタ３９のカウント数を変更することにより種々のデ
ータ処理数を選択できる・このような構成によれば、コ
ントローラからイネーブルラッチパルスＥＬＰを供給し
なくてもチップイネーブル機能を実現でき、前記第１１
　　　１図の回路と同様な効果が得られる。このよ５に
、チップイネーブル信号をラッチするためのクロツタを
必要としないため、いかなるコントローラでも使用可能
であり、所望のカウント数を外部からの制御信号ＤＦ７
　、　ＤＦＩにより選択できる。

従って、１つのＬＳＩチップを汎用的に多種のモジ、−
ルに適用できる。

〔発明の効果〕

以上説明したようにこの発明によれば、チップイネーブ
ル／４ルス発生回路のないコントローラでもチップイネ
ープル機能が得られ、コントローラに対する制約を与え
ることなく低消費電力化を実現できるシステムクロック
制御装置が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わるシステムクロック
制御装置を示すブロック図、第２図は上記ｆＭ１図の回
路の具体的な構成例を示す図、第３図は上記第２図の回
路の動作を説明するためのタイミングチャート、第４図
は上記第１図および第２図に示したシステムクロック制
御装置を用いて構成したセグメントドライバを示すブロ
ック図、第５図は上記第４図忙示したセグメントドライ
バを用いて構成した液晶表示装置の構成例を示すブロッ
ク図、第６図は従来のセグメントドライバを示すブロッ
ク図、第７図は上記第６図のセグメントドライバを用い
て構成した液晶表示装置を示すブロック図、第８図は上
記第７図忙示した液晶表示装置の動作を説明するための
タイミングチャート、第９図は従来の他のセグメントド
ライバを示すブロック図、第１０図は上記第９図の回路
におけるイネーブル回路の構成例を示す図、第１１図は
前記第９図のセグメント・ドライバを用いて構成した液
晶表示装置を示すブロック図である。 ３６・・・ナンド回路（ゲート回路）、３２・・・リセ
ット信号生成回路、３９・・・ダウンカウンタ、４０・
・・フリップ７０ツブ、４１・・・カウント数設定回路
、４２・・・チップイネーブル信号生成回路、５ｃｐ−
・・データシフトクロック、ＣＥＩＮ　、　ＣＥｏｖｔ
　−チップイネーブル信号、Ｒ８・・・リセット信号、
Ｑｎ　、Ｑｎ／２−　Ｑｎ／４・・・カウント出力、Ｄ
ＦＩ　、　ＤＦＩ・・・制御信号。

Claims (1)

【特許請求の範囲】
1. データシフトクロックとチップイネーブル信号とに基づ
   いてリセット信号を生成するリセット信号生成回路と、
   このリセット信号生成回路から出力されるリセット信号
   によりリセットされクロックパルス停止信号を出力する
   フリップフロップと、上記データシフトクロックが供給
   され上記フリップフロップから出力されるクロックパル
   ス停止信号によりこのデータシフトクロックを出力する
   か否かを選択するゲート回路と、このゲート回路から出
   力されるクロックパルスを計数し上記リセット信号生成
   回路から出力されるリセット信号でリセットされるダウ
   ンカウンタと、このダウンカウンタにおける複数のカウ
   ント出力、外部からの制御信号および上記リセット信号
   生成回路から出力されるリセット信号とに基づいてデー
   タ処理数に応じた上記ダウンカウンタのカウント数を選
   択し、上記フリップフロップをセットするカウント数設
   定回路と、上記フリップフロップの出力に基づいてチッ
   プイネーブル信号を生成するチップイネーブル信号生成
   回路とを具備することを特徴とするシステムクロック制
   御装置。