JPH08137430A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08137430A JPH08137430A JP6269758A JP26975894A JPH08137430A JP H08137430 A JPH08137430 A JP H08137430A JP 6269758 A JP6269758 A JP 6269758A JP 26975894 A JP26975894 A JP 26975894A JP H08137430 A JPH08137430 A JP H08137430A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000001514 detection method Methods 0.000 claims description 15
- 230000004913 activation Effects 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims description 2
- 238000005070 sampling Methods 0.000 abstract description 28
- 238000010586 diagram Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 5
- 239000003086 colorant Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【目的】高速のデータ転送が可能で、またデータメモリ
の内容が前回と同一の場合にはデータの書き換えが不要
な半導体集積回路を実現する。 【構成】出力端子と入力端子ＳＴがカスケード接続され
た複数のドライバチップのサンプリングをスタートする
タイミングを、内部カウンタであるフリップフロップ１
０３により与え、スタートの可否のみをカスケード接
続、すなわち、出力端子ＯＵＴから次段の入力端子ＳＴ
に対して行う。そのため、カスケード信号の伝達される
べき時間は、２ビットの内部カウンタであるフリップフ
ロップ１０３，１０４によって決定される。たとえば、
２ビットカウンタの場合、２サイクルの間にカスケード
信号が伝達されれば良いことから、この部分で全体の転
送速度が制限されてしまうことがなく、高速データ転送
が可能となる。
の内容が前回と同一の場合にはデータの書き換えが不要
な半導体集積回路を実現する。 【構成】出力端子と入力端子ＳＴがカスケード接続され
た複数のドライバチップのサンプリングをスタートする
タイミングを、内部カウンタであるフリップフロップ１
０３により与え、スタートの可否のみをカスケード接
続、すなわち、出力端子ＯＵＴから次段の入力端子ＳＴ
に対して行う。そのため、カスケード信号の伝達される
べき時間は、２ビットの内部カウンタであるフリップフ
ロップ１０３，１０４によって決定される。たとえば、
２ビットカウンタの場合、２サイクルの間にカスケード
信号が伝達されれば良いことから、この部分で全体の転
送速度が制限されてしまうことがなく、高速データ転送
が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、フラットパネルディス
プレイ装置等に適用される半導体集積回路に関するもの
である。
プレイ装置等に適用される半導体集積回路に関するもの
である。
【０００２】
【従来の技術】たとえばフラットパネルは、一般的に駆
動用端子を多数有しており、１つのドライバチップで駆
動することは不可能であることから、複数個のドライバ
を用いて駆動される。
動用端子を多数有しており、１つのドライバチップで駆
動することは不可能であることから、複数個のドライバ
を用いて駆動される。
【０００３】図８は、従来のフラットパネルディスプレ
イ装置の構成例を示すブロック図である。図８におい
て、１−１，１−２，１−３はフラットパネルドライ
バ、２はフラットパネル、ＤＢはｎビットのデータバ
ス、ＳCKはクロック信号、ＳLSはラッチストローブ信
号、ＰSTはスタートパルス信号をそれぞれ示している。
イ装置の構成例を示すブロック図である。図８におい
て、１−１，１−２，１−３はフラットパネルドライ
バ、２はフラットパネル、ＤＢはｎビットのデータバ
ス、ＳCKはクロック信号、ＳLSはラッチストローブ信
号、ＰSTはスタートパルス信号をそれぞれ示している。
【０００４】フラットパネルドライバ１−１，１−２，
１−３は、フラットパネル２の多数の駆動端子に対して
複数の接続端子が並列に接続されており、これら接続端
子の他に、データバスＤＢを伝播されたデータを入力す
るためのデータ入力端子Ｄ、クロック信号ＳCKを入力す
るためのクロック入力端子ＣＫ、ラッチストローブ信号
ＳLSを入力するためのラッチストローブ入力端子ＬＳ、
スタートパルス信号Ｐ STを入力するためのスタートパル
ス入力端子ＳＴおよび出力端子ＯＵＴをそれぞれ有して
いる。
１−３は、フラットパネル２の多数の駆動端子に対して
複数の接続端子が並列に接続されており、これら接続端
子の他に、データバスＤＢを伝播されたデータを入力す
るためのデータ入力端子Ｄ、クロック信号ＳCKを入力す
るためのクロック入力端子ＣＫ、ラッチストローブ信号
ＳLSを入力するためのラッチストローブ入力端子ＬＳ、
スタートパルス信号Ｐ STを入力するためのスタートパル
ス入力端子ＳＴおよび出力端子ＯＵＴをそれぞれ有して
いる。
【０００５】各フラットパネルドライバ１−１，１−
２，１−３のデータ入力端子ＤはデータバスＤＢに、ク
ロック入力端子ＣＫはクロック信号ＳCKの入力ライン
に、ラッチストローブ入力端子ＬＳはラッチストローブ
信号ＳLSの入力ラインに対してそれぞれ並列に接続され
ている。そして、ドライバ１−１のスタートパルス入力
端子ＳＴがスタートパルス信号ＰSTの入力ラインに接続
され、ドライバ１−１の出力端子ＯＵＴ１がドライバ１
−２のスタートパルス入力端子ＳＴに接続され、ドライ
バ１−２の出力端子ＯＵＴ２がドライバ１−３のスター
トパルス入力端子ＳＴに接続されている。すなわち、ド
ライバ１−１，１−２，１−３は、出力端子ＯＵＴおよ
びスタートパルス入力端子ＳＴに関してカスケード接続
されている。
２，１−３のデータ入力端子ＤはデータバスＤＢに、ク
ロック入力端子ＣＫはクロック信号ＳCKの入力ライン
に、ラッチストローブ入力端子ＬＳはラッチストローブ
信号ＳLSの入力ラインに対してそれぞれ並列に接続され
ている。そして、ドライバ１−１のスタートパルス入力
端子ＳＴがスタートパルス信号ＰSTの入力ラインに接続
され、ドライバ１−１の出力端子ＯＵＴ１がドライバ１
−２のスタートパルス入力端子ＳＴに接続され、ドライ
バ１−２の出力端子ＯＵＴ２がドライバ１−３のスター
トパルス入力端子ＳＴに接続されている。すなわち、ド
ライバ１−１，１−２，１−３は、出力端子ＯＵＴおよ
びスタートパルス入力端子ＳＴに関してカスケード接続
されている。
【０００６】また、図９はドライバ１−１〜１−２の具
体的な構成例を示すブロック図である。図９に示すよう
に、フラットパネルドライバは、複数のシフトレジスタ
１１、データメモリ１２および表示メモリ１３により構
成されている。各シフトレジスタ１１にはクロック入力
端子ＣＫから入力されたクロック信号ＳCKが供給され、
またスタートパルス入力端子ＳＴから入力されたスター
トパルス信号ＰSTが供給される。このスタートパルス信
号ＳSTによりサンプリングが開始され、クロック信号Ｓ
CKの入力のタイミングで入力パルスが随時シフトされ
る。また、データメモリは、データ入力端子Ｄから入力
したデータバスＤＢのデータを記憶するもので、ラッチ
ストローブ信号ＳLSが入力されると、その記憶データが
表示メモリ１３に並列的に転送される。このとき、シフ
トレジスタ１１の内容がクリアされる。
体的な構成例を示すブロック図である。図９に示すよう
に、フラットパネルドライバは、複数のシフトレジスタ
１１、データメモリ１２および表示メモリ１３により構
成されている。各シフトレジスタ１１にはクロック入力
端子ＣＫから入力されたクロック信号ＳCKが供給され、
またスタートパルス入力端子ＳＴから入力されたスター
トパルス信号ＰSTが供給される。このスタートパルス信
号ＳSTによりサンプリングが開始され、クロック信号Ｓ
CKの入力のタイミングで入力パルスが随時シフトされ
る。また、データメモリは、データ入力端子Ｄから入力
したデータバスＤＢのデータを記憶するもので、ラッチ
ストローブ信号ＳLSが入力されると、その記憶データが
表示メモリ１３に並列的に転送される。このとき、シフ
トレジスタ１１の内容がクリアされる。
【０００７】図１０は、図８の回路におけるクロック信
号ＳCK、スタートパルス信号ＳST、ドライバ１−１の出
力端子ＯＵＴ１からの出力パルスおよびドライバ１−２
の出力端子ＯＵＴ２からの出力パルスの関係を示すタイ
ミングチャートである。
号ＳCK、スタートパルス信号ＳST、ドライバ１−１の出
力端子ＯＵＴ１からの出力パルスおよびドライバ１−２
の出力端子ＯＵＴ２からの出力パルスの関係を示すタイ
ミングチャートである。
【０００８】表示データのドライバＬＳＩへの書き込み
動作は、図１０に示すように、初段のドライバ１−１に
スタートパルス信号ＰSTが入力されることにより、ドラ
イバ１−１における書き込み動作が開始される。ドライ
バ１−１における書き込み動作が終了すると、出力端子
ＯＵＴ１から次段のドライバ１−２の入力端子ＳＴに対
してスタートパルスが出力される。これにより、ドライ
バ１−２における表示データの書き込み動作が開始され
る。そして、ドライバ１−２における書き込み動作が終
了すると、出力端子ＯＵＴ２から次段のドライバ１−３
の入力端子ＳＴに対してスタートパルスが出力され、こ
れにより、ドライバ１−３における表示データの書き込
み動作が開始される。このように、スタートパルスの入
力により各ドライバ１−１〜１−３への表示データの書
き込み動作が順次行われる。このとき、毎回全データの
サンプリングが行われ、また、全てのドライバチップに
おいて同一の動作が行われる。
動作は、図１０に示すように、初段のドライバ１−１に
スタートパルス信号ＰSTが入力されることにより、ドラ
イバ１−１における書き込み動作が開始される。ドライ
バ１−１における書き込み動作が終了すると、出力端子
ＯＵＴ１から次段のドライバ１−２の入力端子ＳＴに対
してスタートパルスが出力される。これにより、ドライ
バ１−２における表示データの書き込み動作が開始され
る。そして、ドライバ１−２における書き込み動作が終
了すると、出力端子ＯＵＴ２から次段のドライバ１−３
の入力端子ＳＴに対してスタートパルスが出力され、こ
れにより、ドライバ１−３における表示データの書き込
み動作が開始される。このように、スタートパルスの入
力により各ドライバ１−１〜１−３への表示データの書
き込み動作が順次行われる。このとき、毎回全データの
サンプリングが行われ、また、全てのドライバチップに
おいて同一の動作が行われる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来の装置では、ドライバ１−１〜１−３が出力端子
ＯＵＴおよびスタートパルス入力端子ＳＴに関してカス
ケード接続されていることから、チップ内部のゲート遅
延およびチップ間接続のための配線容量を駆動するの
に、一定の時間が必要となり、ドライバＬＳＩへのデー
タ書き込み周波数をあまり高くすることができない。ド
ライバの最高動作周波数はこのスタートパルスの転送の
スピードで決まってしまうことが多い（添付文献 缶の
管野他 ”カラーＴＦＴ−ＬＣＤ用ドライバＩＣの開
発”信学会 Ｐ１７ 参照）。したがって、高速でのデ
ータサンプリングには適さない。また、データメモリの
内容が前回と同一であっても毎回全データを書き換えな
くてはならない。
た従来の装置では、ドライバ１−１〜１−３が出力端子
ＯＵＴおよびスタートパルス入力端子ＳＴに関してカス
ケード接続されていることから、チップ内部のゲート遅
延およびチップ間接続のための配線容量を駆動するの
に、一定の時間が必要となり、ドライバＬＳＩへのデー
タ書き込み周波数をあまり高くすることができない。ド
ライバの最高動作周波数はこのスタートパルスの転送の
スピードで決まってしまうことが多い（添付文献 缶の
管野他 ”カラーＴＦＴ−ＬＣＤ用ドライバＩＣの開
発”信学会 Ｐ１７ 参照）。したがって、高速でのデ
ータサンプリングには適さない。また、データメモリの
内容が前回と同一であっても毎回全データを書き換えな
くてはならない。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、高速のデータ転送が可能で、ま
たデータメモリの内容が前回と同一の場合にはデータの
書き換えが不要な半導体集積回路を提供することにあ
る。
のであり、その目的は、高速のデータ転送が可能で、ま
たデータメモリの内容が前回と同一の場合にはデータの
書き換えが不要な半導体集積回路を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の半導体集積回路は、並列的に配列さ
れた複数の駆動対象に対してそれぞれ接続された複数の
駆動回路と、上記複数の駆動回路にそれぞれ電気的に接
続された複数のメモリ回路と、外部から供給される第１
の起動信号とクロック信号とに基づいて外部から供給さ
れる第２の起動信号の入力タイミングを調整するタイミ
ング調整回路とを有し、上記タイミング調整回路により
調整された上記第２の起動信号の入力タイミングを起点
として上記クロック信号に応じて外部から供給される駆
動用データを上記複数のメモリ回路に順次に格納する。
め、本発明の第１の半導体集積回路は、並列的に配列さ
れた複数の駆動対象に対してそれぞれ接続された複数の
駆動回路と、上記複数の駆動回路にそれぞれ電気的に接
続された複数のメモリ回路と、外部から供給される第１
の起動信号とクロック信号とに基づいて外部から供給さ
れる第２の起動信号の入力タイミングを調整するタイミ
ング調整回路とを有し、上記タイミング調整回路により
調整された上記第２の起動信号の入力タイミングを起点
として上記クロック信号に応じて外部から供給される駆
動用データを上記複数のメモリ回路に順次に格納する。
【００１２】また、本発明の半導体集積回路は、カスケ
ード接続される次段の半導体集積回路に対して、上記第
２の起動信号に対応する信号を上記複数のメモリ回路の
全てに駆動用データが格納されるタイミングよりも少な
くとも上記クロック信号の１クロック分前の時点で供給
する。
ード接続される次段の半導体集積回路に対して、上記第
２の起動信号に対応する信号を上記複数のメモリ回路の
全てに駆動用データが格納されるタイミングよりも少な
くとも上記クロック信号の１クロック分前の時点で供給
する。
【００１３】本発明の第２の半導体集積回路は、並列的
に配列された複数の駆動対象に対してそれぞれ接続され
た複数の駆動回路と、上記複数の駆動回路にそれぞれ電
気的に接続された複数のメモリ回路と、外部から供給さ
れる起動信号により初期状態に設定され、外部から供給
されるクロック信号に応じてカウント動作を行う第１の
カウンタと、上記起動信号により初期状態に設定され、
上記第１のカウンタから供給されるカウント指示信号に
応じてカウント動作を行う第２のカウンタと、外部から
供給されるアドレス情報と上記第２のカウンタのカウン
ト値との一致を検出する一致検出回路と、上記複数のメ
モリ回路にそれぞれ電気的に接続されており、上記一致
検出回路から供給される活性化信号により活性化され、
上記第１のカウンタのカウント値に応じて対応する上記
メモリ回路に対して外部から供給される駆動用データの
格納を指示する複数のデコーダとを有し、上記第１のカ
ウンタは上記複数のデコーダの数に対応したカウント値
をカウントすると上記第２のカウンタに対してカウント
指示信号を供給し、上記一致検出回路は上記第２のカウ
ンタのカウント値と上記アドレス情報とが一致したとき
に上記複数のデコーダに対して活性化信号を供給する。
に配列された複数の駆動対象に対してそれぞれ接続され
た複数の駆動回路と、上記複数の駆動回路にそれぞれ電
気的に接続された複数のメモリ回路と、外部から供給さ
れる起動信号により初期状態に設定され、外部から供給
されるクロック信号に応じてカウント動作を行う第１の
カウンタと、上記起動信号により初期状態に設定され、
上記第１のカウンタから供給されるカウント指示信号に
応じてカウント動作を行う第２のカウンタと、外部から
供給されるアドレス情報と上記第２のカウンタのカウン
ト値との一致を検出する一致検出回路と、上記複数のメ
モリ回路にそれぞれ電気的に接続されており、上記一致
検出回路から供給される活性化信号により活性化され、
上記第１のカウンタのカウント値に応じて対応する上記
メモリ回路に対して外部から供給される駆動用データの
格納を指示する複数のデコーダとを有し、上記第１のカ
ウンタは上記複数のデコーダの数に対応したカウント値
をカウントすると上記第２のカウンタに対してカウント
指示信号を供給し、上記一致検出回路は上記第２のカウ
ンタのカウント値と上記アドレス情報とが一致したとき
に上記複数のデコーダに対して活性化信号を供給する。
【００１４】
【作用】本発明に係わる第１の半導体集積回路は、外部
から供給される駆動用データのメモリ回路への格納動作
のタイミングを第１および第２の起動信号とクロック信
号とに基づいて決定する。第１の起動信号とクロック信
号はカスケード接続される半導体集積回路に対して共通
に供給され、第２の起動信号は先頭に位置する半導体集
積回路から次段の半導体集積回路へ順次に転送される。
から供給される駆動用データのメモリ回路への格納動作
のタイミングを第１および第２の起動信号とクロック信
号とに基づいて決定する。第１の起動信号とクロック信
号はカスケード接続される半導体集積回路に対して共通
に供給され、第２の起動信号は先頭に位置する半導体集
積回路から次段の半導体集積回路へ順次に転送される。
【００１５】駆動用データの格納を指示する第２の起動
信号の入力タイミングは第１の起動信号とクロック信号
とで決定されるので、そのタイミングにおいて第２の起
動信号が供給されていれば駆動用データの格納動作が開
始され、当該格納動作の開始時点が半導体集積回路にお
ける第２に起動信号の転送速度による制約を受けること
がない。
信号の入力タイミングは第１の起動信号とクロック信号
とで決定されるので、そのタイミングにおいて第２の起
動信号が供給されていれば駆動用データの格納動作が開
始され、当該格納動作の開始時点が半導体集積回路にお
ける第２に起動信号の転送速度による制約を受けること
がない。
【００１６】本発明に係わる第２の半導体集積回路は、
共通の起動信号によりセットされる第１および第２のカ
ウンタを有しており、第２のカウンタのカウント値と外
部から供給されるアドレス情報とが一致したときに駆動
用データの格納動作を開始するように構成しているの
で、複数の半導体集積回路がカスケード接続される場合
に、駆動用データの格納を指示する起動信号を先頭の半
導体集積回路から次段の半導体集積回路に順次に供給す
ることなく、アドレス情報の設定で駆動用データの格納
順番が決定される。
共通の起動信号によりセットされる第１および第２のカ
ウンタを有しており、第２のカウンタのカウント値と外
部から供給されるアドレス情報とが一致したときに駆動
用データの格納動作を開始するように構成しているの
で、複数の半導体集積回路がカスケード接続される場合
に、駆動用データの格納を指示する起動信号を先頭の半
導体集積回路から次段の半導体集積回路に順次に供給す
ることなく、アドレス情報の設定で駆動用データの格納
順番が決定される。
【００１７】
【実施例１】図１は、本発明に係る半導体集積回路の第
１の実施例を示すブロック構成図であって、従来例を示
す図８と同一構成部分は同一符号をもって表す。すなわ
ち、１−１ａ、１−２ａ、１−３ａはフラットパネルド
ライバ、２はフラットパネル、ＤＢはｎビットのデータ
バス、ＳCKはクロック信号、ＰSTはスタートパルス信号
をそれぞれ示している。
１の実施例を示すブロック構成図であって、従来例を示
す図８と同一構成部分は同一符号をもって表す。すなわ
ち、１−１ａ、１−２ａ、１−３ａはフラットパネルド
ライバ、２はフラットパネル、ＤＢはｎビットのデータ
バス、ＳCKはクロック信号、ＰSTはスタートパルス信号
をそれぞれ示している。
【００１８】フラットパネルドライバ１−１ａ，１−２
ａ，１−３ａは、フラットパネル２の多数の駆動端子に
対して複数の接続端子が並列に接続されており、これら
接続端子の他に、データバスＤＢを伝播されたデータを
入力するためのデータ入力端子Ｄ、クロック信号ＳCKを
入力するためのクロック入力端子ＣＫ、スタートパルス
信号ＰSTを入力するためのスタートパルス入力端子Ｓ
Ｔ、出力端子ＯＵＴをそれぞれ有し、さらに加えて第２
のスタートパルス入力端子ＴＩＭを有している。また、
図１に図示しないが、実際には、ラッチストローブ信号
（ＳLS）を入力するためのラッチストローブ入力端子
（ＬＳ）を有している。
ａ，１−３ａは、フラットパネル２の多数の駆動端子に
対して複数の接続端子が並列に接続されており、これら
接続端子の他に、データバスＤＢを伝播されたデータを
入力するためのデータ入力端子Ｄ、クロック信号ＳCKを
入力するためのクロック入力端子ＣＫ、スタートパルス
信号ＰSTを入力するためのスタートパルス入力端子Ｓ
Ｔ、出力端子ＯＵＴをそれぞれ有し、さらに加えて第２
のスタートパルス入力端子ＴＩＭを有している。また、
図１に図示しないが、実際には、ラッチストローブ信号
（ＳLS）を入力するためのラッチストローブ入力端子
（ＬＳ）を有している。
【００１９】各フラットパネルドライバ１−１ａ，１−
２ａ，１−３ａのデータ入力端子ＤはデータバスＤＢ
に、クロック入力端子ＣＫはクロック信号ＳCKの入力ラ
インに、第２のスタートパルス入力端子ＴＩＭはスター
トパルス信号ＰSTの入力ラインに対してそれぞれ並列に
接続されている。そして、ドライバ１−１ａのスタート
パルス入力端子ＳＴがスタートパルス信号ＰSTの入力ラ
インに接続され、ドライバ１−１ａの出力端子ＯＵＴ１
がドライバ１−２ａのスタートパルス入力端子ＳＴに接
続され、ドライバ１−２ａの出力端子ＯＵＴ２がドライ
バ１−３ａのスタートパルス入力端子ＳＴに接続されて
いる。すなわち、ドライバ１−１ａ，１−２ａ，１−３
ａは、入力端子ＴＩＭにスタートパルス信号ＰSTが並列
的に入力され、かつ入力端子ＳＴへのパルス入力により
サンプリングを開始するように構成されている。
２ａ，１−３ａのデータ入力端子ＤはデータバスＤＢ
に、クロック入力端子ＣＫはクロック信号ＳCKの入力ラ
インに、第２のスタートパルス入力端子ＴＩＭはスター
トパルス信号ＰSTの入力ラインに対してそれぞれ並列に
接続されている。そして、ドライバ１−１ａのスタート
パルス入力端子ＳＴがスタートパルス信号ＰSTの入力ラ
インに接続され、ドライバ１−１ａの出力端子ＯＵＴ１
がドライバ１−２ａのスタートパルス入力端子ＳＴに接
続され、ドライバ１−２ａの出力端子ＯＵＴ２がドライ
バ１−３ａのスタートパルス入力端子ＳＴに接続されて
いる。すなわち、ドライバ１−１ａ，１−２ａ，１−３
ａは、入力端子ＴＩＭにスタートパルス信号ＰSTが並列
的に入力され、かつ入力端子ＳＴへのパルス入力により
サンプリングを開始するように構成されている。
【００２０】図２は、これらフラットパネルドライバ１
−１ａ，１−２ａ，１−３ａの要部の具体的な構成例を
示す回路図である。フラットパネルドライバ１−１ａ，
１−２ａ，１−３ａは、図２に示すように、Ｄ型フリッ
プフロップ１０１〜１０４、ＳＲ型フリップフロップ１
０５、２入力アンドゲート１０６，１０７およびインバ
ータ１０８により構成される回路を含んでいる。
−１ａ，１−２ａ，１−３ａの要部の具体的な構成例を
示す回路図である。フラットパネルドライバ１−１ａ，
１−２ａ，１−３ａは、図２に示すように、Ｄ型フリッ
プフロップ１０１〜１０４、ＳＲ型フリップフロップ１
０５、２入力アンドゲート１０６，１０７およびインバ
ータ１０８により構成される回路を含んでいる。
【００２１】フリップフロップ１０１〜１０４のクロッ
ク入力がクロック信号ＳCKの入力端子ＣＫに接続されて
いる。フリップフロップ１０１のＤ入力がスタートパル
ス信号の入力端子ＳＴに接続され、そのＱ出力はアンド
ゲート１０６の一方の入力端子に接続されている。フリ
ップフロップ１０２のＤ入力は第２のスタートパルス入
力端子ＴＩＭに接続され、そのＱ出力はアンドゲート１
０７の一方の入力端子に接続されている。アンドゲート
１０７の他方の入力端子は第２のスタートパルス入力端
子ＴＩＭに接続され、出力端子はフリップフロップ１０
３のセット端子Ｓおよびフリップフロップ１０４のリセ
ット端子Ｒに接続されている。フリップフロップ１０３
のＤ入力はインバータ１０８の出力端子に接続され、Ｑ
出力はフリップフロップ１０４のＤ入力およびアンドゲ
ート１０６の他方の入力端子に接続されている。そし
て、フリップフロップ１０４のＱ出力はインバータ１０
８の入力端子に接続されている。さらに、アンドゲート
１０６の出力端子はフリップフロップ１０５のＳ入力に
接続されている。そして、フリップフロップ１０５のＲ
入力はストップ信号ＳST P の入力ラインに接続され、Ｑ
出力はサンプリングイネーブル信号ＳENの出力ラインに
接続されている。
ク入力がクロック信号ＳCKの入力端子ＣＫに接続されて
いる。フリップフロップ１０１のＤ入力がスタートパル
ス信号の入力端子ＳＴに接続され、そのＱ出力はアンド
ゲート１０６の一方の入力端子に接続されている。フリ
ップフロップ１０２のＤ入力は第２のスタートパルス入
力端子ＴＩＭに接続され、そのＱ出力はアンドゲート１
０７の一方の入力端子に接続されている。アンドゲート
１０７の他方の入力端子は第２のスタートパルス入力端
子ＴＩＭに接続され、出力端子はフリップフロップ１０
３のセット端子Ｓおよびフリップフロップ１０４のリセ
ット端子Ｒに接続されている。フリップフロップ１０３
のＤ入力はインバータ１０８の出力端子に接続され、Ｑ
出力はフリップフロップ１０４のＤ入力およびアンドゲ
ート１０６の他方の入力端子に接続されている。そし
て、フリップフロップ１０４のＱ出力はインバータ１０
８の入力端子に接続されている。さらに、アンドゲート
１０６の出力端子はフリップフロップ１０５のＳ入力に
接続されている。そして、フリップフロップ１０５のＲ
入力はストップ信号ＳST P の入力ラインに接続され、Ｑ
出力はサンプリングイネーブル信号ＳENの出力ラインに
接続されている。
【００２２】このような構成を有するフラットパネルド
ライバにあっては、データサンプリングのタイミングが
アンドゲート１０６により制御される。このタイミング
は、フリップフロップ１０２〜１０４およびアンドゲー
ト１０７により与えられる。フリップフロップ１０３お
よび１０４は２ビットのカウンタを構成し、これらフリ
ップフロップ１０３，１０４の出力が２進で「１０」で
カウントが開始される。また、この２ビットカウンタに
より２ビット分のずれは許容される。
ライバにあっては、データサンプリングのタイミングが
アンドゲート１０６により制御される。このタイミング
は、フリップフロップ１０２〜１０４およびアンドゲー
ト１０７により与えられる。フリップフロップ１０３お
よび１０４は２ビットのカウンタを構成し、これらフリ
ップフロップ１０３，１０４の出力が２進で「１０」で
カウントが開始される。また、この２ビットカウンタに
より２ビット分のずれは許容される。
【００２３】次に、上記構成による動作を、図３のタイ
ミングチャートを参照しながら説明する。各フラットパ
ネルドライバ１−１ａ，１−２ａ，１−３ａの入力端子
ＣＫにクロック信号ＳCKがそれぞれ供給され、入力端子
ＴＩＭにスタートパルス信号ＰSTがそれぞれ供給され
る。クロック信号ＳCKおよびスタートパルス信号ＰSTの
入力に伴い、各フラットパネルドライバ１−１ａ，１−
２ａ，１−３ａにおいては、フリップフロップ１０２が
クロック信号ＳCKに同期してハイレベルの信号を出力Ｑ
から出力する。このとき、スタートパルス信号ＰSTがハ
イレベルで入力されていることから、アンドゲート１０
７からハイレベルの信号が、フリップフロップ１０３の
セット端子Ｓおよびフリップフロップ１０４のリセット
端子Ｒに出力される。これにより、フリップフロップ１
０３はセット状態となり、フリップフロップ１０４はリ
セット状態となり、フリップフロップ１０３の出力がハ
イレベルの「１」、フリップフロップ１０４の出力がロ
ーレベルの「０」となる。すなわち、フリップフロップ
１０３，１０４からなる２ビットカウンタの値が「１
０」となる。このとき、全フラットパネルドライバ１−
１ａ，１−２ａ，１−３ａにおける２ビットカウンタは
同期し、以降、同じタイミングで変化する。
ミングチャートを参照しながら説明する。各フラットパ
ネルドライバ１−１ａ，１−２ａ，１−３ａの入力端子
ＣＫにクロック信号ＳCKがそれぞれ供給され、入力端子
ＴＩＭにスタートパルス信号ＰSTがそれぞれ供給され
る。クロック信号ＳCKおよびスタートパルス信号ＰSTの
入力に伴い、各フラットパネルドライバ１−１ａ，１−
２ａ，１−３ａにおいては、フリップフロップ１０２が
クロック信号ＳCKに同期してハイレベルの信号を出力Ｑ
から出力する。このとき、スタートパルス信号ＰSTがハ
イレベルで入力されていることから、アンドゲート１０
７からハイレベルの信号が、フリップフロップ１０３の
セット端子Ｓおよびフリップフロップ１０４のリセット
端子Ｒに出力される。これにより、フリップフロップ１
０３はセット状態となり、フリップフロップ１０４はリ
セット状態となり、フリップフロップ１０３の出力がハ
イレベルの「１」、フリップフロップ１０４の出力がロ
ーレベルの「０」となる。すなわち、フリップフロップ
１０３，１０４からなる２ビットカウンタの値が「１
０」となる。このとき、全フラットパネルドライバ１−
１ａ，１−２ａ，１−３ａにおける２ビットカウンタは
同期し、以降、同じタイミングで変化する。
【００２４】また、初段のフラットパネルドライバ１−
１ａには、入力端子ＳＴに対してもスタートパルス信号
ＰSTが入力されることから、フリップフロップ１０１は
クロック信号ＳCKに同期してハイレベルの信号を出力Ｑ
から出力する。このとき、フリップフロップ１０３のＱ
出力からハイレベルの信号が出力されている場合には、
アンドゲート１０６の出力がハイレベルとなり、フリッ
プフロップ１５がハイレベルにセットされ、そのＱ出力
からサンプリングイネーブル信号ＳENが図示しないシフ
トレジスタ（図９）にハイレベルで出力され、データの
サンプリングが開始される。
１ａには、入力端子ＳＴに対してもスタートパルス信号
ＰSTが入力されることから、フリップフロップ１０１は
クロック信号ＳCKに同期してハイレベルの信号を出力Ｑ
から出力する。このとき、フリップフロップ１０３のＱ
出力からハイレベルの信号が出力されている場合には、
アンドゲート１０６の出力がハイレベルとなり、フリッ
プフロップ１５がハイレベルにセットされ、そのＱ出力
からサンプリングイネーブル信号ＳENが図示しないシフ
トレジスタ（図９）にハイレベルで出力され、データの
サンプリングが開始される。
【００２５】本例では、４０回のクロック信号ＳCKで１
ドライバのサンプリングが終了し、次のドライバが４１
回目でスタートするようになっている。図３のタイミン
グチャートに示すように、初段のドライバ１−１ａでは
３９回目のクロック信号ＳCKで出力端子ＯＵＴ１からハ
イレベルの信号が２段目のドライバ１−２ａの入力端子
ＳＴに出力される。出力端子ＯＵＴ１からの信号を受け
る２段目のドライバ１−２ａでは、その信号を４０回目
のクロック信号ＳCKで読み込んでも、４１回目のクロッ
ク信号ＳCKで読み込んでも、カウンタを構成するフリッ
プフロップ１０３の出力とフリップフロップ１０１の出
力との論理積をアンドゲート１０６でとっているため、
いずれの場合も４１回目のクロック信号ＳCKでスタート
する。これにより、カスケート接続のタイミングは従来
の２倍の時間がとれるようになる。
ドライバのサンプリングが終了し、次のドライバが４１
回目でスタートするようになっている。図３のタイミン
グチャートに示すように、初段のドライバ１−１ａでは
３９回目のクロック信号ＳCKで出力端子ＯＵＴ１からハ
イレベルの信号が２段目のドライバ１−２ａの入力端子
ＳＴに出力される。出力端子ＯＵＴ１からの信号を受け
る２段目のドライバ１−２ａでは、その信号を４０回目
のクロック信号ＳCKで読み込んでも、４１回目のクロッ
ク信号ＳCKで読み込んでも、カウンタを構成するフリッ
プフロップ１０３の出力とフリップフロップ１０１の出
力との論理積をアンドゲート１０６でとっているため、
いずれの場合も４１回目のクロック信号ＳCKでスタート
する。これにより、カスケート接続のタイミングは従来
の２倍の時間がとれるようになる。
【００２６】以上説明したように、本第１の実施例によ
れば、カスケード接続されたドライバチップ１−２ａ，
１−３ａのサンプリングをスタートするタイミングは、
内部カウンタであるフリップフロップ１０３により与え
られ、スタートの可否のみを従来のカスケード接続、す
なわち、出力端子ＯＵＴから次段の入力端子ＳＴのスタ
ートパルスの伝搬により行われる。そのため、カスケー
ド信号（スタートパルス）の伝達されるべき時間は、２
ビットの内部カウンタであるフリップフロップ１０３，
１０４によって決定される。たとえば、本実施例では、
２ビットカウンタであるため、２サイクルの間にカスケ
ード信号が伝達されれば良いことから、この部分で全体
の転送速度が制限されてしまうことがなく、高速データ
転送が可能となる。これにより、僅かの回路の追加だけ
で動作周波数の向上が期待できる。
れば、カスケード接続されたドライバチップ１−２ａ，
１−３ａのサンプリングをスタートするタイミングは、
内部カウンタであるフリップフロップ１０３により与え
られ、スタートの可否のみを従来のカスケード接続、す
なわち、出力端子ＯＵＴから次段の入力端子ＳＴのスタ
ートパルスの伝搬により行われる。そのため、カスケー
ド信号（スタートパルス）の伝達されるべき時間は、２
ビットの内部カウンタであるフリップフロップ１０３，
１０４によって決定される。たとえば、本実施例では、
２ビットカウンタであるため、２サイクルの間にカスケ
ード信号が伝達されれば良いことから、この部分で全体
の転送速度が制限されてしまうことがなく、高速データ
転送が可能となる。これにより、僅かの回路の追加だけ
で動作周波数の向上が期待できる。
【００２７】なお、上述した回路では、タイミング基準
を与える入力端子として、ＴＩＭ端子を新たに設けてい
るが、通常のパネルドライバにおいては、全ドライバに
接続される信号、たとえば、リセットやサンプリングを
行ったデータを表示用メモリに転送するラッチストロー
ブ信号ＳLS等を、タイミング基準を与えるのに用いるこ
とが可能である。この場合の回路接続は、図８と同様と
同様となる。
を与える入力端子として、ＴＩＭ端子を新たに設けてい
るが、通常のパネルドライバにおいては、全ドライバに
接続される信号、たとえば、リセットやサンプリングを
行ったデータを表示用メモリに転送するラッチストロー
ブ信号ＳLS等を、タイミング基準を与えるのに用いるこ
とが可能である。この場合の回路接続は、図８と同様と
同様となる。
【００２８】具体的には、ドライバ１−１ａ，１−２
ａ，１−３ａの要部の構成例を示す図２の入力端子ＴＩ
Ｍにラッチストローブ信号ＳLSの入力ラインを接続する
ことにより実現できる。図４は、そのときのタイミング
チャートを示している。この例では、タイミング基準を
カウントするカウンタはクロック信号ＳCKの４サイクル
周期で変化させるので、ラッチストローブ信号ＳLSの入
力は、スタートパルス信号ＲSTの入力するタイミングか
ら４サイクルの整数倍の手前で入力を行うことによりタ
イミングを与えることができる。
ａ，１−３ａの要部の構成例を示す図２の入力端子ＴＩ
Ｍにラッチストローブ信号ＳLSの入力ラインを接続する
ことにより実現できる。図４は、そのときのタイミング
チャートを示している。この例では、タイミング基準を
カウントするカウンタはクロック信号ＳCKの４サイクル
周期で変化させるので、ラッチストローブ信号ＳLSの入
力は、スタートパルス信号ＲSTの入力するタイミングか
ら４サイクルの整数倍の手前で入力を行うことによりタ
イミングを与えることができる。
【００２９】このように、ラッチストローブ信号を用い
た構成においても、上述した効果と同様の高速データ転
送が可能となるという効果を得ることができる。また、
フリップフロップ１０３、１０４で２ビットのカウンタ
を構成しているが、このカウンタは２ビットに限定され
るものではなく、フリップフロップの段数を増やして３
ビットまたは４ビット、さらにはそれ以上のカウンタと
してもよい。
た構成においても、上述した効果と同様の高速データ転
送が可能となるという効果を得ることができる。また、
フリップフロップ１０３、１０４で２ビットのカウンタ
を構成しているが、このカウンタは２ビットに限定され
るものではなく、フリップフロップの段数を増やして３
ビットまたは４ビット、さらにはそれ以上のカウンタと
してもよい。
【００３０】
【実施例２】図５は、本発明に係る半導体集積回路の第
２の実施例を示すブロック構成図である。本第２の実施
例が従来例を示す図８の回路と異なる点は、スタートパ
ルス信号用の入力端子およびそのカスケード接続がな
く、各フラットパネルドライバ１−１ｂ，１−２ｂ，１
−３ｂのサンプリングのスタート順位を示すための端子
ＡＤ０，ＡＤ１がそれぞれ設けられていることにある。
２の実施例を示すブロック構成図である。本第２の実施
例が従来例を示す図８の回路と異なる点は、スタートパ
ルス信号用の入力端子およびそのカスケード接続がな
く、各フラットパネルドライバ１−１ｂ，１−２ｂ，１
−３ｂのサンプリングのスタート順位を示すための端子
ＡＤ０，ＡＤ１がそれぞれ設けられていることにある。
【００３１】サンプリングのスタート順位は、ドライバ
１−１ｂ→１−２ｂ→１−３ｂとなるように設定されて
いる。具体的には、ドライバ１−１ｂの端子ＡＤ０およ
びＡＤ１共に接地され、ドライバ１−２ｂの端子ＡＤ０
が電源電圧ＶCCの供給ラインに接続され、端子ＡＤ１が
接地されている。そして、ドライバ１−３ｂの端子ＡＤ
０が接地され、端子ＡＤ１が電源電圧ＶCCの供給ライン
に接続されている。これにより、ドライバ１−１ｂに順
位「００」が与えられ、ドライバ１−２ｂに順位「０
１」が与えられ、ドライバ１−３ｂに順位「０２」が与
えられる。
１−１ｂ→１−２ｂ→１−３ｂとなるように設定されて
いる。具体的には、ドライバ１−１ｂの端子ＡＤ０およ
びＡＤ１共に接地され、ドライバ１−２ｂの端子ＡＤ０
が電源電圧ＶCCの供給ラインに接続され、端子ＡＤ１が
接地されている。そして、ドライバ１−３ｂの端子ＡＤ
０が接地され、端子ＡＤ１が電源電圧ＶCCの供給ライン
に接続されている。これにより、ドライバ１−１ｂに順
位「００」が与えられ、ドライバ１−２ｂに順位「０
１」が与えられ、ドライバ１−３ｂに順位「０２」が与
えられる。
【００３２】図６は、図５のフラットパネルドライバ１
−１ｂ，１−２ｂ，１−３ｂの要部の具体的な構成例を
示す回路図である。フラットパネルドライバ１−１ｂ，
１−２ｂ，１−３ｂは、図６に示すように、デコーダ１
１１、データメモリ１１２、表示メモリ１１３、カウン
タ１１４，１１５および一致検出回路１１６により構成
されている。本回路は、書き込み位置を示す回路を、図
９に示す従来のシフトレジスタ（図９の１１）の代わり
に、カウンタ１１４および複数のデコーダ１１１で構成
し、一致検出回路１１６の出力をデコーダに入力させ、
サンプリングをイネーブルにするかどうかを制御するよ
うに構成されている。
−１ｂ，１−２ｂ，１−３ｂの要部の具体的な構成例を
示す回路図である。フラットパネルドライバ１−１ｂ，
１−２ｂ，１−３ｂは、図６に示すように、デコーダ１
１１、データメモリ１１２、表示メモリ１１３、カウン
タ１１４，１１５および一致検出回路１１６により構成
されている。本回路は、書き込み位置を示す回路を、図
９に示す従来のシフトレジスタ（図９の１１）の代わり
に、カウンタ１１４および複数のデコーダ１１１で構成
し、一致検出回路１１６の出力をデコーダに入力させ、
サンプリングをイネーブルにするかどうかを制御するよ
うに構成されている。
【００３３】そして、カウンタ１１４にはクロック入力
端子ＣＫから入力されたクロック信号ＳCKが供給され、
カウンタ１１４の出力がデコーダ１１１に与えられると
ともに、カウンタ１１４のキャリーがカウンタ１１５に
与えられる。カウンタ１１５の出力は一致検出回路１１
６に与えられる。一致検出回路１１６は、端子ＡＤ０，
ＡＤ１が接続されており、これら端子ＡＤ０，ＡＤ１を
介して与えられるサンプリング順位とカウンタ１１５の
出力とが致するか否かを検出し、その結果をデコーダ１
１１に出力する。そして、デコーダ１１１の出力がデー
タメモリ１１２に与えられることによりサンプリングが
開始され、各デコーダ出力のタイミングで、データメモ
リ１１２にデータ入力端子Ｄから入力したデータバスＤ
Ｂのデータが記憶される。そして、ラッチストローブ信
号ＳLSが入力されると、その記憶データが表示メモリ１
３に並列的に転送される。このとき、カウンタ１１４お
よび１１５の内容がリセットされる。カウンタ１１４、
１１５は２進カウンタであり、カウンタ１１４は複数の
デコーダ１１１の数だけカウントアップを行い、カウン
ト値がデコーダ１１１の数を越えた時点でカウンタ１１
５にキャリーを出力する。また、カウンタ１１５は、カ
ウンタ１１４から出力されるキャリーによってカウント
アップを行う。
端子ＣＫから入力されたクロック信号ＳCKが供給され、
カウンタ１１４の出力がデコーダ１１１に与えられると
ともに、カウンタ１１４のキャリーがカウンタ１１５に
与えられる。カウンタ１１５の出力は一致検出回路１１
６に与えられる。一致検出回路１１６は、端子ＡＤ０，
ＡＤ１が接続されており、これら端子ＡＤ０，ＡＤ１を
介して与えられるサンプリング順位とカウンタ１１５の
出力とが致するか否かを検出し、その結果をデコーダ１
１１に出力する。そして、デコーダ１１１の出力がデー
タメモリ１１２に与えられることによりサンプリングが
開始され、各デコーダ出力のタイミングで、データメモ
リ１１２にデータ入力端子Ｄから入力したデータバスＤ
Ｂのデータが記憶される。そして、ラッチストローブ信
号ＳLSが入力されると、その記憶データが表示メモリ１
３に並列的に転送される。このとき、カウンタ１１４お
よび１１５の内容がリセットされる。カウンタ１１４、
１１５は２進カウンタであり、カウンタ１１４は複数の
デコーダ１１１の数だけカウントアップを行い、カウン
ト値がデコーダ１１１の数を越えた時点でカウンタ１１
５にキャリーを出力する。また、カウンタ１１５は、カ
ウンタ１１４から出力されるキャリーによってカウント
アップを行う。
【００３４】実際には、このラッチストローブ信号ＳLS
が入力され、カウンタ１１４および１１５の内容がリセ
ットされた時点で、サンプリングが開始される。フラッ
トパネルドライバ１−１ｂの端子ＡＤ０，ＡＤ１が「０
０」であることから、このリセット後のサンプリング開
始時には、ドライバ１−１ｂの一致検出回路１１６にお
いてカウンタ１１５の出力と端子データ「００」との一
致結果が得られる。他のドライバ１−２ｂ，１−３ｂで
は、その一致結果が得られないことから、初段のドライ
バ１−１ｂでのみサンプリングが開始される。
が入力され、カウンタ１１４および１１５の内容がリセ
ットされた時点で、サンプリングが開始される。フラッ
トパネルドライバ１−１ｂの端子ＡＤ０，ＡＤ１が「０
０」であることから、このリセット後のサンプリング開
始時には、ドライバ１−１ｂの一致検出回路１１６にお
いてカウンタ１１５の出力と端子データ「００」との一
致結果が得られる。他のドライバ１−２ｂ，１−３ｂで
は、その一致結果が得られないことから、初段のドライ
バ１−１ｂでのみサンプリングが開始される。
【００３５】ドライバ１−１ｂにおけるサンプリングが
終了すると、ドライバ１−２ｂのカウンタ１１５がカウ
ントアップされる。２段目のドライバ１−２ｂの端子Ａ
Ｄ０，ＡＤ１が「０１」であることから、ドライバ１−
２ｂの一致検出回路１１６においてカウンタ１１５の出
力と端子データ「０１」との一致結果が得られる。他の
ドライバ１−１ｂ，１−３ｂでは、その一致結果が得ら
れないことから、２段目のドライバ１−２ｂでのみサン
プリングが開始される。
終了すると、ドライバ１−２ｂのカウンタ１１５がカウ
ントアップされる。２段目のドライバ１−２ｂの端子Ａ
Ｄ０，ＡＤ１が「０１」であることから、ドライバ１−
２ｂの一致検出回路１１６においてカウンタ１１５の出
力と端子データ「０１」との一致結果が得られる。他の
ドライバ１−１ｂ，１−３ｂでは、その一致結果が得ら
れないことから、２段目のドライバ１−２ｂでのみサン
プリングが開始される。
【００３６】同様に、ドライバ１−２ｂにおけるサンプ
リングが終了すると、ドライバ１−３ｂのカウンタ１１
５がカウントアップされる。３段目のドライバ１−２ｂ
の端子ＡＤ０，ＡＤ１が「１０」であることから、ドラ
イバ１−３ｂの一致検出回路１１６においてカウンタ１
１５の出力と端子データ「１０」との一致結果が得られ
る。他のドライバ１−１ｂ，１−２ｂでは、その一致結
果が得られないことから、３段目のドライバ１−２ｂで
のみサンプリングが開始される。このように、本実施例
においては、カスケード接続することなしに、あらかじ
め設定されたサンプリング順位に従って、各ドライバ１
−１ｂ，１−２ｂ，１−３ｂにおいてサンプリングが順
次行われる。
リングが終了すると、ドライバ１−３ｂのカウンタ１１
５がカウントアップされる。３段目のドライバ１−２ｂ
の端子ＡＤ０，ＡＤ１が「１０」であることから、ドラ
イバ１−３ｂの一致検出回路１１６においてカウンタ１
１５の出力と端子データ「１０」との一致結果が得られ
る。他のドライバ１−１ｂ，１−２ｂでは、その一致結
果が得られないことから、３段目のドライバ１−２ｂで
のみサンプリングが開始される。このように、本実施例
においては、カスケード接続することなしに、あらかじ
め設定されたサンプリング順位に従って、各ドライバ１
−１ｂ，１−２ｂ，１−３ｂにおいてサンプリングが順
次行われる。
【００３７】また、カウンタ１１４および１１５の値を
外部から入力設定できるようにしておくと、特定のドラ
イバの特定のデータメモリの値だけを書き換えることも
可能となる。
外部から入力設定できるようにしておくと、特定のドラ
イバの特定のデータメモリの値だけを書き換えることも
可能となる。
【００３８】図７は、図６の回路にカウンタのプリセッ
ト機能を付加した１９２出力、１６階調カラー（ＲＧＢ
三色）ドライバの構成例を示すブロック図である。本回
路では、カウンタ１１４は６ビットカウンタにより構成
され、カウンタ１１５は４ビットカウンタにより構成さ
れている。そして、カウンタ１１４にはＧ（緑）の４ビ
ットデータＤＧ０〜ＤＧ３、並びにＢ（青）の上位２ビ
ットデータＤＢ０，ＤＢ１、クロック信号ＳCK、プリセ
ットイネーブル信号ＳPEおよびラッチストローブ信号Ｓ
119 が供給される。また、カウンタ１１５には、Ｒ
（赤）の４ビットデータＤＲ０〜ＤＲ３、カウンタ１１
４のキャリー出力、並びにプリセットイネーブル信号Ｓ
PEおよびラッチストローブ信号Ｓ119 が供給される。
ト機能を付加した１９２出力、１６階調カラー（ＲＧＢ
三色）ドライバの構成例を示すブロック図である。本回
路では、カウンタ１１４は６ビットカウンタにより構成
され、カウンタ１１５は４ビットカウンタにより構成さ
れている。そして、カウンタ１１４にはＧ（緑）の４ビ
ットデータＤＧ０〜ＤＧ３、並びにＢ（青）の上位２ビ
ットデータＤＢ０，ＤＢ１、クロック信号ＳCK、プリセ
ットイネーブル信号ＳPEおよびラッチストローブ信号Ｓ
119 が供給される。また、カウンタ１１５には、Ｒ
（赤）の４ビットデータＤＲ０〜ＤＲ３、カウンタ１１
４のキャリー出力、並びにプリセットイネーブル信号Ｓ
PEおよびラッチストローブ信号Ｓ119 が供給される。
【００３９】また、プリセットイネーブル信号ＳPEは、
ラッチストローブ信号ＳLSとＢ（青）の下位ビットデー
タＤＢ３との論理積をアンドゲート１１８でとることに
より得られ、カウンタ１１４，１１５の端子ＰＥに供給
される。これに対して、信号Ｓ119 は、ラッチストロー
ブ信号ＳLSとＢ（青）の下位ビットデータＤＢ３をイン
バータ１２０で反転させたデータとの論理積をアンドゲ
ート１１９でとることにより得られ、カウンタ１１４，
１１５のリセット端子Ｒ、並びにデータメモリ１１２に
供給される。また、表示メモリ１１３の出力側に出力回
路１１７が設けられている。さらに、一致検出回路１１
６にはサンプリングの開始順位を決定する端子が、ＡＤ
０〜ＡＤ３の４つ接続されている。
ラッチストローブ信号ＳLSとＢ（青）の下位ビットデー
タＤＢ３との論理積をアンドゲート１１８でとることに
より得られ、カウンタ１１４，１１５の端子ＰＥに供給
される。これに対して、信号Ｓ119 は、ラッチストロー
ブ信号ＳLSとＢ（青）の下位ビットデータＤＢ３をイン
バータ１２０で反転させたデータとの論理積をアンドゲ
ート１１９でとることにより得られ、カウンタ１１４，
１１５のリセット端子Ｒ、並びにデータメモリ１１２に
供給される。また、表示メモリ１１３の出力側に出力回
路１１７が設けられている。さらに、一致検出回路１１
６にはサンプリングの開始順位を決定する端子が、ＡＤ
０〜ＡＤ３の４つ接続されている。
【００４０】本回路では、６ビットのカウンタ１１４に
おいて、どの出力位置にデータを書き込むかが選択さ
れ、４ビットのカウンタ１１５において、配置された位
置の情報、すなわちいつサンプリングを開始するかが制
御される。本例では、４ビットあるので最大１６個を１
パネルに実装することができる。
おいて、どの出力位置にデータを書き込むかが選択さ
れ、４ビットのカウンタ１１５において、配置された位
置の情報、すなわちいつサンプリングを開始するかが制
御される。本例では、４ビットあるので最大１６個を１
パネルに実装することができる。
【００４１】図７の構成において、アンドゲート１１９
によりラッチストローブ信号ＳLSを入力するときにデー
タＤＢ３をローレベルに設定しておくと、上述した図６
の回路と全く同一の動作となる。すなわち、アンドゲー
ト１１９によりハイレベルの信号Ｓ119 が生成され、こ
れにより、データメモリ１１２から表示メモリ１１３へ
のデータ転送が行われ、カウンタ１１４および１１５が
リセットされる。したがって、データＤＢ３をローレベ
ルに設定して、ラッチスットローブ信号の入力を行うこ
とにより、全ドライバ１−１ｂ，１−２ｂ，１−３ｂの
全データをシーケンシャルに書き換える従来ドライバと
同一の動作が行われる。
によりラッチストローブ信号ＳLSを入力するときにデー
タＤＢ３をローレベルに設定しておくと、上述した図６
の回路と全く同一の動作となる。すなわち、アンドゲー
ト１１９によりハイレベルの信号Ｓ119 が生成され、こ
れにより、データメモリ１１２から表示メモリ１１３へ
のデータ転送が行われ、カウンタ１１４および１１５が
リセットされる。したがって、データＤＢ３をローレベ
ルに設定して、ラッチスットローブ信号の入力を行うこ
とにより、全ドライバ１−１ｂ，１−２ｂ，１−３ｂの
全データをシーケンシャルに書き換える従来ドライバと
同一の動作が行われる。
【００４２】次に、データＤＢ３をハイレベルの状態で
ラッチストローブ信号ＳLSを入力すると、カウンタ１１
４および１１５のプリセットイネーブルがアクティブと
なり、カウンタ１１４にはデータＤＧ０〜ＤＧ３，ＤＢ
０およびＤＢ１の値がプリセットされ、カウンタ１１５
にはデータＤＲ０〜ＤＲ３の値がプリセットされる。こ
の機能により、データの書き換えを行いたい任意の場所
からデータの書き込みを開始することができる。
ラッチストローブ信号ＳLSを入力すると、カウンタ１１
４および１１５のプリセットイネーブルがアクティブと
なり、カウンタ１１４にはデータＤＧ０〜ＤＧ３，ＤＢ
０およびＤＢ１の値がプリセットされ、カウンタ１１５
にはデータＤＲ０〜ＤＲ３の値がプリセットされる。こ
の機能により、データの書き換えを行いたい任意の場所
からデータの書き込みを開始することができる。
【００４３】以上説明したように、本第２の実施例によ
れば、カウンタ１１４および１１５により、サンプリン
グを開始するタイミングが与えられるため、従来のよう
に各ドライバ間でのスタートパルスの伝達（カスゲード
接続）を必要としない。このため、高速でのデータ書き
込みが可能となる。カウンタ１１４は、従来のシフトレ
ジスタ（図２の１１）と同一の機能、すなわち、データ
を書き込む位置を示すポインタとしての機能も有してい
るため、シフレジスタとの置き換えとなる。したがっ
て、チップ面積を増大させるものではない。また、追加
されたＡＤ入力端子には、ハイレベルまたはローレベル
の固定電位を与えるため、ＡＣ特性にも影響することは
ない。
れば、カウンタ１１４および１１５により、サンプリン
グを開始するタイミングが与えられるため、従来のよう
に各ドライバ間でのスタートパルスの伝達（カスゲード
接続）を必要としない。このため、高速でのデータ書き
込みが可能となる。カウンタ１１４は、従来のシフトレ
ジスタ（図２の１１）と同一の機能、すなわち、データ
を書き込む位置を示すポインタとしての機能も有してい
るため、シフレジスタとの置き換えとなる。したがっ
て、チップ面積を増大させるものではない。また、追加
されたＡＤ入力端子には、ハイレベルまたはローレベル
の固定電位を与えるため、ＡＣ特性にも影響することは
ない。
【００４４】さらに、図７の回路のように、カウンタ１
１４および１１５のカウント値を外部から設定できるよ
うにすることにより、前ラインと同一のデータの場合は
書き換えを行わないようにすることが可能であるため低
消費電力化が可能である。たとえば、前表示ラインと変
更になっている部分のみのデータ書き換えが可能とな
る。特に、ＯＡ用のアプリケーションの場合は、前ライ
ンと同一データ部分が多い表示パターンの頻度が高く、
ドライバのデータ書き換え回数を大幅に削減でき、低消
費電力化が可能となる。また、部分書き換え機能を付加
しても、コントローラとドライバ１−１ｂ〜１−３ｂへ
のインターフェース（信号線）が増加することなく、従
来と全く同一の接続線数で実現することができる。
１４および１１５のカウント値を外部から設定できるよ
うにすることにより、前ラインと同一のデータの場合は
書き換えを行わないようにすることが可能であるため低
消費電力化が可能である。たとえば、前表示ラインと変
更になっている部分のみのデータ書き換えが可能とな
る。特に、ＯＡ用のアプリケーションの場合は、前ライ
ンと同一データ部分が多い表示パターンの頻度が高く、
ドライバのデータ書き換え回数を大幅に削減でき、低消
費電力化が可能となる。また、部分書き換え機能を付加
しても、コントローラとドライバ１−１ｂ〜１−３ｂへ
のインターフェース（信号線）が増加することなく、従
来と全く同一の接続線数で実現することができる。
【００４５】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、全体の転送速度が制限されてしまうこ
とがないため、高速データ転送が可能となる。また、前
ラインと同一のデータの場合は書き換えを行わないよう
にすることが可能であるため低消費電力化を実現でき
る。
積回路によれば、全体の転送速度が制限されてしまうこ
とがないため、高速データ転送が可能となる。また、前
ラインと同一のデータの場合は書き換えを行わないよう
にすることが可能であるため低消費電力化を実現でき
る。
【図１】本発明に係る半導体集積回路の第１の実施例を
示すブロック構成図である。
示すブロック構成図である。
【図２】図１のフラットパネルドライバの要部の具体的
構成例を示す回路図である。
構成例を示す回路図である。
【図３】図１および図２の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図４】ラッチストローブ信号を用いた場合を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】本発明に係る半導体集積回路の第２の実施例を
示すブロック構成図である。
示すブロック構成図である。
【図６】図５のフラットパネルドライバの要部の具体的
構成例を示すブロック図である。
構成例を示すブロック図である。
【図７】図６の回路にカウンタのプリセット機能を付加
した１９２出力、１６階調カラー（ＲＧＢ三色）ドライ
バの要部の構成例を示すブロック図である。
した１９２出力、１６階調カラー（ＲＧＢ三色）ドライ
バの要部の構成例を示すブロック図である。
【図８】従来のフラットパネルディスプレイ装置の構成
例を示すブロック図である。
例を示すブロック図である。
【図９】図８のドライバの要部の構成例を示すブロック
図である。
図である。
【図１０】図８の回路におけるクロック信号、スタート
パルス信号、ドライバの出力端子からの出力パルスの関
係を示すタイミングチャートである。
パルス信号、ドライバの出力端子からの出力パルスの関
係を示すタイミングチャートである。
１−１ａ，１−２ａ，１−３ａ…フラットパネルドライ
バ １０１〜１０４…Ｄ型フリップフロップ １０５…ＳＲ型フリップフロップ １０６，１０７…２入力アンドゲート １０８…インバータ １−１ｂ，１−２ｂ，１−３ｂ…フラットパネルドライ
バ １１１…デコーダ １１２…データメモリ １１３…表示メモリ １１４，１１５…カウンタ １１６…一致検出回路 １１７…出力回路 １１８，１１９…２入力アンドゲート １２０…インバータ ２…フラットパネル
バ １０１〜１０４…Ｄ型フリップフロップ １０５…ＳＲ型フリップフロップ １０６，１０７…２入力アンドゲート １０８…インバータ １−１ｂ，１−２ｂ，１−３ｂ…フラットパネルドライ
バ １１１…デコーダ １１２…データメモリ １１３…表示メモリ １１４，１１５…カウンタ １１６…一致検出回路 １１７…出力回路 １１８，１１９…２入力アンドゲート １２０…インバータ ２…フラットパネル
Claims (4)
- 【請求項１】 並列的に配列された複数の駆動対象に対
してそれぞれ接続された複数の駆動回路と、 上記複数の駆動回路にそれぞれ電気的に接続された複数
のメモリ回路と、 外部から供給される第１の起動信号とクロック信号とに
基づいて外部から供給される第２の起動信号の入力タイ
ミングを調整するタイミング調整回路と、 を有し、上記タイミング調整回路により調整された上記
第２の起動信号の入力タイミングを起点として上記クロ
ック信号に応じて外部から供給される駆動用データを上
記複数のメモリ回路に順次に格納する半導体集積回路。 - 【請求項２】 カスケード接続される次段の半導体集積
回路に対して、上記第２の起動信号に対応する信号を上
記複数のメモリ回路の全てに駆動用データが格納される
タイミングよりも少なくとも上記クロック信号の１クロ
ック分前の時点で供給する請求項１に記載の半導体集積
回路。 - 【請求項３】 上記タイミング調整回路は、上記第１の
起動信号により初期状態に設定され、上記クロック信号
に応じて所定周期でカウント動作を行うカウンタと、上
記カウンタのカウント値と上記第２の起動信号とに基づ
いて上記複数のメモリ回路における駆動用データの格納
動作の開始を指示する活性化信号を出力するゲート回路
とを含む請求項１または２に記載の半導体集積回路。 - 【請求項４】 並列的に配列された複数の駆動対象に対
してそれぞれ接続された複数の駆動回路と、 上記複数の駆動回路にそれぞれ電気的に接続された複数
のメモリ回路と、 外部から供給される起動信号により初期状態に設定さ
れ、外部から供給されるクロック信号に応じてカウント
動作を行う第１のカウンタと、 上記起動信号により初期状態に設定され、上記第１のカ
ウンタから供給されるカウント指示信号に応じてカウン
ト動作を行う第２のカウンタと、 外部から供給されるアドレス情報と上記第２のカウンタ
のカウント値との一致を検出する一致検出回路と、 上記複数のメモリ回路にそれぞれ電気的に接続されてお
り、上記一致検出回路から供給される活性化信号により
活性化され、上記第１のカウンタのカウント値に応じて
対応する上記メモリ回路に対して外部から供給される駆
動用データの格納を指示する複数のデコーダと、 を有し、上記第１のカウンタは上記複数のデコーダの数
に対応したカウント値をカウントすると上記第２のカウ
ンタに対してカウント指示信号を供給し、上記一致検出
回路は上記第２のカウンタのカウント値と上記アドレス
情報とが一致したときに上記複数のデコーダに対して活
性化信号を供給する半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26975894A JP3540844B2 (ja) | 1994-11-02 | 1994-11-02 | 半導体集積回路 |
| US08/552,017 US5793363A (en) | 1994-11-02 | 1995-11-02 | Flat panel display driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26975894A JP3540844B2 (ja) | 1994-11-02 | 1994-11-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08137430A true JPH08137430A (ja) | 1996-05-31 |
| JP3540844B2 JP3540844B2 (ja) | 2004-07-07 |
Family
ID=17476746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26975894A Expired - Fee Related JP3540844B2 (ja) | 1994-11-02 | 1994-11-02 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5793363A (ja) |
| JP (1) | JP3540844B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005331709A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 液晶表示駆動装置および液晶表示システム |
| JP2009237283A (ja) * | 2008-03-27 | 2009-10-15 | Sharp Corp | 液晶表示駆動回路および液晶表示装置 |
| JP2011237799A (ja) * | 2010-05-10 | 2011-11-24 | Samsung Electronics Co Ltd | 表示パネルを駆動するためのデータドライバ及びこれを備えるディスプレイ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW482912B (en) * | 1998-03-02 | 2002-04-11 | Advanced Display Kk | Liquid crystal display device, integrated circuit therefor, method for driving a liquid crystal display device, and apparatus therefor |
| US6339417B1 (en) | 1998-05-15 | 2002-01-15 | Inviso, Inc. | Display system having multiple memory elements per pixel |
| US6140983A (en) * | 1998-05-15 | 2000-10-31 | Inviso, Inc. | Display system having multiple memory elements per pixel with improved layout design |
| US20010045943A1 (en) * | 2000-02-18 | 2001-11-29 | Prache Olivier F. | Display method and system |
| JP4190706B2 (ja) * | 2000-07-03 | 2008-12-03 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US6582980B2 (en) | 2001-01-30 | 2003-06-24 | Eastman Kodak Company | System for integrating digital control with common substrate display devices |
| GB2397710A (en) * | 2003-01-25 | 2004-07-28 | Sharp Kk | A shift register for an LCD driver, comprising reset-dominant RS flip-flops |
| US20040156463A1 (en) * | 2003-02-11 | 2004-08-12 | Goodloe Anthony A. | System and method for recovering a payload data stream from a framing data stream |
| DE602004023627D1 (en) * | 2003-08-07 | 2009-11-26 | Panasonic Corp | Display device |
| US20060262082A1 (en) * | 2003-09-11 | 2006-11-23 | Johnson Mark T | Electrophoretic display unit |
| KR100585105B1 (ko) * | 2003-11-05 | 2006-06-01 | 삼성전자주식회사 | 메모리 갱신 동작 전류를 감소시킬 수 있는 타이밍컨트롤러, 이를 구비하는 ｌｃｄ 드라이버 및 디스플레이데이터 출력방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57212563A (en) * | 1981-06-25 | 1982-12-27 | Fujitsu Ltd | Address reading circuit for one-chip microcomputer |
| US4660156A (en) * | 1984-07-23 | 1987-04-21 | Texas Instruments Incorporated | Video system with single memory space for instruction, program data and display data |
| US4755964A (en) * | 1985-04-19 | 1988-07-05 | American Telephone And Telegraph Company | Memory control circuit permitting microcomputer system to utilize static and dynamic rams |
| JP2724053B2 (ja) * | 1991-03-29 | 1998-03-09 | 沖電気工業株式会社 | Ｌｃｄ駆動回路 |
| KR950004555B1 (ko) * | 1992-10-12 | 1995-05-02 | 현대전자산업주식회사 | 데이타 저장방식의 컴팩트디스크 플레이어 회로 |
| US5471225A (en) * | 1993-04-28 | 1995-11-28 | Dell Usa, L.P. | Liquid crystal display with integrated frame buffer |
| US5511170A (en) * | 1993-08-02 | 1996-04-23 | Motorola, Inc. | Digital bus data retention |
| JP2836453B2 (ja) * | 1993-08-26 | 1998-12-14 | 日本電気株式会社 | 半導体メモリの初段回路方式 |
-
1994
- 1994-11-02 JP JP26975894A patent/JP3540844B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-02 US US08/552,017 patent/US5793363A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005331709A (ja) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | 液晶表示駆動装置および液晶表示システム |
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| JP2011237799A (ja) * | 2010-05-10 | 2011-11-24 | Samsung Electronics Co Ltd | 表示パネルを駆動するためのデータドライバ及びこれを備えるディスプレイ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5793363A (en) | 1998-08-11 |
| JP3540844B2 (ja) | 2004-07-07 |
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