JP2876698B2 - ディスプレイのダイナミックドライブ装置 - Google Patents
ディスプレイのダイナミックドライブ装置Info
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- JP2876698B2 JP2876698B2 JP7911090A JP7911090A JP2876698B2 JP 2876698 B2 JP2876698 B2 JP 2876698B2 JP 7911090 A JP7911090 A JP 7911090A JP 7911090 A JP7911090 A JP 7911090A JP 2876698 B2 JP2876698 B2 JP 2876698B2
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はディスプレイのダイナミックドライブ装置
に関する。
に関する。
この発明は、ディスプレイのダイナミックドライブ装
置において、表示用のデータと、ディマー制御用のデー
タとを共通のラインを通じて供給することにより、端子
数を増加させることなく細かい分解能のディマー制御が
できるようにしたものである。
置において、表示用のデータと、ディマー制御用のデー
タとを共通のラインを通じて供給することにより、端子
数を増加させることなく細かい分解能のディマー制御が
できるようにしたものである。
ダイナミックドライブ方式で表示を行うディスプレイ
は、例えば第４図に示すように、構成されている。すな
わち、この図は、16セグメント×４桁の表示を行う蛍光
表示管の場合を示し、その桁ごとに表示制御用のグリッ
ドGm（ｍ＝１〜４）が設けられるとともに、各桁の対応
する表示セグメントSn（ｎ＝１〜16）が互いに共通に接
続されている。
は、例えば第４図に示すように、構成されている。すな
わち、この図は、16セグメント×４桁の表示を行う蛍光
表示管の場合を示し、その桁ごとに表示制御用のグリッ
ドGm（ｍ＝１〜４）が設けられるとともに、各桁の対応
する表示セグメントSn（ｎ＝１〜16）が互いに共通に接
続されている。
そして、このような表示管をドライブするドライブ用
ICは、例えば第５図に示すように、構成されている。す
なわち、（10）はそのドライブ用ICを全体として示し、
（11）は64ビット（＝16ビット×４桁）の直列入力・並
列出力のシフトレジスタ、（12）は64ビットのラッチ、
（13）は16ビット×４入力のセレクタ（マルチプレク
サ）、（15）はクロックジェネレータ、（16）はタイミ
ング信号の形成回路である。
ICは、例えば第５図に示すように、構成されている。す
なわち、（10）はそのドライブ用ICを全体として示し、
（11）は64ビット（＝16ビット×４桁）の直列入力・並
列出力のシフトレジスタ、（12）は64ビットのラッチ、
（13）は16ビット×４入力のセレクタ（マルチプレク
サ）、（15）はクロックジェネレータ、（16）はタイミ
ング信号の形成回路である。
そして、マイクロコンピュータ（１）から、64ビット
の表示データDSPDが直列に出力されるとともに、このデ
ータDSPDに同期してロード用のクロックCKが出力され
る。この場合、データDSPDのうちの最初の16ビットのデ
ータD1は、グリッドG1が対向するセグメントSnの表示デ
ータであるというように、データDSPDのうちの16ビット
ずつのデータDmが、表示管の各桁の表示パターンに対応
する。
の表示データDSPDが直列に出力されるとともに、このデ
ータDSPDに同期してロード用のクロックCKが出力され
る。この場合、データDSPDのうちの最初の16ビットのデ
ータD1は、グリッドG1が対向するセグメントSnの表示デ
ータであるというように、データDSPDのうちの16ビット
ずつのデータDmが、表示管の各桁の表示パターンに対応
する。
そして、これらデータDSPD及びクロックCKがレジスタ
（11）に供給されてデータDSPDがレジスタ（11）にロー
ドされ、このロードが終了すると、マイコン（１）から
ラッチ（12）にラッチパルスLTが供給されてレジスタ
（11）にロードされている表示データDSPDが64ビット並
列にラッチ（12）にラッチされる。
（11）に供給されてデータDSPDがレジスタ（11）にロー
ドされ、このロードが終了すると、マイコン（１）から
ラッチ（12）にラッチパルスLTが供給されてレジスタ
（11）にロードされている表示データDSPDが64ビット並
列にラッチ（12）にラッチされる。
さらに、このとき、クロックジェネレータ（15）から
タイミング信号形成回路（16）にクロックDSCK供給され
て所定の信号が形成され、この信号がセレクタ（13）に
その制御信号として供給され、セレクタ（13）からは第
６図Ａに示すように、ラッチ（12）のデータDSPDが、デ
ータDmごとに順に繰り返し出力され、この出力がバッフ
ァ（14）を通じて表示管のセグメントSnにそれぞれ供給
される。
タイミング信号形成回路（16）にクロックDSCK供給され
て所定の信号が形成され、この信号がセレクタ（13）に
その制御信号として供給され、セレクタ（13）からは第
６図Ａに示すように、ラッチ（12）のデータDSPDが、デ
ータDmごとに順に繰り返し出力され、この出力がバッフ
ァ（14）を通じて表示管のセグメントSnにそれぞれ供給
される。
また、形成回路（16）から同図Ｂに示すように、セレ
クタ（13）の出力に同期してグリッド制御電圧Vmが出力
され、この電圧Vmがバッファ（17）を通じてグリッドGm
に供給される。
クタ（13）の出力に同期してグリッド制御電圧Vmが出力
され、この電圧Vmがバッファ（17）を通じてグリッドGm
に供給される。
したがって、表示管には、表示データDSPDにしたがっ
た文字・数宇が、電圧Vmの周期Ttで期間Tdごとに時分割
式に表示される。
た文字・数宇が、電圧Vmの周期Ttで期間Tdごとに時分割
式に表示される。
ところで、このような表示管がカーオーディオのよう
な車載機器に使用されている場合、ディマー制御（調光
機能）が不可欠である。
な車載機器に使用されている場合、ディマー制御（調光
機能）が不可欠である。
このため、第６図Ｂにおいて、期間Ttを一定に保持し
たまま電圧Vmの立ち下がり時点を前後に変化させ、これ
により各桁の点灯期間Tdを変化させることにより、すな
わち、電圧VmをPWM変調することによりディマー制御を
実現している。
たまま電圧Vmの立ち下がり時点を前後に変化させ、これ
により各桁の点灯期間Tdを変化させることにより、すな
わち、電圧VmをPWM変調することによりディマー制御を
実現している。
ところが、この場合、ディマー制御のステップ数を例
えば16ステップとすれば、４ビットのディマー制御デー
タを形成回路（16）に供給しなければならず、このた
め、IC（10）の外部端子ピンの数が４本増えてしまう。
えば16ステップとすれば、４ビットのディマー制御デー
タを形成回路（16）に供給しなければならず、このた
め、IC（10）の外部端子ピンの数が４本増えてしまう。
しかも、ディマー制御のステップ数が16ステップで
は、第７図Ａに示すように、分解能（１ステップあたり
の明るさの変化量）が粗いので、適切な明るさを得るこ
とができない。例えば、車のメータやコンソールパネル
のディマー制御は、かなり滑らかに行われるので、16ス
テップではバランスが取れず、不足である。
は、第７図Ａに示すように、分解能（１ステップあたり
の明るさの変化量）が粗いので、適切な明るさを得るこ
とができない。例えば、車のメータやコンソールパネル
のディマー制御は、かなり滑らかに行われるので、16ス
テップではバランスが取れず、不足である。
そこで、同図Ｂに示すように、ディマー制御のステッ
プ数を増やすと、分解能が細かくなり、コンソールパネ
ルなどとのバランスを取ることもできる。
プ数を増やすと、分解能が細かくなり、コンソールパネ
ルなどとのバランスを取ることもできる。
しかし、ディマー制御のステップ数を十分に増やす
と、IC（10）のディマー制御データ用の外部端子ピンの
数が、さらに増えてしまい、IC化に適さなくなってしま
う。
と、IC（10）のディマー制御データ用の外部端子ピンの
数が、さらに増えてしまい、IC化に適さなくなってしま
う。
この発明は、このような問題点を解決し、従来のIC
（10）に対して外部端子ピンの数をまったく増やすこと
なくディマー制御のステップ数を増やそうとするもので
ある。
（10）に対して外部端子ピンの数をまったく増やすこと
なくディマー制御のステップ数を増やそうとするもので
ある。
このため、この発明においては、表示データと、ディ
マー制御データとを共通の信号ラインを通じて直列にシ
フトレジスタに供給するとともに、これら表示データ及
びディマー制御データには、これらデータを識別するた
めの識別ビットを付加しておき、この識別ビットに基づ
いて各データをそれぞれのラッチにラッチし、これらラ
ッチ出力によりダイナミックドライブを行うとともに、
ディマー制御を行うようにしたものである。
マー制御データとを共通の信号ラインを通じて直列にシ
フトレジスタに供給するとともに、これら表示データ及
びディマー制御データには、これらデータを識別するた
めの識別ビットを付加しておき、この識別ビットに基づ
いて各データをそれぞれのラッチにラッチし、これらラ
ッチ出力によりダイナミックドライブを行うとともに、
ディマー制御を行うようにしたものである。
表示データと、ディマー制御データとが共通のライン
を通じて供給され、外部端子ピンの数が増えることなく
細かい分解能でディマー制御が行われる。
を通じて供給され、外部端子ピンの数が増えることなく
細かい分解能でディマー制御が行われる。
〔実施例〕 第１図に示す例においては、第４図に示した表示管を
ドライブする場合であり、（20）はこの発明によるダイ
ナミックドライブ用のICを全体として示す。
ドライブする場合であり、（20）はこの発明によるダイ
ナミックドライブ用のICを全体として示す。
そして、（21）は65ビット（＝16ビット×４桁＋１ビ
ット）の直列入力・並列出力のシフトレジスタ、（22）
は11ビットのラッチ、（28）はスイッチ回路である。こ
の場合、レジスタ（21）は第５図のレジスタ（11）より
も１ビット大きいだけである。また、ラッチ（22）のビ
ット数は、ディマー制御を行うときの、そのステップ数
にほぼ対応する値であり、この例においては、11ビット
で、２″＝2048であるが、ディマー制御のステップ数は
それよりもやや小さい2032ステップである。
ット）の直列入力・並列出力のシフトレジスタ、（22）
は11ビットのラッチ、（28）はスイッチ回路である。こ
の場合、レジスタ（21）は第５図のレジスタ（11）より
も１ビット大きいだけである。また、ラッチ（22）のビ
ット数は、ディマー制御を行うときの、そのステップ数
にほぼ対応する値であり、この例においては、11ビット
で、２″＝2048であるが、ディマー制御のステップ数は
それよりもやや小さい2032ステップである。
そして、レジスタ（21）の（入力端側から直列に数え
て）第２段〜第65段の64ビットがラッチ（12）に並列に
接続されるとともに、第２段〜第12段の11ビットがラッ
チ（22）に並列に接続給される。
て）第２段〜第65段の64ビットがラッチ（12）に並列に
接続されるとともに、第２段〜第12段の11ビットがラッ
チ（22）に並列に接続給される。
また、レジスタ（21）の初段の１ビットがスイッチ回
路（28）にその制御信号として供給されるとともに、マ
イコン（１）からのラッチパルスLTがスイッチ回路（2
8）により選択されてラッチ（12）あるいは（22）に供
給される。
路（28）にその制御信号として供給されるとともに、マ
イコン（１）からのラッチパルスLTがスイッチ回路（2
8）により選択されてラッチ（12）あるいは（22）に供
給される。
さらに、タイミング信号形成回路（16）はディマー制
御機能を有するものであり、このため、11ビットのプロ
グラマブルダウンカウンタ（61）及び11ビットの固定カ
ウンタ（62）などを有する。なお、カウンタ回路（6
1）、（62）は、ディマー制御のステップ数が2032ステ
ップであることを除けば、従来のものと同様なので、詳
細は省略する。
御機能を有するものであり、このため、11ビットのプロ
グラマブルダウンカウンタ（61）及び11ビットの固定カ
ウンタ（62）などを有する。なお、カウンタ回路（6
1）、（62）は、ディマー制御のステップ数が2032ステ
ップであることを除けば、従来のものと同様なので、詳
細は省略する。
また、マイコン（１）から表示データDSPD及びディマ
ー制御データDIMDがIC（20）に供給されるが、これらデ
ータDSPD、DIMDは例えば第２図Ａに示すようなフォーマ
ットとされる。すなわち、表示データDSPDは、その先頭
から順に第１桁〜第４桁の表示データD1〜D4を有すると
ともに、その最後に“0"レベルの識別ビットIDを有す
る。
ー制御データDIMDがIC（20）に供給されるが、これらデ
ータDSPD、DIMDは例えば第２図Ａに示すようなフォーマ
ットとされる。すなわち、表示データDSPDは、その先頭
から順に第１桁〜第４桁の表示データD1〜D4を有すると
ともに、その最後に“0"レベルの識別ビットIDを有す
る。
また、ディマー制御データDIMDは、明るさを指定する
11ビットのデータ（本来のディマー制御データ）Ddを有
するとともに、その最後に“1"レベルの識別ビットIDを
有する。なお、 ０≦Dd≦2031 とされる。
11ビットのデータ（本来のディマー制御データ）Ddを有
するとともに、その最後に“1"レベルの識別ビットIDを
有する。なお、 ０≦Dd≦2031 とされる。
さらに、同図Ｂに示すように、マイコン（１）からデ
ータDSPDあるいはDIMDに同期して、かつ、データDSPD、
DIMDのビット数だけロード用のクロックCKが出力され
る。
ータDSPDあるいはDIMDに同期して、かつ、データDSPD、
DIMDのビット数だけロード用のクロックCKが出力され
る。
このような構成によれば、マイコン（１）から表示デ
ータDSPDが供給されると、これと同時に供給されるクロ
ックCKにより、その表示データDSPDは、レジスタ（21）
にロードされる。この場合、データDSPDは65ビット長で
あるから、そのデータDSPDのすべてがちょうどレジスタ
（21）にロードされるとともに、データDSPDの最後の識
別ビットIDが、レジスタ（21）の初段に位置することに
なる。
ータDSPDが供給されると、これと同時に供給されるクロ
ックCKにより、その表示データDSPDは、レジスタ（21）
にロードされる。この場合、データDSPDは65ビット長で
あるから、そのデータDSPDのすべてがちょうどレジスタ
（21）にロードされるとともに、データDSPDの最後の識
別ビットIDが、レジスタ（21）の初段に位置することに
なる。
そして、この識別ビットIDがスイッチ回路（28）に制
御信号として供給されてスイッチ回路（28）はラッチ
（12）側に切り換えられる。
御信号として供給されてスイッチ回路（28）はラッチ
（12）側に切り換えられる。
したがって、続いてマイコン（１）からラッチパルス
LTが供給されると、このラッチパルスLTは、スイッチ回
路（28）を通じてラッチ（12）に供給されるので、レジ
スタ（21）の表示データDSPDのうち、識別データIDを除
いたデータD1〜D4がラッチ（12）にラッチされる。
LTが供給されると、このラッチパルスLTは、スイッチ回
路（28）を通じてラッチ（12）に供給されるので、レジ
スタ（21）の表示データDSPDのうち、識別データIDを除
いたデータD1〜D4がラッチ（12）にラッチされる。
また、形成回路（16）において、クロックDSCKがカウ
ンタ（62）によりカウントされてクロックDSCKの2048サ
イクルを期間Ttとする制御信号が形成され、この制御信
号がセレクタ（13）に供給され、第５図の場合と同様、
第３図Ａ、Ｂに示すように、セレクタ（13）からは、期
間Tt（2048クロック期間）ごとに、データDmが順に繰り
返し出力され、この出力がバッファ（14）を通じて表示
管のセグメントSnにそれぞれ供給される。
ンタ（62）によりカウントされてクロックDSCKの2048サ
イクルを期間Ttとする制御信号が形成され、この制御信
号がセレクタ（13）に供給され、第５図の場合と同様、
第３図Ａ、Ｂに示すように、セレクタ（13）からは、期
間Tt（2048クロック期間）ごとに、データDmが順に繰り
返し出力され、この出力がバッファ（14）を通じて表示
管のセグメントSnにそれぞれ供給される。
さらに、マイコン（１）からディマー制御データDIMD
が供給されると、これと同時に供給されるクロックCKに
より、その制御データDIMDは、レジスタ（21）にロード
される。この場合、データDIMDは12ビット長であるか
ら、そのデータDlMDは、レジスタ（21）の初段から第12
段までにロードされるとともに、データDIMDの最後の識
別ビットIDが、レジスタ（21）の初段に位置することに
なる。
が供給されると、これと同時に供給されるクロックCKに
より、その制御データDIMDは、レジスタ（21）にロード
される。この場合、データDIMDは12ビット長であるか
ら、そのデータDlMDは、レジスタ（21）の初段から第12
段までにロードされるとともに、データDIMDの最後の識
別ビットIDが、レジスタ（21）の初段に位置することに
なる。
そして、この識別ビットIDがスイッチ回路（28）に制
御信号として供給されてスイッチ回路（28）はラッチ
（22）側に切り換えられる。
御信号として供給されてスイッチ回路（28）はラッチ
（22）側に切り換えられる。
したがって、続いてマイコン（１）からラッチパルス
LTが供給されると、このラッチパルスLTは、スイッチ回
路（28）を通じてラッチ（22）に供給されるので、レジ
スタ（21）のディマー制御データDIMDのうち、識別デー
タIDを除いた11ビットのデータDdがラッチ（22）にラッ
チされる。
LTが供給されると、このラッチパルスLTは、スイッチ回
路（28）を通じてラッチ（22）に供給されるので、レジ
スタ（21）のディマー制御データDIMDのうち、識別デー
タIDを除いた11ビットのデータDdがラッチ（22）にラッ
チされる。
そして、このラッチ（22）のデータDdが、プログラマ
ブルダウンカウンタ（61）にそのカウントの初期値とし
てロードされるとともに、カウンタ（61）、（62）に、
ジェネレータ（15）からのクロックDSCKがカウント入力
として供給され、形成回路（16）からは、第３図Ｃに示
すようなグリッド制御電圧Vm、すなわち、セレクタ（1
3）の出力に同期し、かつ、データDdに対応した時点に
立ち下がる電圧Vmが出力され、この電圧Vmがバッファ
（17）を通じてグリッドGmに供給される。
ブルダウンカウンタ（61）にそのカウントの初期値とし
てロードされるとともに、カウンタ（61）、（62）に、
ジェネレータ（15）からのクロックDSCKがカウント入力
として供給され、形成回路（16）からは、第３図Ｃに示
すようなグリッド制御電圧Vm、すなわち、セレクタ（1
3）の出力に同期し、かつ、データDdに対応した時点に
立ち下がる電圧Vmが出力され、この電圧Vmがバッファ
（17）を通じてグリッドGmに供給される。
したがって、表示管には、表示データDSPDにしたがっ
た文字・数字が、電圧Vmの周期Ttで期間Tdごとに時分割
式に表示される。
た文字・数字が、電圧Vmの周期Ttで期間Tdごとに時分割
式に表示される。
そして、この場合、期間Ttは一定に保持されていると
ともに、電圧Vmの立ち下がり時点はデータDdに対応して
変化するので、すなわち、電圧Vmは、データDdによりPW
M変調されているので、表示管に表示されている文字・
数字はデータDdにしたがってディマー制御されることに
なる。
ともに、電圧Vmの立ち下がり時点はデータDdに対応して
変化するので、すなわち、電圧Vmは、データDdによりPW
M変調されているので、表示管に表示されている文字・
数字はデータDdにしたがってディマー制御されることに
なる。
なお、この場合、データDdは０から2031までの値をと
ることができるので、表示管の明るさは2032ステップの
分解能となり、すなわち、2032ステップにわたって細か
い分解能のディマー制御を行うことができる。
ることができるので、表示管の明るさは2032ステップの
分解能となり、すなわち、2032ステップにわたって細か
い分解能のディマー制御を行うことができる。
こうして、この発明によれば、ディスプレイのディマ
ー制御を行うことができるが、この場合、特にこの発明
によれば、表示データDSDPと、ディマー制御データDIMD
とを、共通の信号ラインを通じてIC（20）に供給してい
るので、IC（20）の外部端子ピンの数が、従来のIC（1
0）に比べてまったく増加することがない。
ー制御を行うことができるが、この場合、特にこの発明
によれば、表示データDSDPと、ディマー制御データDIMD
とを、共通の信号ラインを通じてIC（20）に供給してい
るので、IC（20）の外部端子ピンの数が、従来のIC（1
0）に比べてまったく増加することがない。
しかも、ディマー制御データDIMDにビット数の制限を
受けないので、例えば11ビットとすることにより2032ス
テップの分解能で滑らかにディマー制御を行うことがで
きる。
受けないので、例えば11ビットとすることにより2032ス
テップの分解能で滑らかにディマー制御を行うことがで
きる。
なお、上述においては、ディスプレイが蛍光表示管の
場合であるが、LEDなど他のダイナミックドライブ方式
のディスプレイをドライブする場合であれば、この発明
を適用できる。また、クロックDSCKは、IC（20）の外部
から供給することもできる。
場合であるが、LEDなど他のダイナミックドライブ方式
のディスプレイをドライブする場合であれば、この発明
を適用できる。また、クロックDSCKは、IC（20）の外部
から供給することもできる。
この発明によれば、表示データDSDPと、ディマー制御
データDIMDとを、共通の信号ラインを通じてIC（20）に
供給しているので、IC（20）の外部端子ピンの数が、従
来のIC（10）に比べてまったく増加することがない。
データDIMDとを、共通の信号ラインを通じてIC（20）に
供給しているので、IC（20）の外部端子ピンの数が、従
来のIC（10）に比べてまったく増加することがない。
しかも、ディマー制御データDIMDにビット数の制限を
受けないので、例えば11ビットとすることにより2032ス
テップの分解能で滑らかにディマー制御を行うことがで
きる。
受けないので、例えば11ビットとすることにより2032ス
テップの分解能で滑らかにディマー制御を行うことがで
きる。
第１図はこの発明の一例の系統図、第２図〜第７図はそ
の説明のための図である。 （１）はマイクロコンピュータ、（20）はIC、（21）は
シフトレジスタ、（12）、（22）はラッチ、（13）はセ
レクタ、（15）はクロックジェネレータ、（16）はタイ
ミング信号形成回路、（28）はスイッチ回路である。
の説明のための図である。 （１）はマイクロコンピュータ、（20）はIC、（21）は
シフトレジスタ、（12）、（22）はラッチ、（13）はセ
レクタ、（15）はクロックジェネレータ、（16）はタイ
ミング信号形成回路、（28）はスイッチ回路である。
Claims (1)
- 【請求項１】直列入力・並列出力のシフトレジスタと、 第１及び第２のラッチと、 セレクタと、 スイッチ回路と、 タイミング信号形成回路とを有し、 表示データ及びディマー制御データが、同じビット位置
に、これらを識別するための識別ビットを有し、 上記シフトレジスタには、共通の信号ラインを通じて上
記表示データと、上記ディマー制御データとが選択的に
直列に供給されてロードされ、 このロード後、上記シフトレジスタから上記識別ビット
が取り出されて上記スイッチ回路にその制御信号として
供給され、 上記シフトレジスタに上記表示データがロードされたと
きには、ラッチパルスが、上記スイッチ回路を通じて上
記第１のラッチに供給されて上記シフトレジスタの表示
データが上記第１のラッチにラッチされ、 上記シフトレジスタに上記ディマー制御データがロード
されたときには、上記ラッチパルスが、上記スイッチ回
路を通じて上記第２のラッチに供給されて上記シフトレ
ジスタのディマー制御データが上記第２のラッチにラッ
チされ、 上記第１のラッチにラッチされた表示データが、上記セ
レクタによりディスプレイに選択的に供給されるととも
に、 上記第２のラッチにラッチされたディマー制御データに
よりPWM変調されたダイナミックドライブ信号が上記デ
ィスプレイに供給されて上記ディスプレイがダイナミッ
クドライブされる ようにしたディスプレイのダイナミックドライブ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7911090A JP2876698B2 (ja) | 1990-03-28 | 1990-03-28 | ディスプレイのダイナミックドライブ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7911090A JP2876698B2 (ja) | 1990-03-28 | 1990-03-28 | ディスプレイのダイナミックドライブ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278090A JPH03278090A (ja) | 1991-12-09 |
| JP2876698B2 true JP2876698B2 (ja) | 1999-03-31 |
Family
ID=13680766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7911090A Expired - Fee Related JP2876698B2 (ja) | 1990-03-28 | 1990-03-28 | ディスプレイのダイナミックドライブ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2876698B2 (ja) |
-
1990
- 1990-03-28 JP JP7911090A patent/JP2876698B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03278090A (ja) | 1991-12-09 |
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