JPS6218879A

JPS6218879A - 画像メモリ

Info

Publication number: JPS6218879A
Application number: JP60157902A
Authority: JP
Inventors: Kazunori Nishikawa; 西川　和典; Masahiro Kitaura; 正博北浦; Toru Hashiba; 羽柴　徹; Yoshifusa Sato; 佐藤　由房; Yutaka Ito; 豊伊藤; Isao Namae; 生江　勲; Kiyoshi Sato; 清佐藤; Terumi Ohara; 輝美大原; Mitsuo Kubo; 久保　光雄; Yasuhiro Akiyama; 秋山　泰宏
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1985-07-17
Filing date: 1985-07-17
Publication date: 1987-01-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は画像メモリに係り、メモリ・セル・アレイの任
意の１行を指定して、その１行の各列に画素データを占
き込む画像メモリに関す−る。

従来の技術従来より、１行分の画素データをバッファレジスタに蓄
積し、１画面分の画素データを記憶したメモリ・セル・
アレイの任意の行を指定して上記レジスタより１行分の
画素データをパラレルに占ぎ込む画像メモリがある。

発明が解決しようどする問題点上記従来の画像メモリはメモリ・セル・アレイに画素デ
ータが１行単位で書き込まれるため、各行の画素データ
の一部の列だけを書き換えることができないという問題
点があった。

そこで、本発明はカウンタを設けることにより、上記の
問題点を解決した画像メモリを提供することを目的とす
る。

問題点を解決するための手段本発明においては、メモリ・セル・アレイの任意の１行
が指定され、この１行に画素データが書き込まれる。カ
ウンタはこの１行をＮ列単位で力ラントしてカウント値
で指示されるＮ列に順次画素データが書き込まれる。

作用本発明においては、メモリ・セル・アレイの任意の１行
がカウンタのカウント値によりＮ列単位で指示されてＮ
列毎に両県データが書き込まれる。

このため、カウンタのカウント値を規制することにより
メモリ・セル・アレイの各行の画素データの一部の列だ
けを書き換えることができる。

実施例第１図は本発明になる画像メモリの一実施例の回路構成
図を示す。同図中、１０はメモリ・ヒル・アレイであり
、例えば１ビット単位で７６８列×３２０行の１フイ一
ルド分の画素データを記憶ηるものである。つまり、メ
モリ・セル・アレイ１０を２個用いて１ビット単位の１
フレ一ム分の画素データを記憶でき、１画素分の画素デ
ータが８ビツト構成であれば、第１図示の画像メモリを
８個使用して１フイ一ルド分の画素データが記憶される
。

メしり・セル・アレイ１０ｉよ行デコーダ１１により指
定された任意の行より７６８ビツトの画素データを一度
に、Ｊ８み出した後、この任意の行に８ピッ１−ずつ最
大９６回をかけて最大７６８ビツトの画素データが書き
込まれる。行デコーダ１１は端子１２にＣＰＵ　（図示
せず）より入来する９ピッ１−の行アドレスをデコード
して、メモリ・セル・アレイ１０の各行に接続された３
２０個の出力端子のうら行アドレスの値に対応するーの
出力端子をアクティブ（ハイレベル）として、この出力
端子の接続されたメモリ・セル・アレイ１０の−の行を
指定する。

スタートレジスタ１３は端子１４に入来するラッチ信号
がインバータ１５で反転されてそのクロック端子ＣＫに
供給されたとき、端子１６を介してＣＰＵより入来する
１０ビツトの列アドレスのうち上位７ビツトをラッチし
、ラッチした７ビツトの列アドレスをカウンタ１７に供
給する。ところで端子１６よりの７ビツトの列アドレス
は、メモリ・セル・アレイ１０の水平方向７６８列と指
定する１０ピツ］〜の列アドレスのうちの上位７ビツト
であり、メモリ・セル・アレイ１０の書き込み開始列を
指定するものである。カウンタ１７はそのプリセット端
子ＰにＯＲ回路１８を介して、端子１４より入来するラ
ッチ信号又はコンパレータ１９の出力する一致信号が供
給されたとき、スタートレジスタ１３より供給される上
位７ビツトの列アドレスに下位３ビツトの’　ｏ　ｏ　
ｏ　”を付加した値にプリセットされる。この後端子２
０より例えば１−ルベルのイネーブル信号が供給される
期間、端子２１より入来するクロック信号をカウントす
る。

カウンタ１７の出力する１０ビツトのカウント（ａはコ
ンパレータ１９に供給される。また、コンパレータ１９
にはエンドレジスタ２２より１０ビツトの列アドレスが
供給されている。このエンドレジスタ２２は端子１４に
入来するラッチ信号がインバータ２３で反転されてその
クロック端子ＯＫに供給されたとき、端子２５を介して
ＣＰＵより入来する１０ビットの列アドレスをラッチし
てコンパレータ１９に供給するしのである。この１０ピ
ッ１−の列アドレスはメモリ・セル・アレイ１０の書ぎ
込み終了列を指定するものＣある。コンパレータ１９は
上記カウンタ１７のカウント値とエンドレジスタ２２の
列アドレスとを比較し、両者が一致したとき一致信号を
生成してＯＲ回路１８に供給する。

シフトレジスタ２６は８ビツト（段）のシフトレジスタ
であり、端子２７Ｊ：リシリアルに入来する画素データ
を端子２１より供給されるクロック信号で順次シフ］〜
する。ところで端子２１に供給されるクロック信号の繰
り返し周波数は上記画素データのサンプリング周波数と
同一である。また例えば８ビツトでサンプリングが行な
われている場合、端子２７に入来する画素データは上記
８ビツトの中の１ビツトである。シフトレジスタ２６に
蓄積された８ビツトの画素データはシフ１〜レジスタ２
６の各段の出力端子Ｑａ〜Ｑｂ夫々Ｊ：リバツファレジ
スタ２８を構成する８個のＤ形フリップフロップ２８ａ
〜２８ｈ夫々のデータ端子に別々に供給されでおり、カ
ウンター７の出力カウント値の第３ピツ１〜（２２）が
インバータ２９を介してフリップフロップ２８ａ〜２８
ｈ夫々のクロック端子に供給されている。これによって
フリツー１フロツプ２８ａ〜２８ｈ夫々はカウンター７
の第４ビツト（２３）がカウントアツプする毎にシフ１
〜レジスタ２６の各段の画素データを読み込んで、夫々
の０出力端子より出力する。上記のフリップフロップ２
８ａのＱ出力端子は９６個のスイッチ群　△。〜△９５
夫々の第１段のＦＥＩ−スインｆＦｏの一端に共通に接
続されてｄ５す、同様にフリップフロップ２８ｂ〜２８
ｈ夫々のＱ出力端子はスイッチ群Ａ　・〜Ａ９、の第２
段〜第８段のＦ２ＯＴスイッチＦ　〜Ｆ７夫々の一端に接続されていする。

カウンター７の出力カウント値の第４ビツト（２３）〜
第１０ビット（２９）の上位７ビツトはデコーダ３１に
供給されている。デコーダ３１はＦ記７ビツトの力１ク
ント値をデコードして９６個の出力端子のうちカウント
値に対応するーの出力端子をアクティブ（ハイレベル）
とする。第１出力端子（０）〜第９６出力端子（９５）
の９６個の出力端子犬々は９６ｆｌ！］のＡＮＤ回路Ｃ
６〜Ｃｇ５夫々に接続されている。また、ライ１ル信号
の入来する端子３２はＡＮＤ回路Ｃ８−０９５夫々に接
続されており、Ａ　Ｎ　＋）回路Ｃ８の出力端子はスイ
ッチ群Ａ。の第１段〜第８段のＦＥＴスイッチＦ　　−
Ｆ、の制御端子であるゲー１〜に共通に接続され、同様
にＡＮＤ回路Ｃ−Ｃ９５夫々の出力端子はスイッチ群Ａ
１〜Ａ９５夫々の各ＦＥＴスイッチのゲートに接続され
ている。スイッチｆ！Ｔ　Ａ　ｏ〜Ａ９５の全７６８　
Ｉｆ！ｉｔのＦＥＴスイッチＦ。〜Ｆ７夫々の（ｌ！！
　’１８はメモリ・セル・アレイ１０の７６８列の入力
端子犬々に接続されている。

ここで、端子１６よりの書ぎ込み開始列の列アドレスの
値が例えば「０」で端子２５よりの占き込み終了列の列
アドレスの値が例えばｒ７６８Ｊであるとき、ラッチ信
号の入来によりスタートレジスター３．エンドレジスタ
２２夫々に上記列アドレスがラッヂされ、更にカウンタ
ー７に値「０」がプリセットされる。この後端子２１よ
りのクロック信号によって端子２７Ｊ：り入来する画素
データがシフトレジスタ２６をシフトされ、またカウン
タ１７がカウントアツプする。クロック信号の８バルス
ロの入来にＪ：リシフトレジスタ２６の各段の画素デー
タはフリップフロップ２８ａへ・２８ｈ夫々に転送され
る。このときカウンター７の出力力ｒクント値の第４ピ
ツ）−（２３）が″“１″となりデコーダ３１の第１出
力端子（０）がアクティブ（ハイレベル）となる。この
（Ｕｆｆｉ子３２よりハイレベルのライト信号が入来す
るとアンド回路ｃＯ出力がハイレベルとなりスイッチ群
Ａ。の各ＦＥＴスイッチＦｏ−Ｆ７が導通し、バッファ
レジスタ２８の８ビツトの画素データがメモリ・セル・
アレイ１０の行デコーダ１１で指定された行の第１列〜
第８列に書ぎ込まれる。この後同様にしてシフｌ−レジ
スタ２６に８ビツトの画素データがシフトされる毎にス
イッチ群Ａ、Ａ２．・・・Ａ９５夫々が順次導通し、メ
モリ・セル・アレイ１０の指定された行が８列毎に順次
用き込まれる。行デコーダ１１で第１　？ｊ〜第３２０
行を順次指定づ−る毎に上記の如く端子２１より７６８
パルスのクロック信号を供給して１フイ一ルド分の画素
データをメモリ・セル・アレイ１０に古き込むことがで
きる。これによって例えば第２図（△）示す如ぎ画像を
表示する画素データがメモリ・セル・アレイ１０に書ぎ
込まれる。

この状態にＪ５いて、スターミーレジスタ１３に例えば
値「２４」の列アドレスをラッヂし、かつＴンドレジス
タに１直ｒ５７６Ｊの列アドレスをラッチする。更に端
子２１に供給するクロック信号の繰り返し周波数をサン
プリング周波数の１／２とし、これと共に新たな画素デ
ータを端子２７に供給する。この場合、カウンタ１７は
カウント値Ｎ９２Ｊよりカウントを開始し、メモリ・セ
ル・アレイ１０の各行の第１９３列より８列毎に画素デ
ータが書き込まれ、第５７６列まで書ぎ込まれるとカウ
ンタ１７は再びカウント［ｊｒ１９２Ｊにプリセットさ
れる。これによってメモリ・セル・アレイ１０の各行は
第１９３列〜第５７６列が新たな画素データで古き換え
られ、第１列へ・第１９２列及び第５７７列〜第７６８
列の画素データは書き込み前と同一のものである。従っ
て、第２図（Ｂ）に示す如き画像を表示されることにな
る。第２図（Ｂ）の画像はクロック信号の繰り返し周波
数が１／２であるために、書き換えられた新たな画像は
水平方向が１／２に圧縮されている。

勿論、この場合のクロック信号の繰り返し周波数をザン
ブリング周波数と同一として圧縮されることのない新た
な画像をメモリ・セル・アレイ１０に書き込むことら可
能である。

なお、上記実施例ではバッファレジスタ２８に８列分の
１ｉｌｉｉ素データを蓄積して、カウンタ１７により指
示することによりメモリ・セル・アレイ１０に８列単位
で書き込んでいる。このためバッフ７レジスタ２８の段
数は８段で済み、バッフ７レジスタ２８は従来の如く、
メモリ・セル・アレイ１０の１行分の画素データを蓄積
する必要がなく、回路構成が簡単とされているが、上記
バッファレジスタに蓄積する画素データは８列分に限ら
ず、Ｎ（Ｎは正の整数で各行の列数より小なる数）列で
あっても良い。この場合１行分の画素データ総てを書き
込むのに７．６８／Ｎ回の書き込みが行なわれる。つま
りＮ＝１の場合７６８回の書き込みが行なわれ、Ｎの値
を大とすることにより書き込み回数を減らし、書き込み
速度を低減している。

勿論、メモリ・セル・アレイ１ｏの書ぎ込み速度が充分
に速ければＮ＝１としても良く、この場合シフトレジス
タ２６．バッファレジスタ２８等を設ける必要はない。

発明の効果上述の如く、本発明になる画像メモリは、カウンタを設
Ｇｔてなるため、メモリ・セル・アレイに記憶された各
行の画素データのうち一部の画素データのみを書き換え
ることができる等の特長を有している。

【図面の簡単な説明】

第１図は本発明になる画像メモリの一実施例の回路構成
図、第２図は第１図示のメモリを用いて表示される画像
の各実施例を示す図である。１０・・・メモリ・セル・アレイ、１３・・・スタート
レジスタ、１７・・・カウンタ、１９・・・コンパレー
タ、２２・・・エンドレジスタ、２６・・・シフトレジ
スタ、２８・・・バッフ７レジスタ、３１・・・デコー
ダ、Ａ。〜Ａ９５・・・スイッチ群、Ｃｏ−Ｃ９５・・・ＡＮＤ
回路。特許出願人　日本ビクター株式会社第２図（Ａ）（Ｂ）

Claims

【特許請求の範囲】

（１）メモリ・セル・アレイの任意の１行を指定して該
１行の各列に画素データを書き込む画像メモリにおいて
、該１行の水平方向にＮ列（Ｎは正の整数で各行の列数
より小なる数）単位でカウントし、そのカウント値で該
１行中の書き込みを行なうＮ列を指示するカウンタを設
けてなり、該１行にＮ列単位で順次画素データの書き込
みを行なうことを特徴とする画像メモリ。
（２）該カウンタは書き込み開始列と書き込み終了列と
を指示されて、該書き込み開始列に対応する値から該書
き込み終了列に対応する値までのカウントを行なうこと
を特徴とする特許請求の範囲第１項記載の画像メモリ。