JPH05297833A - 表示装置駆動回路 - Google Patents
表示装置駆動回路Info
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- JPH05297833A JPH05297833A JP10298692A JP10298692A JPH05297833A JP H05297833 A JPH05297833 A JP H05297833A JP 10298692 A JP10298692 A JP 10298692A JP 10298692 A JP10298692 A JP 10298692A JP H05297833 A JPH05297833 A JP H05297833A
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- JP
- Japan
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- voltage
- circuit
- bits
- switching means
- output
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0259—Details of the generation of driving signals with use of an analog or digital ramp generator in the column driver or in the pixel circuit
Abstract
(57)【要約】
【目的】 入力データに応じて予め決められたレベルの
出力信号を生成出力する表示装置駆動回路に関し、回路
の簡略小型化が可能な表示装置駆動回路を提供すること
を目的とする。 【構成】 ２段のレベルを有する階調波形電圧のうち入
力データの上位１ビットに応じて一方のレベルを選択
し、これを基準電位として、８段のレベルを有する階段
状波形電圧のうち入力データの下位３ビットに応じて１
つレベルを選択し、これを充電電位としてサンプリング
コンデンサＣ1 ，Ｃ2 を充電し、サンプリングコンデン
サＣ1 ，Ｃ2 の充電電圧に応じて出力信号を得る。
出力信号を生成出力する表示装置駆動回路に関し、回路
の簡略小型化が可能な表示装置駆動回路を提供すること
を目的とする。 【構成】 ２段のレベルを有する階調波形電圧のうち入
力データの上位１ビットに応じて一方のレベルを選択
し、これを基準電位として、８段のレベルを有する階段
状波形電圧のうち入力データの下位３ビットに応じて１
つレベルを選択し、これを充電電位としてサンプリング
コンデンサＣ1 ，Ｃ2 を充電し、サンプリングコンデン
サＣ1 ，Ｃ2 の充電電圧に応じて出力信号を得る。
Description
【０００１】
【産業上の利用分野】本発明は表示装置駆動回路に係
り、特に、入力データに応じて予め決められたレベルの
出力信号を生成出力する表示装置駆動回路に関する。
り、特に、入力データに応じて予め決められたレベルの
出力信号を生成出力する表示装置駆動回路に関する。
【０００２】近年、映像表示装置として使用されている
液晶ディスプレイは表示品質の向上が著しく、いずれＣ
ＲＴ（陰極線管）ディスプレイにとって代わろうという
域にまで達している。液晶ディスプレイはフラットパネ
ルディスプレイの中でも薄型・軽量で、低消費電力で動
作する。しかし、液晶ディスプレイの特徴の薄型・軽量
を生かすためには本体だけでなくその周辺回路も小型化
する必要がある。
液晶ディスプレイは表示品質の向上が著しく、いずれＣ
ＲＴ（陰極線管）ディスプレイにとって代わろうという
域にまで達している。液晶ディスプレイはフラットパネ
ルディスプレイの中でも薄型・軽量で、低消費電力で動
作する。しかし、液晶ディスプレイの特徴の薄型・軽量
を生かすためには本体だけでなくその周辺回路も小型化
する必要がある。
【０００３】
【従来の技術】図８はアクティブマトリクス型の液晶デ
ィスプレイの概略構成図を示す。同図中、101 は液晶を
示す。液晶101 は駆動基板102 と対向基板103 との間に
封入されている。
ィスプレイの概略構成図を示す。同図中、101 は液晶を
示す。液晶101 は駆動基板102 と対向基板103 との間に
封入されている。
【０００４】駆動基板102 はガラス基板102a上に複数の
画素電極102b及び薄膜トランジスタ102cをマトリクス状
に配列してなる。さらに駆動基板102 は画素電極102b及
び薄膜トランジスタ102c上には配向膜102fが形成された
構成とされている。
画素電極102b及び薄膜トランジスタ102cをマトリクス状
に配列してなる。さらに駆動基板102 は画素電極102b及
び薄膜トランジスタ102c上には配向膜102fが形成された
構成とされている。
【０００５】各画素電極102bには夫々薄膜トランジスタ
102cが隣接して形成されている。薄膜トランジスタ102c
のゲートＧはゲートバスライン102d，ドレインＤはドレ
インバスライン102eと接続され、ソースＳは画素電極10
2bと接続される。
102cが隣接して形成されている。薄膜トランジスタ102c
のゲートＧはゲートバスライン102d，ドレインＤはドレ
インバスライン102eと接続され、ソースＳは画素電極10
2bと接続される。
【０００６】ゲートバスライン102d及びドレインバスラ
イン102eに供給される信号に応じて薄膜トランジスタ10
2cのうち所定の薄膜トランジスタがオンして、画素電極
102bのうち所定の画素電極に電圧が印加される。
イン102eに供給される信号に応じて薄膜トランジスタ10
2cのうち所定の薄膜トランジスタがオンして、画素電極
102bのうち所定の画素電極に電圧が印加される。
【０００７】対向基板103 はガラス基板103a上に透明電
極103bが全面に形成され、さらに、透明電極103b上に配
向膜103cが形成された構成とされている。液晶表示装置
は所定の画素電極に電圧を印加することにより透明電極
103bと所定の画素電極との間の液晶に電圧を印加して、
その部分の液晶の状態を変化させる。
極103bが全面に形成され、さらに、透明電極103b上に配
向膜103cが形成された構成とされている。液晶表示装置
は所定の画素電極に電圧を印加することにより透明電極
103bと所定の画素電極との間の液晶に電圧を印加して、
その部分の液晶の状態を変化させる。
【０００８】104 ，105 は互いに直交する偏光面の光を
透過させる偏光板を示す。入射光Ｌ 1 は偏光板104 ，10
5 により偏光面が液晶101 によりねじられたものが出力
される構成とされている。
透過させる偏光板を示す。入射光Ｌ 1 は偏光板104 ，10
5 により偏光面が液晶101 によりねじられたものが出力
される構成とされている。
【０００９】図９はカラー液晶ディスプレイの要部の構
成図を示す。カラー液晶ディスプレイの駆動基板はカラ
ー表示を行なうための３色（Ｒ，Ｇ，Ｂ）に対応した画
素電極102bが１水平期方向（矢印Ａ方向）に順次配列さ
れている。 カラー液晶ディスプレイでは薄膜トランジ
スタ101cにより各画素電極102bへの印加電圧が制御さ
れ、印加電圧に応じて各画素電極102b上の液晶101 の状
態を異ならせることにより光の透過量を制御する。この
ように、各色毎に階調制御を行なうことによりカラー表
示を行っている。
成図を示す。カラー液晶ディスプレイの駆動基板はカラ
ー表示を行なうための３色（Ｒ，Ｇ，Ｂ）に対応した画
素電極102bが１水平期方向（矢印Ａ方向）に順次配列さ
れている。 カラー液晶ディスプレイでは薄膜トランジ
スタ101cにより各画素電極102bへの印加電圧が制御さ
れ、印加電圧に応じて各画素電極102b上の液晶101 の状
態を異ならせることにより光の透過量を制御する。この
ように、各色毎に階調制御を行なうことによりカラー表
示を行っている。
【００１０】図１０は従来の一例の概略構成図を示す。
同図はカラー液晶ディスプレイの駆動回路を示してい
る。
同図はカラー液晶ディスプレイの駆動回路を示してい
る。
【００１１】駆動回路はシフトレジスタ106 ，データレ
ジスタ107 ，データラッチ108 ，デコーダ・セレクタ部
109 よりなる。
ジスタ107 ，データラッチ108 ，デコーダ・セレクタ部
109 よりなる。
【００１２】シフトレジスタ106 は入力データをデータ
レジスタ107 に書込むタイミングをクロック信号に応じ
て制御している。データレジスタ107 に１ライン分のデ
ータが書込まれるとデータレジスタ107 はデータラッチ
108 にデータを渡す。
レジスタ107 に書込むタイミングをクロック信号に応じ
て制御している。データレジスタ107 に１ライン分のデ
ータが書込まれるとデータレジスタ107 はデータラッチ
108 にデータを渡す。
【００１３】データラッチ108 はラインパルスＬＰに応
じて保持されたデータをデコーダ・セレクタ部109 に供
給する。デコーダ・セレクタ部109 は供給されたデータ
に応じて、１６レベルの電圧より１つのレベルを選択し
て出力する。このとき、液晶ディスプレイでは液晶の劣
化を防ぐため、画素電極に正負交互に電圧を印加するよ
うに構成していた。
じて保持されたデータをデコーダ・セレクタ部109 に供
給する。デコーダ・セレクタ部109 は供給されたデータ
に応じて、１６レベルの電圧より１つのレベルを選択し
て出力する。このとき、液晶ディスプレイでは液晶の劣
化を防ぐため、画素電極に正負交互に電圧を印加するよ
うに構成していた。
【００１４】このため、従来は正負両極性の電圧の各階
調ずつ用意していた。例えば、１６階調の表示を行なお
うとしようとする場合正極性用電源電圧を１６レベル、
負極性用電源電圧を１６レベル用意して、これらの電圧
より各出力毎に１レベルの電圧を選択していた。
調ずつ用意していた。例えば、１６階調の表示を行なお
うとしようとする場合正極性用電源電圧を１６レベル、
負極性用電源電圧を１６レベル用意して、これらの電圧
より各出力毎に１レベルの電圧を選択していた。
【００１５】
【発明が解決しようとする課題】しかるに、従来のこの
種の表示装置駆動回路では例えば１６階調の出力を行な
う場合、正負両極性用に計３２の電源電圧を必要として
いたため、電源電圧を選択するデコーダ・セレクタ部が
大型化し、液晶ディスプレイの小型化を大きく妨げてい
る等の問題点があった。
種の表示装置駆動回路では例えば１６階調の出力を行な
う場合、正負両極性用に計３２の電源電圧を必要として
いたため、電源電圧を選択するデコーダ・セレクタ部が
大型化し、液晶ディスプレイの小型化を大きく妨げてい
る等の問題点があった。
【００１６】本発明は上記の点に鑑みてなされたもの
で、入力電源数を減少させることにより小型化が可能と
なる表示装置駆動回路を提供することを目的とする。
で、入力電源数を減少させることにより小型化が可能と
なる表示装置駆動回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。同図中、201 は第１の電圧生成回路、20
2 は第２の電圧生成回路、203 はサンプリングコンデン
サ、204 は出力回路、205 は第１の入力切換手段、206
は第２の入力切換手段、207 は出力切換手段、208 は切
換制御回路を示す。
ック図を示す。同図中、201 は第１の電圧生成回路、20
2 は第２の電圧生成回路、203 はサンプリングコンデン
サ、204 は出力回路、205 は第１の入力切換手段、206
は第２の入力切換手段、207 は出力切換手段、208 は切
換制御回路を示す。
【００１８】第１の電圧生成回路201 は第１の階段状波
形電圧を生成する。
形電圧を生成する。
【００１９】第２の電圧生成回路202 は第１の階段状波
形電圧と同期し、第１の階段状波形電圧とは異なる周期
の第２の階段状波形電圧を生成する。
形電圧と同期し、第１の階段状波形電圧とは異なる周期
の第２の階段状波形電圧を生成する。
【００２０】サンプリングコンデンサ203 は第１及び第
２の階段状波形電圧により充電される。
２の階段状波形電圧により充電される。
【００２１】出力回路204 はサンプリングコンデンサ20
3 の充電電圧に応じたレベルの階調信号を生成し、出力
する。
3 の充電電圧に応じたレベルの階調信号を生成し、出力
する。
【００２２】第１の入力切換手段205 は第１の電圧生成
回路201 とサンプリングコンデンサ203 の一端との間を
接続又は開放する。
回路201 とサンプリングコンデンサ203 の一端との間を
接続又は開放する。
【００２３】第２の入力切換手段206 は第２の電圧生成
回路202 とサンプリングコンデンサ203 の他端との間を
接続又は開放する。
回路202 とサンプリングコンデンサ203 の他端との間を
接続又は開放する。
【００２４】出力切換手段207 はサンプリングコンデン
サ203 と出力回路204 との間を接続又は開放する切換制
御回路208 は第１の階段状波形電圧のレベルと第２の階
段状波形電圧のレベルとが夫々入力データに応じたレベ
ルとなるタイミングで第１の入力切換手段205 と第２の
入力切換手段206 とを夫々オンさせると共にサンプリン
グコンデンサ203 への充電完了後、出力回路204 にサン
プリングコンデンサ203 の充電電圧が入力されるように
出力切換手段207 を制御する。
サ203 と出力回路204 との間を接続又は開放する切換制
御回路208 は第１の階段状波形電圧のレベルと第２の階
段状波形電圧のレベルとが夫々入力データに応じたレベ
ルとなるタイミングで第１の入力切換手段205 と第２の
入力切換手段206 とを夫々オンさせると共にサンプリン
グコンデンサ203 への充電完了後、出力回路204 にサン
プリングコンデンサ203 の充電電圧が入力されるように
出力切換手段207 を制御する。
【００２５】
【作用】第１の階段状波形電圧と第２の階段状波形電圧
とより入力データに応じて夫々１つのレベルの電圧を選
択し、サンプリングコンデンサを充電する。これにより
第１の階段状波形電圧と第２の階段状波形電圧との電圧
レベルの組み合わせにより多数のサンプリングコンデン
サの充電電圧を得ることができる。
とより入力データに応じて夫々１つのレベルの電圧を選
択し、サンプリングコンデンサを充電する。これにより
第１の階段状波形電圧と第２の階段状波形電圧との電圧
レベルの組み合わせにより多数のサンプリングコンデン
サの充電電圧を得ることができる。
【００２６】サンプリングコンデンサの充電電圧に応じ
て出力信号を得る。
て出力信号を得る。
【００２７】従って、出力信号としては第１の階段状波
形電圧と第２の階段状波形電圧との電圧レベルの組み合
わせにより多数の階調レベルが得られる。
形電圧と第２の階段状波形電圧との電圧レベルの組み合
わせにより多数の階調レベルが得られる。
【００２８】
【実施例】図２は本発明の一実施例の概略構成図、図３
は本発明の一実施例の要部の波形図を示す。同図中、30
1 はシフトレジスタを示す。
は本発明の一実施例の要部の波形図を示す。同図中、30
1 はシフトレジスタを示す。
【００２９】シフトレジスタ301 はＲ，Ｇ，Ｂ各色４ビ
ットで構成された入力データをデータレジスタ302 に書
込むタイミングを制御している。データレジスタ302 は
シフトレジスタ301 により書込みタイミングが制御さ
れ、１ライン分の入力データがすべて書込まれると書込
まれた１ライン分のデータをすべてデータラッチ303 に
転送する。
ットで構成された入力データをデータレジスタ302 に書
込むタイミングを制御している。データレジスタ302 は
シフトレジスタ301 により書込みタイミングが制御さ
れ、１ライン分の入力データがすべて書込まれると書込
まれた１ライン分のデータをすべてデータラッチ303 に
転送する。
【００３０】データラッチ303 はデータレジスタ302 よ
り転送され、保持されたデータを所定のタイミングで比
較部304 に供給する。
り転送され、保持されたデータを所定のタイミングで比
較部304 に供給する。
【００３１】比較部304 にはデータラッチ303 からのデ
ータの他に４ビットカウンタ305 より４ビットカウント
値が供給される。４ビットカウンタ305 には図３（Ｂ）
に示すようなクロック信号ＣＫ及び図３（Ｇ）に示す水
平期間毎に有効となるリセット信号Ｒが供給され、クロ
ック信号ＣＫとリセット信号とにより図３（Ｆ）に示す
ようにカウントされるカウント値を出力する。比較部30
4 は各色（Ｒ，Ｇ，Ｂ）毎にデータラッチ303 からのデ
ータと４ビットカウンタ305 からの４ビットカウント値
とを比較し、その比較結果をセレクタ内蔵サンプルホー
ルド回路306 に供給する。
ータの他に４ビットカウンタ305 より４ビットカウント
値が供給される。４ビットカウンタ305 には図３（Ｂ）
に示すようなクロック信号ＣＫ及び図３（Ｇ）に示す水
平期間毎に有効となるリセット信号Ｒが供給され、クロ
ック信号ＣＫとリセット信号とにより図３（Ｆ）に示す
ようにカウントされるカウント値を出力する。比較部30
4 は各色（Ｒ，Ｇ，Ｂ）毎にデータラッチ303 からのデ
ータと４ビットカウンタ305 からの４ビットカウント値
とを比較し、その比較結果をセレクタ内蔵サンプルホー
ルド回路306 に供給する。
【００３２】セレクタ内蔵サンプルホールド回路306 に
は比較部304 の比較結果の他、階段状波形電圧回路307
，308 より夫々図３（Ｅ），図３（Ｈ）に示す８段階
及び２段階でレベルが変化する階段状波形電圧が供給さ
れる。
は比較部304 の比較結果の他、階段状波形電圧回路307
，308 より夫々図３（Ｅ），図３（Ｈ）に示す８段階
及び２段階でレベルが変化する階段状波形電圧が供給さ
れる。
【００３３】図４は本発明の一実施例の電源電圧波形図
を示す。
を示す。
【００３４】階段状波形電圧生成回路307 は図４（Ａ）
に示すように１水平期間毎に交互に正極性用の波形電圧
と負極性用の波形電圧とを出力している。
に示すように１水平期間毎に交互に正極性用の波形電圧
と負極性用の波形電圧とを出力している。
【００３５】階段状波形電圧生成回路308 も同様に図４
（Ｂ）に示すように１水平期間毎に交互に正極性用の波
形電圧と負極性用の波形電圧とを出力している。
（Ｂ）に示すように１水平期間毎に交互に正極性用の波
形電圧と負極性用の波形電圧とを出力している。
【００３６】セレクタ内蔵サンプルホールド回路306 は
階段状波形電圧生成回路307 ，308より比較部304 の比
較結果に応じたレベルの信号を後述するサンプルホール
ドコンデンサＣ1 ，Ｃ2 によりサンプルホールドする。
出力バッファ309 はセレクタ内蔵サンプルホールド回路
306 内のサンプルホールドコンデンサに充電された充電
電圧レベルに応じた信号を出力信号として出力する。
階段状波形電圧生成回路307 ，308より比較部304 の比
較結果に応じたレベルの信号を後述するサンプルホール
ドコンデンサＣ1 ，Ｃ2 によりサンプルホールドする。
出力バッファ309 はセレクタ内蔵サンプルホールド回路
306 内のサンプルホールドコンデンサに充電された充電
電圧レベルに応じた信号を出力信号として出力する。
【００３７】図５は本発明の一実施例の要部の概略構成
図を示す。
図を示す。
【００３８】比較部304 は各色（Ｒ，Ｇ，Ｂ）のデータ
毎に設けられた比較器304 -1〜304 -nよりなる。
毎に設けられた比較器304 -1〜304 -nよりなる。
【００３９】また、セレクタ内蔵サンプルホールド部30
6 は各色（Ｒ，Ｇ，Ｂ）のデータ毎にサンプルホールド
回路306 -1〜306 -nを設けた構成としてなる。
6 は各色（Ｒ，Ｇ，Ｂ）のデータ毎にサンプルホールド
回路306 -1〜306 -nを設けた構成としてなる。
【００４０】セレクタ内蔵サンプルホールド回路306 に
は階段状波形電圧生成回路307 ，308 より階段状波形電
圧ＶR ，ＶB が供給されると共に１水平期間毎に反転す
るライン反転信号ＬＮ，及び１水平期間毎に有効となる
ラインパルス信号ＬＰが入力される。
は階段状波形電圧生成回路307 ，308 より階段状波形電
圧ＶR ，ＶB が供給されると共に１水平期間毎に反転す
るライン反転信号ＬＮ，及び１水平期間毎に有効となる
ラインパルス信号ＬＰが入力される。
【００４１】サンプルホールド回路306 -1はＡＮＤゲー
ト306a，306b，スイッチＳＷ1 ，ＳＷ2 ，ＳＷ3 、基準
電位切換器306f，サンプルホールドコンデンサＣ1 ，Ｃ
2 よりなる。
ト306a，306b，スイッチＳＷ1 ，ＳＷ2 ，ＳＷ3 、基準
電位切換器306f，サンプルホールドコンデンサＣ1 ，Ｃ
2 よりなる。
【００４２】なお、サンプルホールド回路306 -2〜306
-nはサンプルホールド回路306 -1と同一の構成のためそ
の説明は省略する。
-nはサンプルホールド回路306 -1と同一の構成のためそ
の説明は省略する。
【００４３】出力バッファ309 は各色（Ｒ，Ｇ，Ｂ）デ
ータ毎に設けられたオペアンプ309 -1〜309 -nよりな
り、サンプルホールド部306 の出力信号を増幅して出力
する。
ータ毎に設けられたオペアンプ309 -1〜309 -nよりな
り、サンプルホールド部306 の出力信号を増幅して出力
する。
【００４４】図６は本発明の一実施例の比較器のブロッ
ク図を示す。
ク図を示す。
【００４５】比較器304 -1は３ビット比較回路304a，１
ビット比較回路304b，ＡＮＤゲート304cよりなる。
ビット比較回路304b，ＡＮＤゲート304cよりなる。
【００４６】３ビット比較回路304aには４ビットカウン
タ305 からの下位３ビットのデータ及び入力データの下
位３ビットのデータが供給され、両者を比較し、一致し
た場合に有効パルスが出力される。４ビットカウンタ30
5 は図６（Ｂ）に示すクロックＣＫと図６（Ｇ）に示す
１水平期間毎に有効となる図３（Ｆ）に示すようなリセ
ット信号Ｒとにより制御される。
タ305 からの下位３ビットのデータ及び入力データの下
位３ビットのデータが供給され、両者を比較し、一致し
た場合に有効パルスが出力される。４ビットカウンタ30
5 は図６（Ｂ）に示すクロックＣＫと図６（Ｇ）に示す
１水平期間毎に有効となる図３（Ｆ）に示すようなリセ
ット信号Ｒとにより制御される。
【００４７】１ビット比較回路304bには４ビットカウン
タ305 より上位１ビットのデータ及び入力データの上位
１ビットのデータが供給され、両者を比較し、一致した
場合に有効パルスが出力される。
タ305 より上位１ビットのデータ及び入力データの上位
１ビットのデータが供給され、両者を比較し、一致した
場合に有効パルスが出力される。
【００４８】３ビット比較回路304aの出力パルスと１ビ
ット比較回路304bの出力パルスとはＡＮＤゲート304cに
供給される。
ット比較回路304bの出力パルスとはＡＮＤゲート304cに
供給される。
【００４９】ＡＮＤゲート304cの出力はサンプルホール
ド回路306 -1のＡＮＤゲート306a，306bに供給され、１
ビット比較回路304bの出力はＡＮＤゲート304cに供給さ
れる他、基準電位切換器306fに供給される。
ド回路306 -1のＡＮＤゲート306a，306bに供給され、１
ビット比較回路304bの出力はＡＮＤゲート304cに供給さ
れる他、基準電位切換器306fに供給される。
【００５０】図７は本発明の一実施例の基準切換器の構
成図を示す。
成図を示す。
【００５１】基準切換器306fはスイッチＳＷ4 ，Ｓ
Ｗ5 ，ＳＷ6 よりなる。
Ｗ5 ，ＳＷ6 よりなる。
【００５２】スイッチＳＷ4 はサンプリングコンデンサ
Ｃ1 と接続され、ライン反転信号ＬＮに応じてサンプリ
ングコンデンサＣ1 の一端を接地ＧＮＤ側と階段状波形
電圧ＶB とに切換える。
Ｃ1 と接続され、ライン反転信号ＬＮに応じてサンプリ
ングコンデンサＣ1 の一端を接地ＧＮＤ側と階段状波形
電圧ＶB とに切換える。
【００５３】スイッチＳＷ5 はサンプリングコンデンサ
Ｃ2 と接続され、ライン反転信号ＬＮの反転信号ＬＮ
INV に応じてサンプリングコンデンサＣ2 の一端を接地
ＧＮＤ側と階段状波形電圧ＶB とに切換える。
Ｃ2 と接続され、ライン反転信号ＬＮの反転信号ＬＮ
INV に応じてサンプリングコンデンサＣ2 の一端を接地
ＧＮＤ側と階段状波形電圧ＶB とに切換える。
【００５４】次に回路の動作について説明する。なお、
各色（Ｒ，Ｇ，Ｂ）のデータは共に同様な処理が行なわ
れるため、ここでは１色のデータの処理について説明す
る。
各色（Ｒ，Ｇ，Ｂ）のデータは共に同様な処理が行なわ
れるため、ここでは１色のデータの処理について説明す
る。
【００５５】１色の入力データは４ビットで構成されて
いて１６階調を表現している。入力データは上位１ビッ
トによりサンプルホールドコンデンサＣ1 ，Ｃ2 の基準
電位を決定し、下位３ビットでサンプルホールドコンデ
ンサＣ1 ，Ｃ2 への充電電位を決定する。
いて１６階調を表現している。入力データは上位１ビッ
トによりサンプルホールドコンデンサＣ1 ，Ｃ2 の基準
電位を決定し、下位３ビットでサンプルホールドコンデ
ンサＣ1 ，Ｃ2 への充電電位を決定する。
【００５６】入力データの上位１ビットは比較器304 -1
の１ビット比較回路304bに供給され、４ビットカウンタ
305 の出力カウント値の上位１ビットと比較され、一致
すると有効パルス（Ｈ）が出力される。
の１ビット比較回路304bに供給され、４ビットカウンタ
305 の出力カウント値の上位１ビットと比較され、一致
すると有効パルス（Ｈ）が出力される。
【００５７】このため、１ビット比較回路304bの出力に
よりカウント値０〜７又は８〜１６を選択することがで
きる。
よりカウント値０〜７又は８〜１６を選択することがで
きる。
【００５８】従って、上位１ビット比較回路３０４ｂに
より図３（Ｈ）に示すＶBH又はＶBLにより２種類のレベ
ルのうち１つのレベルを選択できることになる。
より図３（Ｈ）に示すＶBH又はＶBLにより２種類のレベ
ルのうち１つのレベルを選択できることになる。
【００５９】１ビット比較回路304bの出力パルスにより
スイッチＳＷ6 が制御され、基準電位ＶB の電位ＶBL又
はＶBHの期間、スイッチＳＷ6 をオンさせることにより
サンプリングコンデンサＣ1 又はＣ2 に基準電位ＶB が
供給される。
スイッチＳＷ6 が制御され、基準電位ＶB の電位ＶBL又
はＶBHの期間、スイッチＳＷ6 をオンさせることにより
サンプリングコンデンサＣ1 又はＣ2 に基準電位ＶB が
供給される。
【００６０】また、入力データの下位３ビットは比較器
304 -1の３ビット比較回路304aに供給され、４ビットカ
ウンタ305 の出力カウント値の下位３ビットと比較さ
れ、一致すると有効パルス（Ｈ）が出力される。
304 -1の３ビット比較回路304aに供給され、４ビットカ
ウンタ305 の出力カウント値の下位３ビットと比較さ
れ、一致すると有効パルス（Ｈ）が出力される。
【００６１】下位３ビットがカウント値の下位３ビット
と一致した期間だけスイッチ306c又は306dをオンするこ
とにより図３（Ｅ）に示す８段の電位ＶR1〜ＶR8のうち
１つのレベルが選択される。
と一致した期間だけスイッチ306c又は306dをオンするこ
とにより図３（Ｅ）に示す８段の電位ＶR1〜ＶR8のうち
１つのレベルが選択される。
【００６２】サンプリングコンデンサＣ1 又はＣ2 に電
位ＶR 及びＶB により充電された後ライン反転信号ＬＮ
によりスイッチＳＷ4 ，ＳＷ5 を切換え、基準電位を接
地ＧＮＤレベルとする。これによりサンプリングコンデ
ンサＣ1 又はＣ2 の充電電位がシフトされオペアンプ30
9 -1に供給される。なお、このとき、サンプリングコン
デンサＣ1 の容量をＣ1 、充電電荷をＱ1 とするとＱ1
＝（Ｃ1 （ＶR −ＶB）となる。次に一端を基準電位を
接地レベルとした後のサンプリングコンデンサＣ1 の充
電電荷をＱ2 、他の電位をＶR ’とすると、Ｑ2 ＝Ｃ1
ＶR ’となる。ここで、電荷保存則によりＱ1 ＝Ｑ2 で
あるため、ＶR ’＝（ＶR −ＶB ）となる。
位ＶR 及びＶB により充電された後ライン反転信号ＬＮ
によりスイッチＳＷ4 ，ＳＷ5 を切換え、基準電位を接
地ＧＮＤレベルとする。これによりサンプリングコンデ
ンサＣ1 又はＣ2 の充電電位がシフトされオペアンプ30
9 -1に供給される。なお、このとき、サンプリングコン
デンサＣ1 の容量をＣ1 、充電電荷をＱ1 とするとＱ1
＝（Ｃ1 （ＶR −ＶB）となる。次に一端を基準電位を
接地レベルとした後のサンプリングコンデンサＣ1 の充
電電荷をＱ2 、他の電位をＶR ’とすると、Ｑ2 ＝Ｃ1
ＶR ’となる。ここで、電荷保存則によりＱ1 ＝Ｑ2 で
あるため、ＶR ’＝（ＶR −ＶB ）となる。
【００６３】以上のように８段のレベルの電圧ＶR 及び
２段のレベルの電圧ＶB の２つの電圧レベルの組み合わ
せにより１６種類のレベルの信号を得ることができる。
このため、２つの電圧生成回路を設けるだけで１６階調
の出力信号が得られ、回路構成が簡単となる。
２段のレベルの電圧ＶB の２つの電圧レベルの組み合わ
せにより１６種類のレベルの信号を得ることができる。
このため、２つの電圧生成回路を設けるだけで１６階調
の出力信号が得られ、回路構成が簡単となる。
【００６４】また、本実施例ではサンプリングコンデン
サＣ1 ，Ｃ2 を２つ設け、１水平期間毎に交互に用いて
１水平期間毎に２つの階段状電圧の極性を反転してい
る。これにより液晶を交流で駆動し、液晶の特性劣化を
防止する構成としている。
サＣ1 ，Ｃ2 を２つ設け、１水平期間毎に交互に用いて
１水平期間毎に２つの階段状電圧の極性を反転してい
る。これにより液晶を交流で駆動し、液晶の特性劣化を
防止する構成としている。
【００６５】なお、サンプリングコンデンサは２つに限
ることはなく、１つ、又は３つ以上設けても構成でき
る。
ることはなく、１つ、又は３つ以上設けても構成でき
る。
【００６６】また、階段状電圧の段数も８段及び２段に
限ることはなく、他の組み合わせも考えられる。
限ることはなく、他の組み合わせも考えられる。
【００６７】
【発明の効果】上述の如く、本発明によれば、２種類の
階段状波形電圧の各レベルの組み合わせにより多くのレ
ベルの階調信号を出力することができるため、２つの電
圧入力で多くのレベルの階調信号が得られ、電圧のセレ
クト部を小型化でき、従って、チップサイズの小型化が
可能となる等の特長を有する。
階段状波形電圧の各レベルの組み合わせにより多くのレ
ベルの階調信号を出力することができるため、２つの電
圧入力で多くのレベルの階調信号が得られ、電圧のセレ
クト部を小型化でき、従って、チップサイズの小型化が
可能となる等の特長を有する。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例の概略構成図である。
【図３】本発明の一実施例の要部の波形図である。
【図４】本発明の一実施例の電源電圧波形図である。
【図５】本発明の一実施例の要部の概略構成図である。
【図６】本発明の一実施例の比較器の構成図である。
【図７】本発明の一実施例の基準電位切換回路の構成図
である。
である。
【図８】アクティブマトリクス型液晶ディスプレイの概
略構成図である。
略構成図である。
【図９】カラー液晶ディスプレイの要部の構成図であ
る。
る。
【図１０】従来の液晶駆動回路のブロック図である。
201 第１の電圧生成回路 202 第２の電圧生成回路 203 サンプリングコンデンサ 204 出力回路 205 第１の入力切換手段 206 第２の入力切換手段 207 出力切換手段 208 切換制御手段
Claims (4)
- 【請求項１】 入力データに応じた階調の表示を行なう
表示装置の駆動回路において、 第１の階段状波形電圧を生成する第１の電圧生成回路
（201 ）と、 前記第１の階段状波形電圧と同期し、前記第１の階段状
波形電圧とは異なる周期の第２の階段状波形電圧を生成
する第２の電圧生成回路（202 ）と、 前記第１及び第２の階段状波形電圧により充電されるサ
ンプリングコンデンサ（203 ）と、 前記サンプリングコンデンサ（203 ）の充電電圧に応じ
たレベルの階調信号を生成し、出力する出力回路（204
）と、 前記第１の電圧生成回路（201 ）の出力端と前記サンプ
リングコンデンサ（203 ）の一端との間を接続又は開放
する第１の入力切換手段（205 ）と、 前記第２の電圧生成回路（202 ）の出力端と前記サンプ
リングコンデンサ（203 ）の他端との間を接続又は開放
する第２の入力切換手段（206 ）と、 前記サンプリングコンデンサ（203 ）と前記出力回路
（204 ）との間を接続又は開放する出力切換手段（207
）と、 前記第１の階段状波形電圧のレベルと第２の階段状波形
電圧のレベルとが夫々前記入力データに応じたレベルと
なるタイミングで前記第１の入力切換手段（205 ）と第
２の入力切換手段（206 ）とを夫々オンさせると共に、
前記サンプリングコンデンサ（203 ）への充電完了後、
前記出力回路（204 ）に前記サンプリングコンデンサ
（203 ）の充電電圧が入力されるように前記出力切換手
段（207 ）を制御する切換制御回路（208 ）とを有する
ことを特徴とする表示装置駆動回路。 - 【請求項２】 前記入力データはｍビットで構成され、
前記切換制御回路（208 ）は該ｍビットのうち上位ｎビ
ットで前記第１の階段状波形電圧より一の電圧レベルを
選択し、前記ｍビットのうち下位（ｍ−ｎ）ビットで前
記第２の階段状波形電圧より一の電圧レベルを選択する
ように切換制御を行なうことを特徴とする請求項１記載
の表示装置駆動回路。 - 【請求項３】 前記切換制御回路（208 ）はｍビットカ
ウンタと、前記入力データの前記上位ｎビットと前記ｍ
ビットカウンタのカウント値の上位ｎビットとの一致を
比較するｎビット比較器と、前記入力データの下位ｍ−
ｎビットと前記ｍビットカウンタのカウント値の下位ｍ
−ｎビットとの一致を比較するｍ−ｎビット比較器とを
有し、 前記ｎビット比較器及び前記ｍ−ｎビット比較器の比較
結果に応じて前記第１の入力切換手段（２０５）及び第
２の入力切換手段（２０６）を切換え制御することを特
徴とする請求項２記載の表示装置駆動回路。 - 【請求項４】 前記第１及び第２の階段状波形電圧は夫
々正極性用波形と負極性用波形とを有し、性極性と負極
性とで交互に前記サンプルホールドコンデンサ（203 ）
に充電することを特徴とする請求項１乃至３のうち、い
ずれか一項記載の表示装置駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10298692A JPH05297833A (ja) | 1992-04-22 | 1992-04-22 | 表示装置駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10298692A JPH05297833A (ja) | 1992-04-22 | 1992-04-22 | 表示装置駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297833A true JPH05297833A (ja) | 1993-11-12 |
Family
ID=14342038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10298692A Withdrawn JPH05297833A (ja) | 1992-04-22 | 1992-04-22 | 表示装置駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297833A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828357A (en) * | 1996-03-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Display panel driving method and display apparatus |
| US6160533A (en) * | 1995-06-19 | 2000-12-12 | Sharp Kabushiki Kaishi | Method and apparatus for driving display panel |
| KR100426628B1 (ko) * | 2000-06-19 | 2004-04-08 | 샤프 가부시키가이샤 | 화상표시장치에 사용되는 열전극 구동 회로 및 이를내장한 화상표시장치 |
| US8115756B2 (en) | 2008-03-18 | 2012-02-14 | Samsung Electronics Co., Ltd. | Display driver integrated circuit using ping-pong type sample and hold circuit |
| JP2014102306A (ja) * | 2012-11-19 | 2014-06-05 | Jvc Kenwood Corp | 液晶表示装置 |
-
1992
- 1992-04-22 JP JP10298692A patent/JPH05297833A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160533A (en) * | 1995-06-19 | 2000-12-12 | Sharp Kabushiki Kaishi | Method and apparatus for driving display panel |
| US5828357A (en) * | 1996-03-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Display panel driving method and display apparatus |
| KR100426628B1 (ko) * | 2000-06-19 | 2004-04-08 | 샤프 가부시키가이샤 | 화상표시장치에 사용되는 열전극 구동 회로 및 이를내장한 화상표시장치 |
| US8115756B2 (en) | 2008-03-18 | 2012-02-14 | Samsung Electronics Co., Ltd. | Display driver integrated circuit using ping-pong type sample and hold circuit |
| JP2014102306A (ja) * | 2012-11-19 | 2014-06-05 | Jvc Kenwood Corp | 液晶表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |