JP2009237283A - 液晶表示駆動回路および液晶表示装置 - Google Patents

Abstract

【課題】回路構成を複雑化することなく、ソースドライバ部が確実に画像データを取り込めるようにタイミング信号のパルス幅を容易に設定できる液晶表示駆動回路および液晶表示装置を実現する。
【解決手段】本発明の液晶コントローラは、サンプリングスタート信号ＳＰ１を生成するＳＰ／ＲＳＴ信号生成回路４１１を備え、ＳＰ／ＲＳＴ信号生成回路４１１は、サンプリングスタート信号ＳＰ１の開始位置を設定する開始位置設定回路１４１２と、サンプリングスタート信号ＳＰ１の終了位置を設定する終了位置設定回路４１３とを備えている。
【選択図】図１

Description

本発明は、液晶表示装置に備えられる液晶表示駆動回路およびおよび当該液晶表示駆動回路を備える液晶表示装置に関し、特に、ソースドライバ部に入力されるタイミング信号を生成する技術に関する。

図１２は、従来のアクティブマトリクス型の液晶表示装置１００の一例を示すブロック図である。液晶表示装置１００は、液晶パネル１１０、ソースドライバ部１２０、ゲートドライバ部１３０および液晶コントローラ１４０を有している。ソースドライバ部１２０、ゲートドライバ部１３０および液晶コントローラ１４０は、液晶パネル１１０を駆動するための液晶ドライバを構成している。

ソースドライバ部１２０は、カスケード接続された複数のソースドライバ１２１を備えており、ソースドライバ１２１は、液晶パネル１１０のソース信号ライン（図示せず）に接続されている。ソースドライバ部１２０は、液晶コントローラ１４０からのサンプリングスタート信号ＳＰ２をラッチすることにより、液晶コントローラ１４０から入力された差動データを時分割する。各ソースドライバ１２１は、時分割された差動データをＤ／Ａ（デジタル／アナログ）変換することにより、表示対象画素の明るさに応じた階調表示電圧を液晶パネル１１０のソース信号ラインに出力する。

ゲートドライバ部１３０は、カスケード接続された複数のゲートドライバ１３１を備えており、ゲートドライバ１３１は、液晶パネル１１０のゲート信号ライン（図示せず）に接続されている。

液晶コントローラ１４０は、タイミング生成回路１４１、画像データ処理回路１４２およびパネル出力データ整形回路１４３を備えている。

タイミング生成回路１４１は、ソースドライバ部１２０に入力されるサンプリングスタート信号ＳＰ１を生成するＳＰ／ＲＳＴ信号生成回路１４１１を有している。ＳＰ／ＲＳＴ信号生成回路１４１１は、外部からの水平同期信号ＨＳおよびサンプリングクロックＣＬＫに基づいて、サンプリングスタート信号ＳＰ１を生成し、パネル出力データ整形回路１４３に出力する。また、タイミング生成回路１４１は、ソースドライバ部１２０に出力されるラッチスタート信号ＬＳ、並びに、ゲートドライバ部１３０に出力されるゲートスタート信号およびＧＳＰゲートクロックＧＣＫを生成する。

画像データ処理回路１４２は、垂直同期信号ＶＳ、水平同期信号ＨＳ、データイネーブル信号ＤＥに基づいて画像データの処理を行い、処理された画像データをパネル出力データ整形回路１４３に出力する。

パネル出力データ整形回路１４３は、画像データおよびサンプリングクロックＣＬＫを差動データおよび転送クロックＤＣＬＫにパラレル−シリアル変換する。パラレル−シリアル変換された差動データは、転送クロックＤＣＬＫとともに１〜ｎ画素分ずつソースドライバ部１２０へ出力される。

また、パネル出力データ整形回路１４３は、パルス幅微調整回路１４３２および位相微調整回路１４３１を有している。パルス幅微調整回路１４３２は、ＳＰ／ＲＳＴ信号生成回路１４１１から入力されるサンプリングスタート信号ＳＰ１のパルス幅を微調整する回路であり、位相微調整回路１４３１は、サンプリングスタート信号ＳＰ１の位相を微調整する回路である。サンプリングスタート信号ＳＰ１は、このように位相およびパルス幅を微調整されてサンプリングスタート信号ＳＰ２となり、１ラインのデータの先頭で、ソースドライバ部１２０のカスケード接続された初段のソースドライバ１２１に出力される。

各ソースドライバ１２１が、１〜ｎ画素分のデータ出力、すなわち１ライン分の画像データが出力された後、タイミング生成回路１４１からラッチスタート信号ＬＳがソースドライバ部１２０へ出力される。これにより、ソースドライバ部１２０から液晶パネル１１０のソース信号ラインに、階調表示電圧が出力される。

この間、タイミング生成回路１４１は、垂直同期信号ＶＳからゲートスタート信号ＧＳＰを生成して、１フレームのデータの先頭で、カスケード接続された初段のゲートドライバ１３１へ出力する。また、タイミング生成回路１４１は、ゲートクロックＧＣＫを生成し、１ライン毎に各ゲートドライバ１３１へ出力する。これにより、ゲートドライバ部１３０から、液晶パネル１１０の各画素に設けられるＴＦＴを順次オンするための走査信号が、ゲート信号ラインに出力される。なお、ｎ画素×ｍラインで１フレーム分の画像データとなる。

続いて、液晶コントローラと液晶パネル間の転送方式の一つであるＲＳＤＳ（Ｒｅｄｕｃｅｄ Ｓｗｉｎｇ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）転送方式における、信号の伝送について説明する。

図１３は、図１２に示す液晶表示装置１００において、ＲＳＤＳ転送方式を用いる場合における、液晶コントローラ１４０からソースドライバ部１２０へ出力される信号の波形の一例を示すタイミングチャートである。この場合、カスケード接続された初段のソースドライバ１２１は、サンプリングスタート信号ＳＰ２のハイレベル期間に、転送クロックＤＣＬＫの立ち下がりでラッチし、その２クロック後の立ち下がりから有効な差動データがソースドライバ部１２０に入力されると想定されている。すなわち、サンプリングスタート信号ＳＰ２のハイレベル期間に、転送クロックＤＣＬＫの立ち下がりでラッチした２クロック後の、転送クロックＤＣＬＫの立ち下がりから、立ち下がり、立ち上がり、立ち下がり・・・に同期して、差動データをソースドライバ１２１内に取り込んでいく。

また、ＳＰ／ＲＳＴ信号生成回路１４１１によって生成されたサンプリングスタート信号ＳＰ１は、パネル出力データ整形回路１４３のパルス幅微調整回路１４３２および位相微調整回路１４３１によって、ソースドライバ１２１にとって適当なタイミングに微調整される。続いて、サンプリングスタート信号ＳＰ１を生成するＳＰ／ＲＳＴ信号生成回路１４１１の回路構成について説明する。

図１４は、タイミング生成回路１４１に設けられるＳＰ／ＲＳＴ信号生成回路１４１１の構成を示す回路図である。ＳＰ／ＲＳＴ信号生成回路１４１１は、３つのＤ型フリップフロップＤＦＦ１〜ＤＦＦ３、インバータＩＮＶ１、ＮＡＮＤゲートＮＡＮＤ１、カウンタＣＮＴ１、比較回路ＣＯＭＰ１および開始位置設定回路１４１２を備えている。

Ｄ型フリップフロップＤＦＦ１、ＤＦＦ２、インバータＩＮＶ１およびＮＡＮＤゲートＮＡＮＤ１は、水平同期信号ＨＳの立ち下がりを検出するＨＳ立ち下がり検出回路を構成している。フリップフロップＤＦＦ１のデータ入力端子には、水平同期信号ＨＳが入力され、フリップフロップＤＦＦ１のデータ出力端子は、インバータＩＮＶ１およびフリップフロップＤＦＦ２のデータ入力端子に接続されている。インバータＩＮＶ１およびフリップフロップＤＦＦ２のデータ出力端子は、ＮＡＮＤゲートＮＡＮＤ１の２つの入力端子にそれぞれ接続される。ＮＡＮＤゲートＮＡＮＤ１の出力端子は、カウンタＣＮＴ１のリセット入力端子に接続されている。

フリップフロップＤＦＦ１〜ＤＦＦ３およびカウンタＣＮＴ１のクロック入力端子にはサンプリングクロックＣＬＫが入力される。カウンタＣＮＴ１は、ｎビット（ｎは整数）のカウント信号を比較回路ＣＯＭＰ１の一方の入力端子に出力する。また、開始位置設定回路１４１２は、例えば、マルチビットの信号を保持するレジスタから構成されており、サンプリングスタート信号ＳＰ１を開始する（ハイレベルにする）タイミングを設定するための開始位置設定信号ＵＰを、比較回路ＣＯＭＰ１の他方の入力端子に出力する。開始位置設定信号ＵＰもカウント信号と同じく、ｎビットである。

比較回路ＣＯＭＰ１は、カウンタＣＮＴ１からのカウント信号と開始位置設定回路１４１２からの開始位置設定信号ＵＰとを比較し、両者が一致した時のみ、ハイレベルの信号をフリップフロップＤＦＦ３のデータ入力端子に出力する。

フリップフロップＤＦＦ３のデータ出力端子からは、サンプリングスタート信号ＳＰ１が出力される。フリップフロップＤＦＦ３は、比較回路ＣＯＭＰ１からの信号がハイレベルの場合、サンプリングクロックＣＬＫの立ち上がりのタイミングで、サンプリングスタート信号ＳＰ１をハイレベルにする。

図１５は、ＳＰ／ＲＳＴ信号生成回路１４１１およびソースドライバ部１２０における各信号の波形を示すタイミングチャートである。

フリップフロップＤＦＦ１に入力される水平同期信号ＨＳが立ち下がると、ＮＡＮＤゲートＮＡＮＤ１は、１クロック周期のローレベルのパルスを出力する。このローレベルのパルスによってカウンタＣＮＴ１はリセットされ、次のサイクルから再度カウントアップを始める。

ここで、ＳＰ／ＲＳＴ信号生成回路１４１１では、カウンタＣＮＴ１が「１」をカウントした後にサンプリングスタート信号ＳＰ１がハイレベルとなるように設定されている。具体的には、カウンタＣＮＴ１が「１」をカウントすると、開始位置設定信号ＵＰとカウント信号とが一致して、比較回路ＣＯＭＰ１の出力がハイレベルになり、フリップフロップＤＦＦ３はサンプリングクロックＣＬＫの立ち上がりに同期して、サンプリングスタート信号ＳＰ１をハイレベルにする。また、このサイクルでは、開始位置設定信号ＵＰとカウント信号とが一致しなくなるため、比較回路ＣＯＭＰ１の出力はローレベルになる。さらに、次のサイクルでフリップフロップＤＦＦ３は、サンプリングクロックＣＬＫの立ち上がりに同期して、サンプリングスタート信号ＳＰ１をローレベルにする。その後、水平同期信号ＨＳの立ち下がりによって再びカウンタＣＮＴ１がリセットされて、開始位置設定信号ＵＰとカウント信号とが一致するまで、サンプリングスタート信号ＳＰ１がハイレベルになることはない。

フリップフロップＤＦＦ３から出力されたサンプリングスタート信号ＳＰ１は、図１２に示すパルス幅微調整回路１４３２および位相微調整回路１４３１において、パルス幅および位相を調整され、カスケード接続された初段のソースドライバ１２１にサンプリングスタート信号ＳＰ２として出力される。ソースドライバ１２１は、サンプリングスタート信号ＳＰ２のハイレベル期間に、転送クロックＤＣＬＫの立ち下がりでラッチし、その２クロック後に、差動データを取り込む。

ここで、ソースドライバ１２１が、サンプリングスタート信号ＳＰ２を転送クロックＤＣＬＫの立ち下がりでラッチするためには、十分なセットアップタイムおよびホールドタイムを確保する必要がある。ここで、セットアップタイムとは、サンプリングスタート信号ＳＰ２の立ち上がりから転送クロックＤＣＬＫの立ち下がりまでの期間であり、ホールドタイムとは、転送クロックＤＣＬＫの立ち下がりからサンプリングスタート信号ＳＰ２の立ち下がりまでの期間である。したがって、転送クロックＤＣＬＫの立ち下がりが、ソースドライバ１２１に入力されるサンプリングスタート信号ＳＰ２のハイレベル期間の中心付近となるように、位相微調整回路１４３１は、ＳＰ／ＲＳＴ信号生成回路１４１１からのサンプリングスタート信号ＳＰ１の位相が調整する。なお、ＲＳＤＳ転送方式では、パルス幅微調整回路１４３２によるサンプリングスタート信号ＳＰ１のパルス幅は調整していない。

続いて、液晶コントローラと液晶パネル間の転送方式の一つであるｍｉｎｉＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）転送方式における、信号の伝送について説明する。

図１６は、図１２に示す液晶表示装置１００において、ｍｉｎｉＬＶＤＳ転送方式を用いる場合における、液晶コントローラ１４０からソースドライバ部１２０へ出力される信号の波形の一例を示すタイミングチャートである。図１２に示すソースドライバ１２１は、１ライン前のラッチスタート信号ＬＳのハイレベル期間に転送クロックＤＣＬＫの立ち上がりでラッチすることでアクティブになる。ソースドライバ１２１がアクティブ状態の時、０番目の画像データＤＡＴＡ０に埋め込まれたリセット信号ＲＳＴ２のハイレベル期間に、転送クロックＤＣＬＫの立ち上がりで３ＣＬＫ以上ラッチすることでリセット状態になる。その後、０番目の画像データＤＡＴＡ０のローレベル期間に転送クロックＤＣＬＫの立ち上がりで１ＣＬＫラッチすることでリセット解除となり、画像データサンプリング機能に移行する。リセットを解除した転送クロックＤＣＬＫの立ち上がりの次の立ち上がりから、立ち上がり、立ち下がり、立ち上がり・・・に同期して、データをソースドライバ内に取り込んでいく。また、リセット信号ＲＳＴ２のパルス幅は、ｍｉｎｉＬＶＤＳ転送方式の規格により５０ｎｓ以上であることが定められている。

ソースドライバ１２１に入力されるリセット信号ＲＳＴ２も、サンプリングスタート信号ＳＰ２と同様に、図１２に示す液晶表示装置１００と同様の構成で生成される。すなわち、ＳＰ／ＲＳＴ信号生成回路１４１１においてリセット信号ＲＳＴ１が生成され、パネル出力データ整形回路１４３を経て、リセット信号ＲＳＴ２がソースドライバ部１２０に出力される。

ただし、ｍｉｎｉＬＶＤＳ転送方式では、リセット信号ＲＳＴ２のハイレベル期間に、転送クロックＤＣＬＫの立ち上がりで３ＣＬＫ以上ラッチする必要があるので、リセット信号ＲＳＴ１は、パルス幅微調整回路１４３２においてパルス幅を広げられる。すなわち、図１７に示すように、サンプリングスタート信号ＳＰ１と同様に、ＳＰ／ＲＳＴ信号生成回路１４１１において水平同期信号ＨＳおよびサンプリングクロックＣＬＫから生成されたリセット信号ＲＳＴ１は、パルス幅が１クロックであるのに対し、ソースドライバ部１２０に出力されるリセット信号ＲＳＴ２のパルス幅は、２クロックとなっている。

続いて、パルス幅微調整回路１４３２の回路構成について説明する。

図１８は、パルス幅微調整回路１４３２の構成の一例を示す回路図である。パルス幅微調整回路１４３２は、リセット信号ＲＳＴ１のパルス幅を０．５クロック〜２クロックに微調整することができ、２つのセレクタＭＵＸ１、ＭＵＸ２およびパラレルシリアル変換回路１４３３を備えている。セレクタＭＵＸ１は、２ビットのセレクト信号ＳＰｗｉｄｔｈに基づいて、４つの入力信号‘ＨＨＨＨ’‘ＨＨＨＬ’‘ＨＨＬＬ’‘ＨＬＬＬ’から１つを選択する。セレクタＭＵＸ２は、リセット信号ＲＳＴ１をセレクト信号として、セレクタＭＵＸ１の出力信号および信号‘ＬＬＬＬ’から１つを選択する。パラレルシリアル変換回路１４３３は、セレクタＭＵＸ２からの４ビット信号を１ビット信号に変換し、リセット信号ＲＳＴ２として出力する。

リセット信号ＲＳＴ２のパルス幅を２クロックにする場合、セレクト信号ＳＰｗｉｄｔｈを‘ＬＬ’に設定し、セレクタＭＵＸ１の出力信号が‘ＨＨＨＨ’となるようにする。セレクタＭＵＸ２は、リセット信号ＲＳＴ１がハイレベルの時、セレクタＭＵＸ１からの信号‘ＨＨＨＨ’を選択し、パラレルシリアル変換回路１４３３に出力する。したがって、パラレルシリアル変換回路１４３３から出力されるリセット信号ＲＳＴ２のパルス幅は、リセット信号ＲＳＴ１のパルス幅の２倍である２クロックとなる。

また、温度変化や経時変化による液晶パネル内での信号遅延の変動に起因するゴーストによる画像の劣化を防ぐ技術が、特許文献１に開示されている。特許文献１では、液晶パネル内での信号遅延の変動を、基準信号ＲＥＦに対するダミー素子から出力される信号ＭＯＮＩＴＯＲの位相差として検出し、その差に基づき、タイミング信号の位相を調整することで、駆動信号生成部での信号遅延の変動に起因する、画像信号に対するサンプリング回路駆動信号の時間的なずれを補正している。

図１９は、特許文献１の実施例に記載のタイミング供給部２４０および液晶パネル部２１０の概略構成を示す説明図である。また、図２０は、特許文献１の実施例における適切な状態での各信号のタイミングを示すタイミングチャートである。

図１９において、タイミングジェネレータ２６０で生成されたサンプリングスタート信号ＤＸＩＮ、クロックＣＬＸＩＮおよびイネーブル信号ＥＮＢＸＩＮは、可変ディレイ素子２５４ａ〜２５４ｃ、レベルシフタ２５５ａ〜２５５ｃ，２５６を介して、サンプリングスタート信号ＤＸ、クロックＣＬＸ、反転クロックＣＬＸＮおよびイネーブル信号ＥＮＢＸとして、液晶パネル部２１０に供給される。この時、サンプリングスタート信号ＤＸは、データ線駆動回路２２０および３入力ＡＮＤ回路Ｌ１〜Ｌｎと同一のガラス基板上に形成され、それらとほぼ同一の遅延量を持つダミー素子２７０、レベルシフタ２５５ｍを介して、モニター信号ＭＯＮＩＴＯＲとして位相比較器２５１に入力される。

サンプリングスタート信号ＤＸＩＮは、適切な状態においてダミー素子２７０と等しくなるように設定される固定ディレイ素子２５３を介して、基準信号ＲＥＦとして位相比較器２５１に入力される。基準信号ＲＥＦとモニター信号ＭＯＮＩＴＯＲとの位相差を位相比較器２５１で比較し、温度変化や経時変化などの原因によりモニター信号ＭＯＮＩＴＯＲの位相が進んでいる場合は、位相比較器２５１からチャージダウンパルスＣＤが出力され、チャージポンプ２５２から可変ディレイ素子２５４ａ〜２５４ｃに供給する制御電圧ＶＤの電圧レベルを下げ、サンプリングスタート信号ＤＸを遅らせる。また、温度変化や経時変化などの原因によりモニター信号ＭＯＮＩＴＯＲの位相が遅れている場合は、位相比較器２５１からチャージアップパルスＣＵが出力され、チャージポンプ２５２から可変ディレイ素子２５４ａ〜２５４ｃに供給する制御電圧ＶＤの電圧レベルを上げ、サンプリングスタート信号ＤＸを進ませる。

また、特許文献２にも、サンプリングスタート信号の位相を調整する構成が開示されている。これにより、データセットアップタイムおよびデータホールドタイムに余裕がなく、電源電圧の変動・周囲温度の変動・部品のばらつきなどにより、ソースドライバーが正規のタイミングで画像データをサンプリングすることが困難な状態になっても、正しい画像データサンプリングタイミングに調整することができる。

さらに、特許文献３には、サンプリングスタート信号のタイミングを調整するだけでなく、サンプリングスタート信号のパルス幅を拡張する構成が開示されている。

図２１は、特許文献３に係る映像信号駆動回路３００の構成を示す回路図である。映像信号駆動回路３００は、ソースドライバに設けられ、複数のレジスタ３３１を備えるシフトレジスタ３２１、バッファ３２２、パルス幅拡張用論理回路３２３、タイミング調整回路３２４、バッファアンプ３２５および映像信号選択回路３２６を備えている。外部の駆動回路（図示せず）からのスタートパルスＳＴが、レベルシフタ回路（図示せず）を解してスタートパルスＳＴ’としてシフトレジスタ３２１に入力される。

図２２は、映像信号駆動回路３００の動作タイミングを示すタイミングチャートである。シフトレジスタ３２１の初段のレジスタ３３１は、スタートパルスＳＴ’のハイレベル期間内にクロック信号φ’が立ち上がると出力ＶＯＵＴ１を出力する。パルス幅拡張用論理回路３２３は、各レジスタ３３１の出力の論理和をとり、パルス幅を拡張した出力ＶＯＵＴ５、ＶＯＵＴ６を出力する。
特開２００５−１０７３５３号公報（２００５年４月２１日公開） 特開平７−３１１５６１号公報（１９９５年１１月２８日公開） 特開２００２−１４９１２６号公報（２００２年５月２４日公開）

しかしながら、上記従来の液晶コントローラの構成では、以下に示すような問題を生ずる。

図１３に示すＲＳＤＳ転送方式では、ソースドライバ部１２０が差動データＤＡＴＡを取り込むために、ソースドライバ１２１に入力されるサンプリングスタート信号ＳＰ２のハイパルスを、十分なセットアップタイムおよびホールドタイムをもって転送クロックＤＣＬＫの立ち下がりにラッチするすることが必要となる。しかしながら、２Ｋシステム（横方向２０４８画素×縦方向１０８０画素）や４Ｋシステム（横方向４０９６画素×縦方向２１６０画素）等への画像の高精細化、１２ｂｉｔカラーや１６ｂｉｔカラー等への色深度の増加に伴い、液晶コントローラの微細化が進み、転送クロックＤＣＬＫの周波数が高められている一方で、液晶ドライバは、コストを抑えるため古いプロセスを使っている。このため、伝送品位が落ちて、従来の位相やパルス幅の微調整では十分なセットアップタイムとホールドタイムを確保できなくなったり、最悪の場合、サンプリングスタート信号のパルスが消えてしまい、画像データが欠落するなど表示品位を著しく悪化させるといった問題が生じている。

図２３は、液晶コントローラ１４０からソースドライバ部１２０への伝送品位が悪い状態における、ＳＰ／ＲＳＴ信号生成回路１４１１およびソースドライバ部１２０における各信号の波形を示すタイミングチャートである。ソースドライバ部１２０に入力されるサンプリングスタート信号ＳＰ２のパルス幅は、伝送品位が悪いため、ＳＰ／ＲＳＴ信号生成回路１４１１において生成されるサンプリングスタート信号ＳＰ１のパルス幅よりも狭くなっている。このため、十分なセットアップタイムおよびホールドタイムを確保することが困難となるため、ソースドライバ１２１が差動データＤＡＴＡの取り込みを開始せず、画像データが欠落するおそれがある。

また、図２４は、ｍｉｎｉＬＶＤＳ転送方式において、転送レートが倍の周波数になった場合の、ＳＰ／ＲＳＴ信号生成回路１４１１およびソースドライバ部１２０における各信号の波形の一例を示すタイミングチャートである。ソースドライバ部１２０に入力されるリセット信号ＲＳＴ２のパルス幅は、パルス幅微調整回路１４３２によって、２クロックとなっている。しかしながら、サンプリングクロックＣＬＫの周波数も、図１７におけるサンプリングクロックＣＬＫの倍となっているため、リセット信号ＲＳＴ２のパルス幅は、ｍｉｎｉＬＶＤＳ転送方式の規格で定められている５０ｎｓ以上を確保できていない。この場合、ソースドライバ１２１が画像データサンプリング機能に移行しないため、画像データが欠落することになる。

ここで、図１８に示すパルス幅微調整回路１４３２によって、ＳＰ／ＲＳＴ信号生成回路１４１１からのリセット信号ＲＳＴ１のパルス幅を拡張し、リセット信号ＲＳＴ２のパルス幅を５０ｎｓ以上とする方法が考えられる。ここで、パルス幅微調整回路１４３２によるリセット信号ＲＳＴ１のパルス幅の拡張範囲は最大２倍である。しかしながら、転送レートの高速化により、リセット信号ＲＳＴ１のパルス幅を３倍もしくはそれ以上に拡張することが必要となっている。そのためには、パルス幅微調整回路１４３２におけるセレクタＭＵＸ１やパラレルシリアル変換回路１４３３の回路規模をさらに大きくしなければならず、パルス幅微調整回路１４３２の回路構成の複雑化を招いてしまう。

また、特許文献１および特許文献２に開示の構成では、サンプリングスタート信号の位相を最適に調整したとしても、ソースドライバ側で伝送品位が落ちて本来のサンプリングスタート信号のパルス幅よりも小さくなったり、パルスが消えてしまったりした場合には、十分なセットアップタイムとホールドタイムを確保することが困難となる。したがって、ソースドライバが正しく画像データの取り込みをできないため、画像データが欠落するなど表示品位を著しく悪化させる可能性がある。

また、特許文献３に開示の構成では、図２２に示すタイミングチャートにおいて、シフトレジスタ３３１に入力されるスタートパルスＳＴ’が伝送品位の低下により小さくなったり、消えてしまった場合、シフトレジスタ３３１がスタートパルスＳＴ’をシフトできなくなるおそれがある。この場合、パルス幅拡張用論理回路３２３に信号が入力されなくなり、スタートパルスＳＴ’のパルス幅を拡張することができなくなる。したがって、特許文献３に開示の構成においても、シフトレジスタ３３１に入力されるスタートパルスＳＴ’のパルス幅を十分に確保する必要がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路構成を複雑化することなく、ソースドライバ部が確実に画像データを取り込めるようにタイミング信号のパルス幅を容易に設定できる液晶表示駆動回路および液晶表示装置を実現することにある。

本発明に係る液晶表示駆動回路は、上記課題を解決するために、ソースドライバ部に入力されるタイミング信号を生成する信号生成部を備える液晶表示駆動回路において、前記タイミング信号の開始位置を設定する開始位置設定部と、前記タイミング信号の終了位置を設定する終了位置設定部とを備えることを特徴としている。

上記の構成によれば、開始位置設定部および終了位置設定部によって、タイミング信号の開始位置および終了位置を任意に設定することができる。したがって、タイミング信号のパルス幅を任意に設定できる。ここで、信号生成部を有する液晶コントローラからソースドライバ部への伝送品位の低下や転送レートの高速化により、ソースドライバ部へ入力されるタイミング信号のパルス幅が液晶コントローラから出力されるタイミング信号のパルス幅よりも小さくなってしまう場合がある。この場合でも、信号生成部が発生するタイミング信号のパルス幅を拡張することにより、ソースドライバ部に入力されるタイミング信号のパルス幅を、ソースドライバ部が確実に画像データを取り込むのに十分なパルス幅とすることができる。さらに、従来の液晶表示装置におけるパルス幅微調整回路のような大規模な回路を別途設ける必要がない。したがって、回路構成を複雑化することなく、ソースドライバ部が確実に画像データを取り込めるようにタイミング信号のパルス幅を容易に設定できる液晶表示駆動回路を実現できるという効果を奏する。

本発明に係る液晶表示駆動回路では、前記信号生成部は、水平同期信号の入力毎にリセットされサンプリングクロック信号に同期してカウントする第１カウンタを備え、前記開始位置設定部は、前記開始位置を示す開始位置設定信号を出力し、前記終了位置設定部は、前記終了位置を示す終了位置設定信号を出力し、前記第１カウンタは、リセットされてからのカウント値を示すカウント信号を出力し、前記信号生成部は、前記開始位置設定信号と前記カウント信号とが一致することにより前記タイミング信号を開始させ、前記終了位置設定信号と前記カウント信号とが一致することにより前記タイミング信号を終了させることが好ましい。

上記の構成によれば、第１カウンタは、１ライン毎のタイミング信号を生成するための水平同期信号が入力される毎にリセットされ、リセットされてからのカウント値を示すカウント信号を出力する。開始位置設定部は、タイミング信号の開始位置に対応する値を示す開始位置設定信号を出力し、終了位置設定部は、タイミング信号の終了位置に対応する値を示す終了位置設定信号を出力する。信号生成部は、開始位置設定信号とカウント信号とが一致することによりタイミング信号を開始させ、終了位置設定信号とカウント信号とが一致することによりタイミング信号を終了させる。これにより、開始位置設定信号の開始位置に対応する値と終了位置設定信号の終了位置に対応する値とを設定することにより、タイミング信号の開始位置と終了位置とを任意に設定できる。したがって、タイミング信号のパルス幅を任意に設定できる。

本発明に係る液晶表示駆動回路では、さらに、前記タイミング信号のパルス幅を調整するパルス幅調整部を備え、前記ソースドライバ部に入力されたタイミング信号は、前記ソースドライバ部内のカスケード接続されたソースドライバ間で順次転送されて、前記パルス幅調整部にフィードバック信号として入力され、前記パルス幅調整部は、前記フィードバック信号のパルス幅と、前記信号生成部が最初に生成したタイミング信号のパルス幅とが等しくなるか、当該信号生成部が最初に生成したタイミング信号のパルス幅よりも大きくなるように、前記タイミング信号のパルス幅を調整することが好ましい。

ソースドライバ部に入力されるタイミング信号のパルス幅の減衰度合いは、液晶コントローラからソースドライバ部への伝送品位や転送レートにより変動するため、信号生成部の発生するタイミング信号のパルス幅の設定は、上記伝送品位や転送レートを考慮して設定することとなる。ここで、上記の構成によれば、ソースドライバ部に入力されたタイミング信号が、前記ソースドライバ部内のカスケード接続されたソースドライバ間で順次転送されて、パルス幅調整部にフィードバック信号としてフィードバックされる。さらに、パルス幅調整部は、フィードバック信号のパルス幅と、信号生成部が最初に生成したタイミング信号のパルス幅とが等しくなるか、信号生成部が最初に生成したタイミング信号のパルス幅よりも大きくなるように、タイミング信号のパルス幅を調整する。したがって、開始位置設定信号の開始位置に対応する値や、終了位置設定信号の終了位置に対応する値をユーザ等が別途設定することなく、パルス幅調整部により自動的にタイミング信号のパルス幅が設定される。したがって、最初に信号生成部が最初に生成するタイミング信号のパルス幅を、ソースドライバ部が画像データを確実に取り込むために十分なパルス幅に設定することにより、信号生成部が発生するタイミング信号のパルス幅を、ソースドライバ部に入力されるタイミング信号がソースドライバ部が画像データを確実に取り込むために十分なパルス幅を持つようなパルス幅に自動的に設定することができる。

本発明に係る液晶表示駆動回路では、前記フィードバック信号は、カスケード接続された最終段のソースドライバから出力されることが好ましい。

上記の構成によれば、最終段のソースドライバは、次段にソースドライバが接続されないため、最終段のソースドライバの出力端子は使用されない。したがって、元来使用されない出力端子を用いてフィードバック信号をフィードバックさせるので、フィードバックのために、ソースドライバ間のカスケード接続から分岐させる必要がない。また、カスケード接続された全てのソースドライバ間におけるサンプリングスタート信号のパルスの損失を考慮して、サンプリングスタート信号のパルス幅を調整できるので、全てのソースドライバが確実に画像データを取り込むことができる。

本発明に係る液晶表示駆動回路では、前記パルス幅調整部は、前記フィードバック信号のパルス幅が、前記最初に生成したタイミング信号のパルス幅よりも小さいか、または前記フィードバック信号が前記パルス幅調整部に入力されない場合、次に生成されるタイミング信号のパルス幅を拡張し、前記フィードバック信号のパルス幅が、前記最初に生成したタイミング信号のパルス幅と等しいか、または当該最初に生成したタイミング信号のパルス幅よりも大きい場合、次に生成されるタイミング信号のパルス幅を、当該タイミング信号の直前に生成されたタイミング信号のパルス幅と等しくすることが好ましい。

上記の構成によれば、パルス幅調整部は、フィードバック信号のパルス幅が、最初に生成したタイミング信号のパルス幅よりも小さいか、またはフィードバック信号がフィードバックされない場合に、次に生成されるタイミング信号のパルス幅を拡張し、フィードバック信号のパルス幅が、最初に生成したタイミング信号のパルス幅と等しくなるか、信号生成部が最初に生成したタイミング信号のパルス幅よりも大きくなるまで、タイミング信号のパルス幅の調整を続ける。したがって、フィードバック信号のパルス幅に基づいて、信号生成部が発生するタイミング信号のパルス幅を最適な幅に自動的に設定することができる。

本発明に係る液晶表示駆動回路では、前記パルス幅調整部は、前記フィードバック信号のパルス幅と前記信号生成部が最初に生成したタイミング信号のパルス幅とをカウントする第２カウンタと、前記フィードバック信号のパルス幅を示すカウント値と、前記信号生成部が最初に生成したタイミング信号のパルス幅を示すカウント値とを比較する比較部とを備え、当該比較部における比較結果に基づいて、前記タイミング信号のパルス幅を調整することが好ましい。

上記の構成によれば、第２カウンタが、フィードバック信号のパルス幅と信号生成部が最初に生成したタイミング信号のパルス幅とをカウントし、比較部が、フィードバック信号のパルス幅を示すカウント値と、信号生成部が最初に生成したタイミング信号のパルス幅を示すカウント値とを比較する。これにより、フィードバック信号のパルス幅が、信号生成部が最初に生成したタイミング信号のパルス幅と等しくなるか、信号生成部が最初に生成したタイミング信号のパルス幅よりも大きくなるように、タイミング信号のパルス幅を調整するので、タイミング信号のパルス幅を最適な幅に自動的に設定することができる。

本発明に係る液晶表示駆動回路では、前記パルス幅調整部は、前記タイミング信号の開始位置または終了位置の少なくともいずれかを調整することにより、前記タイミング信号のパルス幅を調整してもよい。

本発明に係る液晶表示駆動回路では、前記タイミング信号は、前記ソースドライバ部が画面データを取り込むためのサンプリングスタート信号であってもよく、前記タイミング信号は、前記ソースドライバ部をリセット状態にするためのリセット信号であってもよい。

本発明に係る液晶表示装置は、上記液晶表示駆動回路を備えている。

上記の構成によれば、回路構成を複雑化することなく、ソースドライバ部が確実に画像データを取り込めるようにタイミング信号のパルス幅を容易に設定できる液晶表示駆動回路および液晶表示装置を実現することができる。

本発明に係る液晶表示駆動回路は、以上のように、前記タイミング信号の開始位置を設定する開始位置設定部と、前記タイミング信号の終了位置を設定する終了位置設定部とを備えているので、回路構成を複雑化することなく、ソースドライバ部が確実に画像データを取り込めるようにタイミング信号のパルス幅を容易に設定できる液晶表示駆動回路および液晶表示装置を実現できるという効果を奏する。

〔実施形態１〕
本発明の一実施形態について図１ないし図４に基づいて説明すると以下の通りである。

図２は、本実施形態に係る液晶表示装置１の構成を示すブロック図である。液晶表示装置１は、液晶パネル１０、ソースドライバ部２０、ゲートドライバ部３０および液晶コントローラ４０を有している。液晶パネル１０、ソースドライバ部２０およびゲートドライバ部３０は、図１２に示す液晶表示装置１００における液晶パネル１１０、ソースドライバ部１２０およびゲートドライバ部１３０と略同一であるので、細部の説明を省略する。

一方、液晶表示装置１の液晶コントローラ４０は、液晶表示装置１００の液晶コントローラ１４０において、ＳＰ／ＲＳＴ信号生成回路１４１１の代わりにＳＰ／ＲＳＴ信号生成回路４１１を設け、パルス幅微調整回路１４３２を設けない構成となっている。ＳＰ／ＲＳＴ信号生成回路４１１は、サンプリングスタート信号ＳＰ１の開始位置と終了位置とを設定する機能を有しており、サンプリングスタート信号ＳＰ１のパルス幅を任意に設定することができる。これにより、液晶コントローラ４０からソースドライバ部２０への伝送品位が悪い状態であっても、従来のようにサンプリングスタート信号ＳＰ１のパルス幅をパネル出力データ整形回路４３において調整する必要がない。すなわち、図１８に示すパルス幅微調整回路１４３２のような複雑な回路を設ける必要がない。ＳＰ／ＲＳＴ信号生成回路４１１が発生するサンプリングスタート信号ＳＰ１は、パネル出力データ整形回路４３の位相微調整回路１４３１によって位相のみ調整されて、サンプリングスタート信号ＳＰ２としてソースドライバ２１に出力される。

続いて、ＳＰ／ＲＳＴ信号生成回路４１１において、サンプリングスタート信号ＳＰ１の開始位置と終了位置とを設定する構成について説明する。

図１は、ＳＰ／ＲＳＴ信号生成回路４１１の構成を示す回路図である。ＳＰ／ＲＳＴ信号生成回路４１１は、図１４に示すＳＰ／ＲＳＴ信号生成回路１４１１において、比較回路ＣＯＭＰ２、インバータＩＮＶ２、２つのセレクタＭＵＸ３、ＭＵＸ４および終了位置設定回路４１３をさらに設けた構成である。

終了位置設定回路４１３は、開始位置設定回路１４１２と同様、例えば、マルチビットの信号を保持するレジスタから構成されており、サンプリングスタート信号ＳＰ１の終了位置を示す値が記憶されている。

比較回路ＣＯＭＰ１には、カウンタＣＮＴ１からの出力信号と開始位置設定回路１４１２からの開始位置設定信号ＵＰとが入力され、比較回路ＣＯＭＰ１は両者が一致した場合のみ、ハイレベルの信号を出力する。比較回路ＣＯＭＰ１からの出力信号は、インバータＩＮＶ２を介してセレクタＭＵＸ３のセレクト入力端子に入力される。

比較回路ＣＯＭＰ２には、カウンタＣＮＴ１からの出力信号と終了位置設定回路４１３からの終了位置設定信号ＤＰとが入力され、比較回路ＣＯＭＰ２は両者が一致した場合のみ、ハイレベルの信号を出力する。比較回路ＣＯＭＰ２からの出力信号は、セレクタＭＵＸ４のセレクト入力端子に入力される。

セレクタＭＵＸ３には、ハイレベルの信号とフリップフロップＤＦＦ３の出力信号（すなわち、サンプリングスタート信号ＳＰ１）とが入力される。セレクタＭＵＸ３は、インバータＩＮＶ２からのセレクト信号がローレベルの場合、ハイレベルの信号を出力し、セレクト信号がハイレベルの場合、フリップフロップＤＦＦ３からの出力信号を出力する。

セレクタＭＵＸ４には、セレクタＭＵＸ３からの出力信号とローレベルの信号とが入力される。セレクタＭＵＸ４は、比較回路ＣＯＭＰ２からのセレクト信号がローレベルの場合、セレクタＭＵＸ３からの出力信号を出力し、セレクト信号がハイレベルの場合、ローレベルの信号を出力する。セレクタＭＵＸ４からの出力信号は、フリップフロップＤＦＦ３のデータ入力端子に入力される。

なお、ＳＰ／ＲＳＴ信号生成回路４１１の他の構成は、ＳＰ／ＲＳＴ信号生成回路１４１１と略同一であるので、細部の説明を省略する。

図３は、ＲＳＤＳ転送方式における、ＳＰ／ＲＳＴ信号生成回路４１１およびソースドライバ部２０における各信号の波形を示すタイミングチャートである。

フリップフロップＤＦＦ１に水平同期信号ＨＳの立ち下がりが入力されると、ＮＡＮＤゲートＮＡＮＤ１は、１クロック周期のローレベルの信号を出力する。このローレベルの信号によってカウンタＣＮＴ１はリセットされ、次のサイクルから再度カウントアップを始める。

ここで、ＳＰ／ＲＳＴ信号生成回路４１１では、サンプリングスタート信号ＳＰ１の開始位置は、カウンタＣＮＴ１が「１」をカウントした後に設定されており、開始位置設定回路１４１２からの開始位置設定信号ＵＰは、「１」に設定されている。したがって、カウンタＣＮＴ１がリセットされた次のサイクルで、カウンタＣＮＴ１のカウント信号と開始位置設定信号ＵＰとが一致し、比較回路ＣＯＭＰ１の出力がハイレベルになる。

このとき、セレクタＭＵＸ３のセレクト入力端子に入力されるインバータＩＮＶ２からのセレクト信号は、ローレベルになり、セレクタＭＵＸ３は、ハイレベルの信号を出力する。

一方、サンプリングスタート信号ＳＰ１の終了位置は、カウンタＣＮＴ１が「４」をカウントした後に設定されており、終了位置設定回路４１３からの終了位置設定信号ＤＰは、「４」に設定されている。したがって、カウンタＣＮＴ１のカウント値が「４」になるまでは、比較回路ＣＯＭＰ２に入力されるカウンタＣＮＴ１からの出力信号と終了位置設定回路４１３からの終了位置設定信号ＤＰとは一致せず、比較回路ＣＯＭＰ２の出力信号はローレベルのままである。

したがって、セレクタＭＵＸ４は、セレクタＭＵＸ３からの出力信号をフリップフロップＤＦＦ３に出力する。これにより、カウンタＣＮＴ１が「２」をカウントするタイミングで、サンプリングスタート信号ＳＰ１は、ハイレベルになる。

このとき、カウンタＣＮＴ１からの出力信号と開始位置設定回路１４１２からの開始位置設定信号ＵＰとが一致しなくなるので、比較回路ＣＯＭＰ１の出力信号はローレベルになる。したがって、セレクタＭＵＸ３のセレクト信号はハイレベルとなり、セレクタＭＵＸ３は、ハイレベルのサンプリングスタート信号ＳＰ１を出力する。このとき、セレクタＭＵＸ４のセレクト信号はローレベルのままであるので、セレクタＭＵＸ４は、セレクタＭＵＸ３からの出力信号、すなわちハイレベルの信号をＤＦＦ３に出力する。

これにより、次のサイクル（カウンタＣＮＴ１が「３」）においても、サンプリングスタート信号ＳＰ１はハイレベルのまま保持される。また、比較回路ＣＯＭＰ１に入力されるカウンタＣＮＴ１からの出力信号および開始位置設定信号ＵＰは一致しておらず、比較回路ＣＯＭＰ２に入力されるカウンタＣＮＴ１からの出力信号および終了位置設定信号ＤＰも一致していない。したがって、セレクタＭＵＸ３のセレクト信号およびセレクタＭＵＸ４のセレクト信号は、ともに前のサイクルと変化しない。

これにより、さらに次のサイクル（カウンタＣＮＴ１が「４」）においても、サンプリングスタート信号ＳＰ１はハイレベルのまま保持される。このとき、比較回路ＣＯＭＰ２に入力されるカウンタＣＮＴ１からの出力信号と終了位置設定信号ＤＰとが一致するので、比較回路ＣＯＭＰ２はハイレベルの信号を出力する。したがって、セレクタＭＵＸ４は、ローレベルの信号を出力する。これにより、次のサイクル（カウンタＣＮＴ１が「５」）の開始とともに、サンプリングスタート信号ＳＰ１はローレベルとなる。

このように、ＳＰ／ＲＳＴ信号生成回路４１１では、サンプリングスタート信号ＳＰ１の開始位置および終了位置は、カウンタＣＮＴ１が「１」「４」をカウントした直後に設定されており、サンプリングスタート信号ＳＰ１のパルス幅は３クロックとなっている。したがって、液晶コントローラ４０からソースドライバ部２０への伝送品位が悪い状態であっても、ソースドライバ２１に入力されるサンプリングスタート信号ＳＰ２のパルス幅を十分に確保することができる。したがって、ソースドライバ２１は、十分なセットアップタイムおよびホールドタイムをもって、サンプリングスタート信号ＳＰ２をラッチすることが可能となり、確実に差動データを取り込むことができる。

従来の構成では、サンプリングスタート信号ＳＰ１のパルス幅を変更するために、図１８に示すパルス幅微調整回路１４３２のような複雑な回路を設ける必要があった。また、サンプリングスタート信号ＳＰ１のパルス幅の変更可能な範囲をさらに拡大するためには、セレクタＭＵＸ１やパラレルシリアル変換回路１４３３の規模を大きくする必要があるため、さらに回路構成を複雑にする必要があった。

これに対し、本実施形態に係るＳＰ／ＲＳＴ信号生成回路４１１では、開始位置設定信号ＵＰおよび終了位置設定信号ＤＰの値を変更することにより、１クロックの単位で、サンプリングスタート信号ＳＰ１の開始位置と終了位置とを任意に設定することができる。すなわち、レジスタで構成される開始位置設定回路１４１２および終了位置設定回路４１３に記憶されている、開始位置を示す設定値および終了位置を示す設定値の少なくともいずれかを変更するだけで、サンプリングスタート信号ＳＰ１のパルス幅を変更できる。

このように、本実施形態に係るＳＰ／ＲＳＴ信号生成回路４１１では、従来構成に比べ簡単な構成で、サンプリングスタート信号ＳＰ１のパルス幅を任意に設定できる。さらに、伝送品位が非常に悪く、従来の構成では、ソースドライバ２１に入力されるべきサンプリングスタート信号ＳＰ２が消えてしまう状態であっても、変更可能なサンプリングスタート信号ＳＰ１のパルス幅の範囲が広いため、サンプリングスタート信号ＳＰ２のパルス幅を容易に確保することができる。

また、本実施形態ではソースドライバ部２０に入力されるサンプリングスタート信号ＳＰ２のパルス幅を十分に確保することが容易であるため、サンプリングスタート信号ＳＰ２の位相を微調整しなくても、十分なセットアップタイムおよびホールドタイムをもってソースドライバ部２０が差動データを取り込むことが可能となる。したがって、パネル出力データ整形回路４３に設けられる位相微調整回路１４３１を不要とすることもでき、さらなる回路構成の簡略化を図ることができる。

図３では、ＲＳＤＳ転送方式におけるサンプリングスタート信号の生成について説明したが、本実施形態に係る構成は、ｍｉｎｉＬＶＤＳ転送方式におけるリセット信号の生成においても適用可能である。

図４は、ｍｉｎｉＬＶＤＳ転送方式における、ＳＰ／ＲＳＴ信号生成回路４１１およびソースドライバ部２０における各信号の波形を示すタイミングチャートである。リセット信号ＲＳＴ１のパルス幅の設定は、図１におけるサンプリングスタート信号ＳＰ１のパルス幅の設定と略同様であるので、説明を省略する。

図４においては、リセット信号ＲＳＴ１の開始位置および終了位置は、それぞれカウンタＣＮＴ１が「１」および「５」をカウントした直後に設定されている。すなわち、リセット信号ＲＳＴ１のパルス幅は、４クロックとなっている。これにより、転送レートが倍の周波数になった場合であっても、リセット信号ＲＳＴ２のパルス幅を、ｍｉｎｉＬＶＤＳ転送方式の規格で定められている５０ｎｓ以上とすることができる。

なお、リセット信号ＲＳＴ２のパルス幅も、サンプリングスタート信号ＳＰ１のパルス幅と同様、液晶コントローラ４０からソースドライバ部２０への伝送品位に応じて、リセット信号ＲＳＴ２のパルス幅が５０ｎｓ以上となるように、適宜設定すればよい。これにより、ソースドライバ２１は、図１２に示すパルス幅微調整回路１４３２を設けることなく、簡単な構成で確実に差動データを取り込むことができる。

〔実施形態２〕
本発明の他の実施形態について図５ないし図１１に基づいて説明すると以下の通りである。本実施形態では、ソースドライバからサンプリングスタート信号を液晶コントローラへフィードバックし、そのフィードバック信号を元に、液晶コントローラでサンプリングスタート信号のパルス幅を自動的に最適な幅に調整する構成について説明する。

図５は、本実施形態に係る液晶表示装置２の構成を示すブロック図である。液晶表示装置２は、液晶パネル１０、ソースドライバ部２２０、ゲートドライバ部３０および液晶コントローラ２４０を有しており、液晶パネル１０およびゲートドライバ部３０は、図２に示す液晶表示装置１の液晶パネル１０およびゲートドライバ部３０と略同一である。

液晶コントローラ２４０は、図２に示す液晶表示装置１の液晶コントローラ４０において、ＳＰ／ＲＳＴ信号生成回路４１１の代わりにＳＰ／ＲＳＴ信号生成回路２４１１を設けた構成である。また、ソースドライバ部２２０では、カスケード接続された最終段のソースドライバ２１からフィードバック信号ＳＰＦＢが出力され、フィードバック信号ＳＰＦＢは、ＳＰ／ＲＳＴ信号生成回路２４１１に入力される。すなわち、フィードバック信号ＳＰＦＢは、ソースドライバ部２０に入力されるサンプリングスタート信号ＳＰ２が、ソースドライバ２１内のシフトレジスタで転送クロックＤＣＬＫに同期して順にシフトされ、最終段のソースドライバ２１から出力される信号である。ＳＰ／ＲＳＴ信号生成回路２４１１では、フィードバック信号ＳＰＦＢのパルス幅とサンプリングスタート信号ＳＰ１のパルス幅とを比較し、その結果に基づいて、自動的にサンプリングスタート信号ＳＰ１のパルス幅を最適なパルス幅に設定する機能を有している。

これにより、カスケード接続された全てのソースドライバ２１が、確実に差動データを取り込めるように、サンプリングスタート信号ＳＰ１のパルス幅を自動的に設定することができる。

図６は、ＳＰ／ＲＳＴ信号生成回路２４１１の構成を示す回路図である。ＳＰ／ＲＳＴ信号生成回路２４１１は、図１に示すＳＰ／ＲＳＴ信号生成回路４１１において、終了位置設定回路４１３と比較回路ＣＯＭＰ２との間に終了位置調整回路４１４をさらに設けた構成である。終了位置調整回路４１４には、終了位置設定回路４１３からの終了位置設定信号ＤＰの他、ＮＡＮＤゲートＮＡＮＤ１からの出力信号、サンプリングクロックＣＬＫ、フリップフロップＤＦＦ３の出力信号（サンプリングスタート信号ＳＰ１）およびフィードバック信号ＳＰＦＢが入力され、終了位置調整回路４１４は、終了位置設定信号ＤＰ２を比較回路ＣＯＭＰ２に出力する。

図７は、終了位置調整回路４１４の具体的な構成を示す回路図である。終了位置調整回路４１４は、ＯＲゲートＯＲ１、カウンタＣＮＴ２、レジスタＲＥＳ１、比較回路ＣＯＭＰ３、加算回路ＡＤＤ１およびセレクタＭＵＸ５を備えている。ＯＲゲートＯＲ１およびレジスタＲＥＳ１には、ともに、サンプリングスタート信号ＳＰ１（図６に示すフリップフロップＤＦＦ３からの出力信号）とフィードバック信号ＳＰＦＢとが入力される。カウンタＣＮＴ２は、サンプリングクロックＣＬＫの立ち上がり、立ち下がりの両方に同期して動作するダブルエッジングのカウンタであり、ＯＲゲートＯＲ１の出力信号は、カウンタＣＮＴ２のリセット入力端子に入力される。

これにより、サンプリングスタート信号ＳＰ１およびフィードバック信号ＳＰＦＢのいずれかがハイレベルの期間に、カウンタＣＮＴ２は、サンプリングクロックＣＬＫの立ち上がり、立ち下がりの両方に同期してカウントする。サンプリングスタート信号ＳＰ１およびフィードバック信号ＳＰＦＢのパルス幅を示すカウンタＣＮＴ２のカウント値は、レジスタＲＥＳ１によって保持される。比較回路ＣＯＭＰ３は、サンプリングスタート信号ＳＰ１およびフィードバック信号ＳＰＦＢのパルス幅を比較し、フィードバック信号ＳＰＦＢのパルス幅のほうがサンプリングスタート信号ＳＰ１のパルス幅よりも小さい場合、ローレベルの信号を出力する。一方、比較回路ＣＯＭＰ３は、フィードバック信号ＳＰＦＢのパルス幅がサンプリングスタート信号ＳＰ１パルス幅よりも大きいか、またはサンプリングスタート信号ＳＰ１パルス幅と同一の場合は、ハイレベルの信号を出力する。なお、初期状態では、比較回路ＣＯＭＰ３は、ハイレベルの信号を出力する。

比較回路ＣＯＭＰ３の出力信号は、セレクタＭＵＸ５のセレクト入力端子にセレクト信号として入力される。セレクタＭＵＸ５には、加算回路ＡＤＤ１の出力信号と終了位置設定回路４１３からの終了位置設定信号ＤＰとが入力される。加算回路ＡＤＤ１の一方の入力端子には、セレクタＭＵＸ５の出力信号（すなわち、終了位置設定信号ＤＰ２）が入力され、加算回路ＡＤＤ１の他方の入力端子には、図６に示すＮＡＮＤゲートＮＡＮＤ１からの出力信号が入力される。

セレクタＭＵＸ５のセレクト信号がハイレベルの場合、セレクタＭＵＸ５は、終了位置設定回路４１３からの終了位置設定信号ＤＰを、終了位置設定信号ＤＰ２として図６に示す比較回路ＣＯＭＰ２に出力する。すなわち、フィードバック信号ＳＰＦＢのパルス幅がサンプリングスタート信号ＳＰ１パルス幅よりも大きいか、またはサンプリングスタート信号ＳＰ１パルス幅と同一の場合は、終了位置設定回路４１３からの終了位置設定信号ＤＰが、そのまま終了位置設定信号ＤＰ２として比較回路ＣＯＭＰ２に入力される。

一方、セレクタＭＵＸ５のセレクト信号がローレベルの場合、セレクタＭＵＸ５は、加算回路ＡＤＤ１の出力信号を終了位置設定信号ＤＰ２として比較回路ＣＯＭＰ２に出力する。図１５に示すように、ＮＡＮＤゲートＮＡＮＤ１からの出力信号は、１クロックだけローレベルになるので、加算回路ＡＤＤ１からの出力信号は、初期状態の終了位置設定信号ＤＰ２に「１」を加算した信号、すなわち終了位置設定信号ＤＰに「１」を加算した信号を出力する。したがって、比較回路ＣＯＭＰ２に入力される終了位置設定信号ＤＰ２は、終了位置設定回路４１３からの終了位置設定信号ＤＰに「１」を加算した信号となる。

なお、終了位置設定信号ＤＰ２は、終了位置設定回路４１３にもフィードバックされる。終了位置設定信号ＤＰと終了位置設定信号ＤＰ２とが異なる場合、終了位置設定回路４１３に記憶されている終了位置を示す値が上書きされて、終了位置設定回路４１３は、終了位置設定信号ＤＰ２と同一値を終了位置設定信号ＤＰとして出力する。

続いて、終了位置調整回路４１４における信号波形について、図８〜図１０に基づいて説明する。

図８は、サンプリングスタート信号ＳＰ１のパルス幅とフィードバック信号ＳＰＦＢのパルス幅とが等しい場合の、終了位置調整回路４１４における信号波形を示すタイミングチャートである。

まず、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅を、図７に示すカウンタＣＮＴ２でカウントする。最初のラインのサンプリングスタート信号ＳＰ１のパルス幅は、ソースドライバ部２２０が差動データを取り込むのに十分なパルス幅に設定されており、図８では、１クロックに設定されている。すなわち、図６に示す開始位置設定回路１４１２からの開始位置設定信号ＵＰおよび終了位置設定回路４１３からの終了位置設定信号ＤＰは、それぞれ「１」および「２」に設定されている。カウンタＣＮＴ２はダブルエッジカウンタであるので、「２」をカウントしてレジスタＲＥＳ１にカウント値を出力する。

その後、ソースドライバ部２２０の最終段のソースドライバ２１から終了位置調整回路４１４へフィードバック信号ＳＰＦＢが入力されると（図８ではカウンタＣＮＴ１のカウント値が「６８５」の時）、カウンタＣＮＴ２はフィードバック信号ＳＰＦＢのパルス幅をカウントする。フィードバック信号ＳＰＦＢのパルス幅は、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅と同じく、１クロックであるので、カウンタＣＮＴ２は「２」をカウントしてレジスタＲＥＳ１にカウント値を出力する。

比較回路ＣＯＭＰ２は、レジスタＲＥＳ１に保持された２つのカウント値、すなわち、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅のカウント値と、フィードバック信号ＳＰＦＢのパルス幅のカウント値とを比較する。図８では、当該２つのカウント値は同一であるので、比較回路ＣＯＭＰ２は、セレクタＭＵＸ５へハイレベルのセレクト信号を出力する。

これにより、セレクタＭＵＸ５は、終了位置設定回路４１３からの終了位置設定信号ＤＰを選択するため、終了位置設定信号ＤＰが、そのまま終了位置設定信号ＤＰ２として終了位置調整回路４１４から出力される。したがって、次のラインのサンプリングスタート信号ＳＰ１の終了位置は、最初のラインのサンプリングスタート信号ＳＰ１の終了位置と同一であるため、次のラインのサンプリングスタート信号ＳＰ１のパルス幅も１クロックのまま変更されない。

また、終了位置設定回路４１３からの終了位置設定信号ＤＰの値も変わらないので、比較回路ＣＯＭＰ３からのセレクト信号がハイレベルである限り、終了位置設定信号ＤＰ２の値は、初期状態での終了位置設定信号ＤＰの値と同一である。

図９は、フィードバック信号ＳＰＦＢのパルス幅のほうがサンプリングスタート信号ＳＰ１のパルス幅よりも小さい場合の、終了位置調整回路４１４における信号波形を示すタイミングチャートである。図９においても、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅は、１クロックに設定されている。すなわち、図６に示す開始位置設定回路１４１２からの開始位置設定信号ＵＰおよび終了位置設定回路４１３からの終了位置設定信号ＤＰは、それぞれ「１」および「２」に設定されている。カウンタＣＮＴ２は「２」をカウントしてレジスタＲＥＳ１にカウント値を出力する。

その後、ソースドライバ部２２０の最終段のソースドライバ２１から終了位置調整回路４１４へフィードバック信号ＳＰＦＢが入力されると（図９ではカウンタＣＮＴ１のカウント値が「６８５」の時）、カウンタＣＮＴ２はフィードバック信号ＳＰＦＢのパルス幅をカウントする。フィードバック信号ＳＰＦＢのパルス幅は、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅より小さい０．５クロックであるので、カウンタＣＮＴ２は「１」をカウントしてレジスタＲＥＳ１にカウント値を出力する。

比較回路ＣＯＭＰ３は、フィードバック信号ＳＰＦＢのパルス幅のカウント値のほうが最初のラインのサンプリングスタート信号ＳＰ１のパルス幅のカウント値よりも小さいので、セレクタＭＵＸ５へローレベルのセレクト信号を出力する。

これにより、セレクタＭＵＸ５は、加算回路ＡＤＤ１の出力を選択するため、終了位置設定信号ＤＰに「１」を加算した信号が、終了位置設定信号ＤＰ２として終了位置調整回路４１４から出力される。したがって、次のラインのサンプリングスタート信号ＳＰ１の終了位置は「３」に変更されるため、当該サンプリングスタート信号ＳＰ１のパルス幅は２クロックに拡張される。

また、終了位置設定信号ＤＰに「１」を加算された終了位置設定信号ＤＰ２は、終了位置設定回路４１３にも入力される。これにより、終了位置設定回路４１３の保持内容が上書きされ、終了位置設定信号ＤＰの値は、初期状態における終了位置設定信号ＤＰに「１」を加算された値となる。

その後、図示していないが、ソースドライバ部２２０から再度フィードバック信号ＳＰＦＢが終了位置調整回路４１４に入力されると、カウンタＣＮＴ２は、当該フィードバック信号ＳＰＦＢのパルス幅をカウントし、レジスタＲＥＳ１にカウント値を保持する。比較回路ＣＯＭＰ３は、再度フィードバックされたフィードバック信号ＳＰＦＢのパルス幅に対応するカウント値を、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅に対応するカウント値（図９では「２」）と比較する。

比較回路ＣＯＭＰ３は、最初のラインの場合と同様に、再度フィードバックされたフィードバック信号ＳＰＦＢのパルス幅と、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅とが同一であれば、ハイレベルのセレクト信号を出力する。これにより、セレクタＭＵＸ１は、終了位置設定回路４１３からの終了位置設定信号ＤＰを、そのままそのまま終了位置設定信号ＤＰ２として比較回路ＣＯＭＰ２に出力する。ここで、終了位置設定信号ＤＰの値は、初期状態における終了位置設定信号ＤＰに「１」を加算された値であるので、サンプリングスタート信号ＳＰ１のパルス幅は、次のラインにおいても２クロックままである。

なお、この２番目のラインにおいても、フィードバック信号ＳＰＦＢのパルス幅が最初のラインのサンプリングスタート信号ＳＰ１のパルス幅よりも小さい場合、最初のラインと同様に、サンプリングスタート信号ＳＰ１のパルス幅をさらに１クロック拡張させる。以後のラインにおいても、フィードバック信号ＳＰＦＢのパルス幅が、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅と等しくなるか、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅よりも大きくなるまで、サンプリングスタート信号ＳＰ１のパルス幅を１クロックずつ拡張していく。

これにより、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅は、ソースドライバ部２２０が差動データを取り込むのに十分なパルス幅に設定されているので、液晶ドライバ２４０からソースドライバ部２２０への伝送品位にバラツキがあっても、サンプリングスタート信号のパルス幅を自動的に最適な幅に調整することができる。したがって、ユーザ等により、終了位置設定回路４１３に保持されている値を別途設定し直す必要がない。

また、本実施形態では、ソースドライバ部２２０からフィードバック信号ＳＰＦＢがフィードバックされない場合も、終了位置調整回路４１４は、サンプリングスタート信号ＳＰ１のパルス幅を拡張する。

図１０は、フィードバック信号ＳＰＦＢがフィードバックされない場合における、終了位置調整回路４１４における信号波形を示すタイミングチャートである。図１０では、最初のラインのサンプリングスタート信号ＳＰ１に対するフィードバック信号ＳＰＦＢがローレベルのままである（カウンタＣＮＴ１のカウント値が「６８５」の時点）。したがって、図７に示す比較回路ＣＯＭＰ３は、フィードバック信号ＳＰＦＢのパルス幅のカウント値のほうが最初のラインのサンプリングスタート信号ＳＰ１のパルス幅のカウント値よりも小さいので、セレクタＭＵＸ５へローレベルのセレクト信号を出力する。

これにより、セレクタＭＵＸ５は、加算回路ＡＤＤ１の出力を選択するため、終了位置設定信号ＤＰに「１」を加算した信号が、終了位置設定信号ＤＰ２として終了位置調整回路４１４から出力される。したがって、次のラインのサンプリングスタート信号ＳＰ１の終了位置は「３」に変更されるため、当該サンプリングスタート信号ＳＰ１のパルス幅は２クロックに拡張される。その後、フィードバック信号ＳＰＦＢのパルス幅が最初のラインのサンプリングスタート信号ＳＰ１のパルス幅と等しくなるか、最初のラインのサンプリングスタート信号ＳＰ１のパルス幅よりも大きくなるまで、サンプリングスタート信号ＳＰ１のパルス幅を１クロックずつ拡張していく。

本実施形態では、サンプリングスタート信号ＳＰ１の終了位置を遅らせることによりサンプリングスタート信号ＳＰ１のパルス幅を拡張させる構成について説明したが、これに限定されず、サンプリングスタート信号ＳＰ１の開始位置を早めることによりサンプリングスタート信号ＳＰ１のパルス幅を拡張させてもよい。例えば、初期状態で、開始位置を「５」、終了位置を「６」に設定し、フィードバック信号に基づいて、開始位置を「１」ずつ早めていってもよい。

図１１は、ＳＰ／ＲＳＴ信号生成回路３４１１の構成を示す回路図である。ＳＰ／ＲＳＴ信号生成回路２４１１は、図１に示すＳＰ／ＲＳＴ信号生成回路４１１において、開始位置設定回路１４１２と比較回路ＣＯＭＰ１との間に開始位置調整回路４１５を設けた構成である。開始位置調整回路４１５には、ソースドライバ部２２０からのフィードバック信号ＳＰＦＢがフィードバックされる。

開始位置調整回路４１５は、フィードバック信号ＳＰＦＢのパルス幅がサンプリングスタート信号ＳＰ１のパルス幅よりも小さい場合、開始位置設定回路１４１２からの開始位置設定信号ＵＰから「１」を減じた信号を開始位置設定信号ＵＰ２として比較回路ＣＯＭＰ１に出力する。これにより、サンプリングスタート信号ＳＰ１の開始位置が早まるため、サンプリングスタート信号ＳＰ１のパルス幅が拡張される。

一方、フィードバック信号ＳＰＦＢのパルス幅がサンプリングスタート信号ＳＰ１パルス幅よりも大きいか、またはサンプリングスタート信号ＳＰ１パルス幅と同一の場合は、開始位置調整回路４１５は、開始位置設定回路１４１２からの開始位置設定信号ＵＰを、そのまま開始位置設定信号ＵＰ２として比較回路ＣＯＭＰ１に出力する。これにより、サンプリングスタート信号ＳＰ１のパルス幅は変更されない。

開始位置調整回路４１５の具体的構成は、図７に示す加算回路ＡＤＤ１を減算回路に置き換え、終了位置設定信号ＤＰが入力されるセレクタＭＵＸ５の入力端子に、開始位置設定信号ＵＰを入力することで実現される。

なお、本実施形態では、フィードバック信号ＳＰＦＢは、ソースドライバ部２２０におけるカスケード接続された最終段のソースドライバ２１から出力される構成であったが、最終段以外のソースドライバ２１からの出力信号であってもよい。ただし、最終段のソースドライバ２１は、次段にソースドライバが接続されないため、出力端子が使用されない。したがって、ソースドライバ間のカスケード接続から分岐させる必要がなく、容易にフィードバック可能である。また、カスケード接続された全てのソースドライバ間におけるサンプリングスタート信号ＳＰ２のパルスの損失を考慮して、サンプリングスタート信号ＳＰ１のパルス幅を調整できるので、全てのソースドライバ２１が確実に差動データを取り込むことができる。

また、本実施形態では、開始位置調整回路４１５および終了位置調整回路４１４が、サンプリングスタート信号ＳＰ１を１クロックずつ拡張させる構成であったが、これに限定されず、拡張するパルス幅の単位は、０．５クロックや２クロック等、任意に設定してもよい。

また、本実施形態では、ＲＳＤＳ転送方式におけるサンプリングスタート信号ＳＰ１のパルス幅を自動的に調整する場合について説明したが、ｍｉｎｉＬＶＤＳ転送方式におけるリセット信号ＲＳＴ１、ＲＳＤＳ転送方式・ｍｉｎｉＬＶＤＳ転送方式におけるラッチ信号、および他の転送方式におけるタイミング信号のパルス幅を自動的に調整する場合にも適用可能である。

〔実施形態の総括〕
上記の各実施形態では、サンプリングスタート信号またはリセット信号の立ち上がり位置を開始位置、立ち下がり位置を終了位置としたが、立ち下がり位置を開始位置、立ち上がり位置を終了位置としてもよい。

また、各実施形態では、開始位置設定回路、開始位置調整回路、終了位置設定回路および終了位置調整回路をＳＰ／ＲＳＴ信号生成回路内に設ける構成としていたが、これに限らず、開始位置設定回路、開始位置調整回路、終了位置設定回路および終了位置調整回路の少なくともいずれかを外部に設ける構成としてもよい。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、送信側と受信側との間の伝送品位が悪い場合や転送レートが高い場合において、受信側が十分なパルス幅を持つ信号を受信する必要がある用途に好適に適用できる。

本発明の実施形態に係るＳＰ／ＲＳＴ信号生成回路の構成を示す回路図である。 本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。 ＲＳＤＳ転送方式における、ＳＰ／ＲＳＴ信号生成回路およびソースドライバ部における各信号の波形を示すタイミングチャートである。 ｍｉｎｉＬＶＤＳ転送方式における、ＳＰ／ＲＳＴ信号生成回路およびソースドライバ部における各信号の波形を示すタイミングチャートである。 本発明の他の実施形態に係る液晶表示装置の構成を示すブロック図である。 本発明の他の実施形態に係るＳＰ／ＲＳＴ信号生成回路の構成を示す回路図である。 図６に示すＳＰ／ＲＳＴ信号生成回路が有する終了位置調整回路の具体的な構成を示す回路図である。 サンプリングスタート信号のパルス幅とフィードバック信号のパルス幅とが等しい場合の、上記終了位置調整回路における信号波形を示すタイミングチャートである。 フィードバック信号のパルス幅のほうがサンプリングスタート信号のパルス幅よりも小さい場合の、上記終了位置調整回路における信号波形を示すタイミングチャートである。 フィードバック信号がフィードバックされない場合における、上記終了位置調整回路における信号波形を示すタイミングチャートである。 上記終了位置調整回路の変形例を示す回路図である。 従来のアクティブマトリクス型の液晶表示装置の一例を示すブロック図である。 図１２に示す液晶表示装置において、ＲＳＤＳ転送方式を用いる場合における、液晶コントローラからソースドライバ部へ出力される信号の波形の一例を示すタイミングチャートである。 従来のＳＰ／ＲＳＴ信号生成回路の構成を示す回路図である。 ＲＳＤＳ転送方式を用いる場合における、従来のＳＰ／ＲＳＴ信号生成回路およびソースドライバ部の各信号の波形を示すタイミングチャートである。 図１２に示す液晶表示装置において、ｍｉｎｉＬＶＤＳ転送方式を用いる場合における、液晶コントローラからソースドライバ部へ出力される信号の波形の一例を示すタイミングチャートである。 ｍｉｎｉＬＶＤＳ転送方式を用いる場合における、従来のＳＰ／ＲＳＴ信号生成回路およびソースドライバ部の各信号の波形を示すタイミングチャートである。 図１２に示す液晶表示装置に設けられるパルス幅微調整回路の構成の一例を示す回路図である。 従来の他のタイミング供給部および液晶パネル部の概略構成を示す説明図である。 図１９に示す構成における適切な状態での各信号のタイミングを示すタイミングチャートである。 従来のさらに他の映像信号駆動回路の構成を示す回路図である。 図２１に示す映像信号駆動回路の動作タイミングを示すタイミングチャートである。 図１２に示す液晶表示装置において、ｍｉｎｉＬＶＤＳ転送方式を用いる場合であって、液晶コントローラからソースドライバ部への伝送品位が悪い状態における、ＳＰ／ＲＳＴ信号生成回路およびソースドライバ部における各信号の波形を示すタイミングチャートである。 図１２に示す液晶表示装置において、ｍｉｎｉＬＶＤＳ転送方式を用いる場合であって、転送レートが倍の周波数になった場合のＳＰ／ＲＳＴ信号生成回路およびソースドライバ部における各信号の波形を示すタイミングチャートである。

符号の説明

１、２ 液晶表示装置
２０ ソースドライバ部
２１ ソースドライバ
４０、２４０ 液晶コントローラ（液晶表示駆動回路）
４１１、２４１１、３４１１ ＳＰ／ＲＳＴ信号生成回路（信号生成部）
１４１２ 開始位置設定回路（開始位置設定部）
４１３ 終了位置設定回路（終了位置設定部）
４１４ 終了位置調整回路（パルス幅調整部）
４１５ 開始位置調整回路（パルス幅調整部）
ＳＰ１、ＳＰ２ サンプリングスタート信号（タイミング信号）
ＲＳＴ１、ＲＳＴ２ リセット信号（タイミング信号）
ＳＰＦＢ フィードバック信号
ＣＮＴ１ カウンタ（第１カウンタ）
ＣＮＴ２ カウンタ（第２カウンタ）
ＨＳ 水平同期信号
ＣＬＫ サンプリングクロック（サンプリングクロック信号）
ＵＰ 開始位置設定信号
ＤＰ 終了位置設定信号
ＣＯＭＰ３ 比較回路（比較部）

Claims (10)

1. ソースドライバ部に入力されるタイミング信号を生成する信号生成部を備える液晶表示駆動回路において、
   前記タイミング信号の開始位置を設定する開始位置設定部と、
   前記タイミング信号の終了位置を設定する終了位置設定部とを備えることを特徴とする液晶表示駆動回路。
2. 前記信号生成部は、水平同期信号の入力毎にリセットされサンプリングクロック信号に同期してカウントする第１カウンタを備え、
   前記開始位置設定部は、前記開始位置を示す開始位置設定信号を出力し、
   前記終了位置設定部は、前記終了位置を示す終了位置設定信号を出力し、
   前記第１カウンタは、リセットされてからのカウント値を示すカウント信号を出力し、
   前記信号生成部は、前記開始位置設定信号と前記カウント信号とが一致することにより前記タイミング信号を開始させ、前記終了位置設定信号と前記カウント信号とが一致することにより前記タイミング信号を終了させることを特徴とする請求項１に記載の液晶表示駆動回路。
3. さらに、前記タイミング信号のパルス幅を調整するパルス幅調整部を備え、
   前記ソースドライバ部に入力されたタイミング信号は、前記ソースドライバ部内のカスケード接続されたソースドライバ間で順次転送されて、前記パルス幅調整部にフィードバック信号として入力され、
   前記パルス幅調整部は、
   前記フィードバック信号のパルス幅と、前記信号生成部が最初に生成したタイミング信号のパルス幅とが等しくなるか、当該信号生成部が最初に生成したタイミング信号のパルス幅よりも大きくなるように、前記タイミング信号のパルス幅を調整することを特徴とする請求項１または２に記載の液晶表示駆動回路。
4. 前記フィードバック信号は、カスケード接続された最終段のソースドライバから出力されることを特徴とする請求項３に記載の液晶表示駆動回路。
5. 前記パルス幅調整部は、
   前記フィードバック信号のパルス幅が、前記最初に生成したタイミング信号のパルス幅よりも小さいか、または前記フィードバック信号が前記パルス幅調整部に入力されない場合、次に生成されるタイミング信号のパルス幅を拡張し、
   前記フィードバック信号のパルス幅が、前記最初に生成したタイミング信号のパルス幅と等しいか、または当該最初に生成したタイミング信号のパルス幅よりも大きい場合、次に生成されるタイミング信号のパルス幅を、当該タイミング信号の直前に生成されたタイミング信号のパルス幅と等しくすることを特徴とする請求項３または４に記載の液晶表示駆動回路。
6. 前記パルス幅調整部は、
   前記フィードバック信号のパルス幅と前記信号生成部が最初に生成したタイミング信号のパルス幅とをカウントする第２カウンタと、
   前記フィードバック信号のパルス幅を示すカウント値と、前記信号生成部が最初に生成したタイミング信号のパルス幅を示すカウント値とを比較する比較部とを備え、
   当該比較部における比較結果に基づいて、前記タイミング信号のパルス幅を調整することを特徴とする請求項３〜５のいずれか１項に記載の液晶表示駆動回路。
7. 前記パルス幅調整部は、前記タイミング信号の開始位置または終了位置の少なくともいずれかを調整することにより、前記タイミング信号のパルス幅を調整することを特徴とする請求項３〜６のいずれか１項に記載の液晶表示駆動回路。
8. 前記タイミング信号は、前記ソースドライバ部が画面データを取り込むためのサンプリングスタート信号であることを特徴とする請求項１〜７のいずれか１項に記載の液晶表示駆動回路。
9. 前記タイミング信号は、前記ソースドライバ部をリセット状態にするためのリセット信号であることを特徴とする請求項１〜７のいずれか１項に記載の液晶表示駆動回路。
10. 請求項１〜９のいずれか１項に記載の液晶表示駆動回路を備える液晶表示装置。

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