JPS62185361A

JPS62185361A - 集積回路装置

Info

Publication number: JPS62185361A
Application number: JP61026902A
Authority: JP
Inventors: Hiroshi Kamijo; 上條　洋
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1986-02-12
Filing date: 1986-02-12
Publication date: 1987-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積回路装置、特にシリアル入力信号を転送
し、外部信号によって同時並列出力すると共に、転送さ
れたシリアル信号をシリアル出力することのできる相補
型ＭＯ５集積回路（以下Ｃ−ＭＯ３Ｉｌｌ；という）に
関するものである。

〔従来の技術〕

サーマルヘッド駆動やＦ［ｌＰ　　（フラットディスプ
Ｖイパネル）駆動などに用いられる駆動用ＩＣの構成の
突来例を第１図に示す、ここで、ｌはシリアル信号入力
端子２からのシリアル信号を転送するためのシフトレジ
スタ、３はその転送タイミングを定めるクロック信号の
入力端子である。４は、シフトレジスタ４からのパラレ
ル信号をラッチ信号入力端子５へのラッチ信号のタイミ
ングでラッチするラッチ回路である。Ｂは、ラッチ回路
４にラッチされているデータを、イネーブル信号入力端
子７に供給されるイネーブル信号のタイミングで取り出
すナントゲート、８はナントゲート７の各々に接続され
た並列出力用プリドライブ部、３はプリドライブ部８の
各々に接続された並列出力用ドライブ部、１０はドライ
ブ部９の各々から出方を取り出す並列出力端子である。

さらに、１１は、シフトレジスタ１の最終段から取り出
したシリアル信号を受けるバッファインバータであり、
そのシリアル出力をこのＩＣの出力端子１２から取り出
す。この出力端子１２を次段■ｃのシリアル信号入力端
子２に接続する。１３は端子１２と２との間の配線の容
量を示す。

シリアル信号入力端子２より入力されたシリアル信号、
たとえば画信号は、クロック信号入力端子３に供給され
るクロック信号に同期して、シフトレジスタ１において
順次転送される。最近は、多数ビットの並列出力を要求
されるようになってきているので、画信号の転送は、１
つのＩＣのみの並列出力のみに止まらず、しばしば直列
に接続された複数個のＩＣにまたがって行われ、これら
複数個のＩＣから並列出力を取り出すことが行われてい
る。

その場合、通常は、シフトレジスタ１の最終段出力を出
力バッファ１１を介してシリアル出力端子１２に出力し
、このＩＣに直列接続される次段ＩＣのシリアル入力端
ｆ２に接続する。

このようにして、所定のデータを順次転送し、しかるの
ちにラッチ信号をラッチ信号入力端子５よりラッチ回路
４に入力し、このラッチ回路４にシフトレジスタ１の状
態を取り込む、そして、イネーブル信号端子７の入力が
出力を指示している場合、並列出力用プリドライブ８を
ラッチ回路４のそれぞれのビット状態に応じて動作させ
、並列出力用素子３を駆動して、並列出力端子ｌＯにそ
れぞれ所定の状態を出力する。

このような機能を有する駆動用ＣＩの最近の動向として
は、低消費電力という特長からＣ−ＭＯＳによりかかる
ＩＣを構成することが主流になりつつある。また、画信
号を高速度で転送する必要が高まっていることから、高
い転送りロック周波数も要求されている。

〔発明が解決しようとする問題点〕

ところで、複数の駆動用ＩＣをＰＣボードなどの基板に
実装する場合、ｔＣ間の配線容量１３は、ＩＣの内部配
線容量に比較して大きいため、次段のシリアル入力端子
２を充分速く駆動するためには、出力バッファ１１の出
力容量、たとえば出力バッファをＧ−ＭＯＳ　ＦＥＴで
構成する場合には、この出力バッファのＰチャネルおよ
びＮチャネルのＭＯＳ　ＦＥＴのチャネル幅を大きくす
る必要があった。

ところが、出力バッファ１１に用いるＣ−ＭＯＳ　ＦＥ
Ｔのチャネル幅を大きくすると、このインバータの入力
容量が増大することになり、したがって、このインバー
タのゲート遅延時間が増大する。

この点について、第２図を用いてさらに詳しく説明する
。ここで、１４および１５は、それぞれ、前段および後
段のＩＣを示す。前段ＩＣ１４において、出力バッファ
１０は縦続接続された２段のインバータ１０１および１
０３を有する。１０２はこれらインバータ１０１と１０
３の間の内部端子である。３０はシフトレジスタ１の最
終段の構成例を示し、このシフトレジスタ段３０は、４
つのトランスミッションゲ−ト３１〜３４および４つの
インバータ３５〜３８から構成される。３９はそのトラ
ンスミッションゲート３１と３２との間の内部端子であ
り、インバータ３５に接続される。３９′はインバータ
３７と３８との間の内部端子であり、出力バッファ１１
のインバータ１０１に接続される。４０はシフトレジス
タ１の初段の構成例を示し、最終段３０と同様に、４つ
のトランスミッションゲート４１〜４４および４つのイ
ンバータ４５〜４８から構成される。Ｃはクロック信号
、Ｃは反転クロック信号を示し、Ｑは内部端子３９′か
ら取り出されるＱ出力を反転した出力を示す。

出力パフファインバータ１１は、シフトレジスタｌの最
終段３０からの出力を受けて前段ＩＣ１４の出力端子１
２）ＩＣ外部配線容１１３を通して、次段ＩＣｌ３の入
力端子２を駆動する。このとき、最終出力インバータ１
０３の大きな入力容量を駆動するためには、その前段の
インバータ１０１の寸法を、シフトレジスタ最終段に含
まれるインバータ３７の寸法よりも大きくするのが汀通
である。

第２図に示したような従来構造ＩＣにおける主要部の゛
重圧変化の様ｆを第３図に示す。ここで、２０１は最終
段１４に供給されるシリアルデータ。

２０２はクロック信号Ｃ，２０３は第２図における内部
端）３８の電圧、２０４は内部端子３９′における電圧
、２０５は出力端子１２における電圧の各変化を表わし
ている。

第３図から理解できるようにシフトレジスタ１内での遅
延に比べて、出力バッファ１１での遅延が大きい。

以北のような理由によって、　ＩＣ１４と１５のように
直列接続された場合の転送りロックの最大周波数は、出
力バッファ１１のゲート遅延時間により決定されてしま
う。−例として、シフトレジスタ１が最大２０ＭＨｚの
速度でデータ転送しても、その出力バッファ１１はｌ０
ＩＩＩＨ２以下の転送周波数しか保証できない場合もあ
る。

そこで、本発明の目的は１以上に述べたような従来技術
の問題点、すなわち出力バッファ部における転送速度律
速を改善した集積回路装置を提供することにある。

〔問題点を解決するための手段〕

このような目的を達成するために、本発明は、相補型Ｍ
ＯＳＦＥＴにより構成した複数段のシフトレジスタ段を
含むシフトレジスタを有し、シリアル入力信号をシフト
レジスタによって転送し、その転送されたデータの状態
に応じて並列出力するようになし、かつシフトレジスタ
の最終段からの出力を直接または１個以上のバッファイ
ンバータを介してシリアル出力信号として取り出すよう
にした集積回路装置において、シフトレジスタの少なく
とも最終段を構成する相補型ＭＯＳＦＥＴのゲート幅を
、シフトレジスタの残余の部分を構成する相補型ＭＯＳ
ＦＥＴのゲート幅より広く（好ましくは２倍以」二に）
したことを特徴とする。

〔作　用〕

以りのようにして、本発明では、出力バッファを縦続接
続されたインバータで構成し、各インへ−夕の寸法を、
最終段インバータに向けて順次に大きくしていく力が、
それぞれのインバータの遅延時間を短かくできるが、こ
のように出力バッファを複数のインバータで構成してイ
ンバータの段数を増やせば、それだけ全体の遅延時間が
長くなるという相反する＄実の改善を図る。

本発明によれば、従来のこの種ドライバＩＣの直列接続
時に転送りロックの最大周波数を決定する要因である出
力バッファ部の遅延を大幅に短縮することができるので
、かかるＩＣを直列接続したシステム全体のクロック周
波数を高めることが可能である。

〔実施例〕

以下に図面を参照して本発明の詳細な説明する。

本発明では、第２図の回路において、従来、はぼ同じ大
きさのＧ−ＭＯＳ　ＦＥＴで構成されていたシフトレジ
スタ１の少なくとも最終段３０の最終イン／久−夕３７
を構成するＧ−ＭＯＳ　ＦＥＴの大きさを、残余の部分
に含まれるＣ−ＭＯＳ　ＦＥＴより大きく（好ましくは
２倍以Ｌ）する、すなわち、本発明では、シフトレジス
タｌの最終段３０におけるインバータ３７を構成するＰ
チャネルＭＯＳ　ＦＥＴおよびＮチャネルＭＯＳ　ＦＥ
Ｔのゲート幅を、そのシフトレジスタへの２倍以上に）
定める。

このようにインバータ３７を構成するにＯＳ　ＦＥＴの
ゲート幅を定めることにより、あたかもこのインバータ
３７も出力バッファ１１中の縦続接続されたインバータ
１０１および１０３と同様に縦続接続されたインバータ
とみなすことができるので、このインバータ３７が、」
二連したようにインバータのす法を入力側に向けて順次
に大きくしていくときの出力バッファ１１中の初段のイ
ンバータであるかの如き挙動をするとみなすことができ
る。

以て出力バッファ１１における初段インバータ１０１の
ゲート遅延時間を改善し、したがって、出力八ツファ１
１全体のｉｌ！！延をも改善する。

次に、第４図に、第２図におけるシフトレジスタ最終段
３０のインバータ３７の大きさを他の部分の３倍とした
場合について、第３図と同じ個所の電圧変化を測定した
結果を示すもので、出力／くツファ１１の遅延が大幅に
改善されていることがわかる。ここで、２１１ばシリア
ルデータ、２１２はクロック信１多Ｃ、２１３は内部端
７’３９の電圧、２１４は内部端Ｉ３９′の電圧、２１
５は出力端子１１の電圧を示す。

〔発明の効果〕

以りから明らかなように１本発明によれば、従来のこの
種ドライバＩＣの直列接続時に転送りロックの最大周波
数を決定する要因である出力バッファ部の遅延を大幅に
短縮することができるので、かかるＩＣを直列接続した
システム全体のクロック周波数を高めることが可能であ
る。

【図面の簡単な説明】

第１図は一般の駆動用ＩＣの一例を示すブロック図、第２図はその駆動用ＩＣの直列接続部の詳細例を示す回
路図、第３図は従来法による各部の遅延波形を示す信号波形図
、第４図は本発明による各部の遅延波形を示す信号波形図
である。ｌ・・・信号転送用シフトレジスタ。２・・・シリアル信号入力端子、３・・・クロック信号入力端子、４・・・ラッチ回路。５・・・ラッチ信号入力端子、６・・・ナントゲート。７・・・イネーブル信号入力端子。８・・・プリドライブ部、９・・・ドライブ部、１０・・・並列出力端子、１１・・・バッファインバータ、１２・・・出力端子。１３・・・配線容量、１４・・・重役ＩＣ１１５・・・後段ＩＣ。３０・・・最終段、３１〜３４・・・トランスミッションゲート、３５〜３
８・・・インバータ。３９．３９′・・・内部端子４０・・・初段、４１〜４４・・・トランスミッションゲート、４５〜４
日・・・インバータ。４８．４９’・・・内部端子。馬巨動用ＸＣのプロ、１．り図第１図第２図

Claims

【特許請求の範囲】１）相補型ＭＯＳＦＥＴにより構成した複数段のシフト
レジスタ段を含むシフトレジスタを有し、シリアル入力
信号を前記シフトレジスタによって転送し、その転送さ
れたデータの状態に応じて並列出力するようになし、か
つ前記シフトレジスタの最終段からの出力を直接または
１個以上のバッファインバータを介してシリアル出力信
号として取り出すようにした集積回路装置において、前
記シフトレジスタの少なくとも最終段を構成する相補型
ＭＯＳＦＥＴのゲート幅を、前記シフトレジスタの残余
の部分を構成する相補型ＭＯＳＦＥＴのゲート幅より広
くしたことを特徴とする集積回路装置。２）特許請求の範囲第１項記載の集積回路装置において
、前記シフトレジスタの少なくとも最終段を構成する相
補型ＭＯＳＦＥＴのゲート幅を、前記シフトレジスタの
残余の部分を構成する相補型ＭＯＳＦＥＴのゲート幅の
２倍以上に定めたことを特徴とする集積回路装置。