JPH01284115A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、高速で信号処理を行なう加算器、比較器な
どに適用して好適なＣＭＯＳ型のＦＥＴ（電界効果トラ
ンジスタ）を用いた不一致処理若しくは一致処理を行な
う論理回路に間する。

［従来の技術］ 近年、電子機器においてはコンピユータ化が進み、多く
の電子機器では機器内部の信号処理がアナログ処理から
デジタル処理へと変換されつつある。

このように信号処理がデジタル化されるにつれて、複雑
な信号処理が要求される。その結果、デジタル処理を行
なう電子機器においては加算器、比較器等の論理回路が
適所に多数設けられている。

複雑な信号処理を高速で行なうためには、各論理回路を
高速化する必要がある。このような高速処理を行なう論
理回路として、不一致回路（エクスクル−ジブオア回路
）はその好例である。

従来から知られている不一致回路の一例を第５図に示す
。

第５図に示すように、不一致回路２０は入力端子Ａｔ　
　Ｂ及び出力端子Ｃを有し、入力端子Ａ、　　Ｂから供
給された入力信号ａ、　　ｂを反転するインバータ２１
．２２、高速化を図るために設けられたスイッチング用
トランスファーゲート２３．２４、出力信号をプルダウ
ンするためのＣＭ　ＯＳ型ＮチヤンネルＦ　Ｅ　Ｔ　２
５．２６で構成されている。

この構成における真理値を第６図に示す。

不一致回路２０の論理動作を以下に詳述する。

まず、トランスファーゲート２３はトランスファーゲー
ト２３の両端２３　ａ、　　２３　ｂに供給される電圧
がＶ２３ａがローレベル、Ｖ２３ｂがハイレ・＼ルのと
き、ゲートが開放され、入力端に供給された信号がその
まま出力される。

同様にして、トランスファーゲート２４の場合でも、そ
の両端２４ａ、２４ｂに供給される電圧がＶ２４ａがロ
ーレベル、Ｖ２４ｂがハイレベルのとき、ゲートが開放
される。

インバータ２１て入力端子Ａから供給された信号ａが反
転される。その出力信号ｄが上述したトランスファーゲ
ート２３の人力＃４２３　ｃ、トランスファーゲート２
４の入力端２４ａ及びＮチャンネルＦＥＴ２５のゲート
に供給される。

同様にしてインバータ２２において入力端子Ｂから供給
された信号すが反転され、その出力信号ｅがトランスフ
ァーゲート２４の入力端２４ｃ、トランスファーゲート
２３の入力端２３ａ及びＮチャンネルＦＥＴ２Ｇのゲー
トに供給される。

トランスファーゲート２３ではインバータ２２の出力信
号ｅと、その入力信号すによってゲートが開放されると
、即ち信号レベルがｅがローレベル、ｂがハイレベルの
ときその出力信号は出力端子Ｃに出力される。

トランスファーゲート２４も同様にインバータ２１の入
出力信号ａ、　　ｄによってゲートが開放されると（ｄ
がローレベル、ａがハイレベル）、その出力信号は出力
端子Ｃに出力される。

プルダウン用のＮチャンネルＦＥＴ２５はそのドレイン
にトランスファーゲー）２３．２４の出力信号が供給さ
れ、ソースがＮチャンネルＦ　Ｅ　′ｒ２６のドレイン
と接続されている。

また、同様にプルダウン用のＮチャンネルＦＥＴ２６の
ソースはグランドに接続されている。

したがって、ＮチャンネルＦＥＴ２５．２６が共に動作
すると、出力端子Ｃの信号は接地される。

このような構成の不一致回路２０において、第６図に示
した真理値から明かなように入力信号ａ。

ｂが共にハイレベル信号のとき、インバータ２１゜２２
の出力信号ｄ＋　　ｅはローレベルとなり、トランスフ
ァーゲート２３．２４は共に動作される。

また、ＮチャンネルＦＥＴ２５．２６は共にオフ状態と
なる。その結果、出力端子Ｃにはトランスファーゲー）
２３．２４を通過した入力信号の反転信号ｄ、　　ｅ、
即ちローレベル信号が出力される。

次に、入力信号ａがローレベルで入力信号すがハイレベ
ルの時を説明する。この場合、インバータ２１の出力は
ハイレベルとなり、インバータ２２の出力はローレベル
となる。

その結果、トランスファーゲート２３は動作し、入力信
号ａの反転信号ｄ（ハイレベル）が出力端子Ｃに供給さ
れる。

また、トランスファーゲート２４はオフ状態となり、反
転信号ｅはトランスファーゲート２４を通過しない。

一方、ＦＥＴ２５は動作するが、ＦＥＴ２６が動作しな
いため、出力端子Ｃはグランドと切断される。

その結果、出力端子Ｃにはハイレベル信号が出力される
。

また、入力信号ａがハイレベルで、入力信号１〕がロー
レベルのときは、トランスファーゲート２３は動作され
ず、トランスファーゲート２４が動作される。

ＮチャンネルＦＥＴ２５は動作されず、ＦＥＴ２６が動
作する。その結果、出力端子Ｃとグランドは切断され、
出力端子にはトランスファーゲート２４を通過した信号
が出力される。

この場合、出力端子Ｃにはトランスファーゲート２４を
通過した信号ｅ（ハイレベル）が出力される。

入力信号ａ、　　ｂが共にローレベルのときは、トラン
スファーゲート２３．２４が共に動作しない。

このとき、ＮチャンネルＦＥＴ２５．２６は共に動作す
るため、出力端子Ｃはグランドと接続される。その結果
、出力信号はローレベル信号とな〔発明が解決しようと
する課題］ ところで、上述したような構成の、不一致回路２０ては
高速性は有しているものの回路を構成する素子の数が多
く、小型化が困難になる問題点があった。

特に、ＩＣ化による機器の小型化が進む近年、１史用頻
度が高いこのような不一致回路においては素子数が多く
なると機器全体が大きくなるなどの問題を生じる虞れが
あった。

そこで、この発明ではこのような従来の問題点を構成簡
単に解決したものであって、高速性を有すると共に素子
数の減少をはかることができる不一致若しくは一致処理
機能を有する論理回路を提案するものである。

［課題を解決するための手段］ 上述の問題１点を解決するため、この発明においては、
第１の人力（ｇ号を反転して出力するインバータ回路と
、 第１の入力信号と第２の入力信号とによって制御される
第１のスイッチング手段と、 インバータ回路の出力信号と第２の入力１８号によって
制御される第２のスイッチング手段とを具備するように
したことを特徴とするものである。

［作　用］ この構成において、第１図に示すような論理口′＃ｉ（
不一致回路）１では、第１の入力信号ａはインバータ回
路２によってそのレベルが反転されて出力される。

第１のスイッチング手段（ＰチャンネルＦ　Ｅ　Ｔ）５
において第１の入力信号ａと第２の入力信号すが異なる
信号レベルの場合、動作状態となり、ハイレベルの信号
が出力される。

一方、第２のスイッチング手段（ＮチャンネルＦＥＴ）
［３は第１の入力信号ａの反転信号ｆと、第２の入力信
号すが異なる信号レベルのとき動作状態となり、ローレ
ベル信号が出力される。

したがって、高速性を失うことなく、回路を構成する素
子数を減少させることができる。

［実　施　例コ 続いて、この発明に係る論理回路の一例を第１図以下を
参照して詳細に説明する。

第１図は不一致回路１を示し、不一致回路１における入
力信号ａｌ　　ｂと出力信号Ｃの関係即ち、真理値を第
２図に示す。

第１図に示すように不一致回路１は、Ｐチャン贋ルのＦ
ＥＴ３とＮチャンネルのＦＥＴ４が並列に接続されたイ
ンバータ回路２、第１のスイッチング手段であるＰチャ
ンネルのＦＥＴ５、第２のスイッチング手段であるＮチ
ャンネルのＦＥＴ６て構成されている。

まず、インバータ回路２では入力信号ａがハイレベルで
あるときは、ＮチャンネルのＦＥＴ・ｌが導通ずるため
、出力はローレベルとなる。

また、入力信号ａがローレベルのときはＰチャンネルの
ＦＥＴ３が導通して出力はハイレベルとなる。

したがって、インバータ回路２によって入力信号ａの信
号レベルが反転された信号ｆが出力されろ。

第１のスイッチング手段５はそのゲートに第２の入力信
号すが供給され、ソース側に供給されろ第１の入力信号
ａと異なる信号レベルのとき動作し、出力はハイレベル
となる。

、　　また、第２のスイッチング手段６も同様にゲート
に供給される第２の入力信号すと、ソース側に供給され
るインバータ回路２の出力信号ｆとが鴇なる信号レベル
のとき動作し、このときの出力は口・−レベルとなる。

したがって、第１及び第２の人力１ｇ号ａ、　　ｂが共
にローレベルのときは、インバータ回路２からは出力信
号ｆ（ハイレベル）が出力される。

その結果、第２のスイッチング手段６が導通して、出力
レベルはローレベルとなる。

同様にして、第１及び第２の入力信号ａ、　　ｂが共に
ハイレベルのとき、インバータ回路２からの出力信号ｆ
はローレベルとなる。

この場合もスイッチング手段６が動作し、出力信号はロ
ーレベルとなる。

一方、第１の入力信号ａがローレベルで、第２の入力信
号すがハイレベルのとき、インバータ出力ｆはハイレベ
ルとなり、第１のスイッチング手段５が導通ずる。

その結果、出力端子Ｃに出力される信号の１ノベルはハ
イレベルとなる。

同様にして、第１の入力信号ａがハイレベルで、第２の
入力信号すがローレベルのときも、第１のスイッチング
手段５が動作し、出力端子Ｃにはハイレベル信号が出力
される。

したがって、第２図に示すように入力信号ａ。

ｂが同一レベルの場合は、出力１８号はローレベルとな
り、入力信号ａ、　　ｂが異なるレベルのときには出力
信号はハイレベルとなるような不一致出力が得られる。

ところで、上述した構成の不一致回路１はこの発明に係
る論理回路の一例であり、池の実施例として一致回路を
第３図に示す。

一致回路１０と不一致回路１の異なるところは、第１及
び第２のスイッチング手段の極性（導通型）を逆にした
点である。

即ち、第１のスイッチング手段の極性をＮチャンネルＦ
ＥＴ７とし、第２のスイッチング手段をＰチャンネルＦ
ＥＴ８としている。

したがって、第４図の真理値からも明かなように第１及
び第２の入力信号ａ、　　ｂが同じレベルのときは第２
のスイッチング手段８が導通し、出力端子Ｃにはハイレ
ベルの信号が出力される。

また、入力信号ａ、　　ｂの信号レベルが異なる場合は
、第１のスイッチング手段７が動作し、ローレベル信号
が出力される。

ところで、上述した不一致回路１において、同じ構成の
回路をカスケード接続した場合、一方の回路の出力信号
を他方の回路における第２の入力信号すとして供給する
と、ＮチャンネルＦＥＴが導通したときにおこる電圧降
下を１段分の電圧降下に抑制できる。

そのため、電圧降下が非常に少なくなり、駆動能力が低
下しない。

また、一致回路１０においては同じ構成の回路をカスケ
ード接続したときは、一方の回路の出力信号を他方の回
路における第１の入力信号ａとして供給すると、Ｎチャ
ンネルＦＥＴによる電圧降下が１段分の電圧降下のみと
なり、駆動能力を下げることなく出力電圧をほぼ一定に
することができる。

［発明の効果］ 以上説明したように、この発明は、第１の入力信号を反
転して出力するインバータ回路と、第１の入力信号と第
２の入力信号とによって制御される第１のスイッチング
手段と、 インバータ回路の出力信号と第２の入力信号によって制
御される第２のスイッチング手段とを具備するようにし
たことを特徴とするものである。

この発明の構成によれば、高速性を有し、且つ回路を構
成する素子の数を減少させることができる。

その結果、論理回路を複数備える電子機器の小型化を図
ることができる。

また、ＣＭＯ９型のＦＥＴを用いていることから消費電
力が低減され、また出力電圧の降下が少なく出力電圧を
ほぼ一定にすることができる。

したがって、この発明に係る論理回路は上述したような
高速で信号処理を行なう加算器、比較器などの不一致あ
るいは一致回路に適用して極めて好適である。

【図面の簡単な説明】

第１図はこの発明に係る論理回路の一例である不一致回
路の構成を示す図、第２図は不一致回路における入力信
号と出力信号の関係を示す図、第３図はこの発明に係る
論理回路の他の実施例である一致回路の構成を示す図、
第４図は一致回路における入力信号と出力信号の関係を
示す図、第５図は従来の不一致回路の構成を示す図、第
６図は従来の不一致回路における各信号の関係を示す図
である。 １拳・・不一致回路 ２・・・インバータ回路 ５．７・拳・第１のスイッチング手段 ６．８・・・第２のスイッチング手段 ＩＯ・・・−数回路 ａ・・・第１の入力信号 ｂ・・・第２の入力信号 Ｃ・・・出力信号 特許出願人　　シャープ株式会社 １：不−散回了与 第１図 第２図 １０ニ一致口路 第３図 第４図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. （１）第１の入力信号を反転して出力するインバータ回
   路と、 第１の入力信号と第２の入力信号とによって制御される
   第１のスイッチング手段と、 上記インバータ回路の出力信号と第２の入力信号によっ
   て制御される第２のスイッチング手段とを具備するよう
   にしたことを特徴とする論理回路。