JP2014222951A - Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト - Google Patents

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Abstract

【課題】改良されたＸＯＲ及びＸＮＯＲロジックの回路及びレイアウトを提供する。【解決手段】ＸＯＲ回路は、第２の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第１の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第１の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第２の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第１及び第２の入力ノードの両方によって制御される。そのプルアップロジックは、第１及び第２の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。【選択図】図３Ａ

Description

本発明は、ＸＯＲ及びＸＮＯＲロジックの回路及びレイアウトに関する。
高性能及び小ダイ・サイズの要求は、２年ごとに約５０％ずつ、回路チップ面積を縮小させるよう半導体産業を牽引する。チップ面積の縮小は、新しい技術へ移行するための経済的利益を提供する。５０％のチップ面積の縮小は、２５％〜３０％のフィーチャーサイズ（feature size）の縮小によって達成される。フィーチャーサイズ（加工寸法）の縮小は、製造装置及び材料の改良によって可能になる。例えば、リソグラフィックプロセス（lithographic process）の改良は、小フィーチャーサイズの達成を可能にしてきたが、一方、化学機械研磨（ＣＭＰ）の改良は、相互接続層の多層化を部分的に可能にしてきた。
リソグラフィ（lithography）の発展において、最小フィーチャーサイズが、フィーチャー形状を露光するのに使用される光源の波長に近づくにつれ、隣り合うフィーチャー間で意図しない相互作用が起こる。今日、最小フィーチャーサイズは、４５ｎｍ（ナノメートル）未満まで縮小されているが、一方、リソグラフィプロセスで使用される光源の波長は、１９３ｎｍに留まっている。最小フィーチャーサイズとリソグラフィプロセスで使用される光源の波長との間の差は、リソグラフィックギャップとして定義される。リソグラフィックギャップが大きくなるにつれ、リソグラフィプロセスの分解能が減少する。
マスク上の各形状が光と相互作用して干渉縞が発生する。隣接した形状からの干渉縞は、建設的又は破壊的な干渉を生成しうる。建設的な干渉の場合では、望ましくない形状が偶然に生成されるかもしれない。破壊的な干渉の場合では、必要な形状が偶然に除去されるかもしれない。どちらの場合も、意図したものとは違う態様で特定の形状がプリントされ、デバイスの不具合を起こすおそれがある。光学近接効果補正（ＯＰＣ）のような補正方法は、要求どおりにプリント形状が作成されるように、隣接する形状からの影響を予測してマスクを修正する試みである。光相互作用の予測性の品質は、プロセス図形が縮小されるにつれ、かつ光相互作用がより複雑になるにつれ、下がっている。
上記の観点から、半導体デバイスのフィーチャーサイズの縮小の方向へ技術が発展し続けるにしたがって、リソグラフィックギャップの管理を改善することができる回路設計及びレイアウトの改良のための解決策が求められている。
一実施形態において、排他的論理和（ＸＯＲ）ロジック回路が開示されている。そのＸＯＲロジック回路は、第１の入力ノード、第２の入力ノード、及び出力ノードを具備する。第２の入力ノードに存在するロジック状態によって制御されるように、パスゲートが接続されている。そのパスゲートは、第２の入力ノードに存在するロジック状態によって伝送するように制御されたとき、第１の入力ノードに存在するロジック状態の１つのバージョン（version）を出力ノードに通すように接続されている。第１の入力ノードに存在するロジック状態によって制御されるように、伝送ゲートが接続されている。その伝送ゲートは、第１の入力ノードに存在するロジック状態によって伝送するように制御されたときに、第２の入力ノードに存在するロジック状態の１つのバージョンを出力ノードに通すように接続されている。第１の入力ノードに存在するロジック状態と第２の入力ノードに存在するロジック状態の両方によって制御されるように、プルアップロジックが接続されている。そのプルアップロジックは、第１の入力ノードに存在するロジック状態と第２の入力ノードに存在するロジック状態の両方がハイ（high）のときに、出力ノードに存在する状態をロウ（low）に駆動（drive）するように接続されている。
一実施形態において、排他的論理和（ＸＯＲ）ロジック回路のレイアウトが開示されている。そのＸＯＲロジック回路レイアウトは、６つのＰＭＯＳトランジスタと５つのＮＭＯＳトランジスタとを具備する。その５つのＮＭＯＳトランジスタは、それぞれ、６つのＰＭＯＳトランジスタのうちの５つとペアになっており、ＮＭＯＳ及びＰＭＯＳトランジスタの各ペアは、５つのゲート電極トラックの各１つに沿って配置された連続的なゲート電極構造を共有するように画定される。６つのＰＭＯＳトランジスタの６番目は、６番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、その６番目のＰＭＯＳトランジスタはその６番目のゲート電極トラックを、排他的論理和ロジック回路レイアウト内の他のトランジスタと共有していない。６つのゲート電極トラックは、お互いに平行に配向している。
一実施形態において、排他的否定論理和（ＸＮＯＲ）ロジック回路が開示されている。
そのＸＮＯＲロジック回路は、第１の入力ノード、第２の入力ノード、及び出力ノードを具備する。第２の入力ノードに存在するロジック状態によって制御されるように、パスゲートが接続されている。そのパスゲートは、第２の入力ノードに存在するロジック状態によって伝送するように制御されたとき、第１の入力ノードに存在するロジック状態の１つのバージョン（version）を出力ノードに通すように接続されている。第１の入力ノードに存在するロジック状態によって制御されるように、伝送ゲートが接続されている。その伝送ゲートは、第１の入力ノードに存在するロジック状態によって伝送するように制御されたときに、第２の入力ノードに存在するロジック状態の１つのバージョンを出力ノードに通すように接続されている。第１の入力ノードに存在するロジック状態と第２の入力ノードに存在するロジック状態の両方によって制御されるように、プルダウンロジックが接続されている。そのプルダウンロジックは、第１の入力ノードに存在するロジック状態と第２の入力ノードに存在するロジック状態の両方がロウ（low）のときに、出力ノードに存在する状態をハイ（high）に駆動（drive）するように接続されている。
一実施形態において、排他的否定論理和（ＸＮＯＲ）ロジック回路のレイアウトが開示されている。そのＸＮＯＲロジック回路レイアウトは、５つのＰＭＯＳトランジスタと６つのＮＭＯＳトランジスタとを具備する。その５つのＰＭＯＳトランジスタは、それぞれ、６つのＮＭＯＳトランジスタのうちの５つとペアになっており、ＰＭＯＳ及びＮＭＯＳトランジスタの各ペアは、５つのゲート電極トラックの各１つに沿って配置された連続的なゲート電極構造を共有するように画定される。６つのＮＭＯＳトランジスタの６番目は、６番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、その６番目のＮＭＯＳトランジスタはその６番目のゲート電極トラックを、排他的否定論理和ロジック回路レイアウト内の他のトランジスタと共有していない。６つのゲート電極トラックは、お互いに平行に配向している。
本発明の他の態様及び長所は、本発明の実施例として示された添付図面を組み合わせて、後述の詳細な説明からより明らかになるであろう。
従来のＸＯＲロジックゲート回路を示す図である。 図１Ａの従来のＸＯＲロジックゲート回路の状態表を示す図である。 図１Ａの従来のＸＯＲロジックゲート回路の状態表を示す図である。 図１Ａの従来のＸＯＲロジックゲート回路の状態表を示す図である。 図１Ａの従来のＸＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による従来のＸＯＲのレイアウトを示す図である。 先行技術によるインバータ構成の一例を示す図である。 本発明の一実施形態によるＸＮＯＲロジックゲート回路を示す図である。 本発明の一実施形態による図２ＡのＸＮＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図２ＡのＸＮＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図２ＡのＸＮＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図２ＡのＸＮＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図２ＡのＸＮＯＲロジックゲート回路のレイアウトを示す図である。 本発明の一実施形態によるＸＯＲロジックゲート回路を示す図である。 本発明の一実施形態による図３ＡのＸＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図３ＡのＸＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図３ＡのＸＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図３ＡのＸＯＲロジックゲート回路の状態表を示す図である。 本発明の一実施形態による図３ＡのＸＯＲロジックゲート回路のレイアウトを示す図である。 本発明の一実施形態による、制限的ゲートレベル・レアウトアーキテクチャ内で画定されたゲート電極トラックの一例を示す図である。 本発明の一実施形態による、そこで画定された多くの実例的なゲートレベルフィーチャーを有する図４Ａの制限的ゲートレベル・レアウトアーキテクチャの一例を示す図である。
以下の説明において、本発明の十分な理解を提供するために多くの詳細な説明が記載される。しかし、これらの詳細な説明のいくつか又はすべてがなくても本発明が実施されうることが当業者にとって明らかであろう。他の例では、本発明を不必要に不明瞭にしないために、周知のプロセスオペレーションは詳細に説明されていない。
（従来のＸＯＲ回路）
図１Ａは、従来のＸＯＲロジックゲート回路（以下、「ＸＯＲ１００」）を示す。ＸＯＲ１００は、２つの入力Ａ及びＢと、１つの出力Ｑを有する。入力Ａはノード１０１に供給される。入力Ｂはノード１０２に供給される。出力Ｑはノード１０５から供給される。
図１Ｂ〜図１Ｅは、ＸＯＲ１００の状態表を示す。図１Ｂ〜図１Ｅに示されているように、ＸＯＲ１００は、入力Ａ及びＢの種々の状態組み合わせに対して出力Ｑの適当な状態を提供する。
図１Ａに示されているように、入力Ａを受け取るノード１０１は、ＰＭＯＳトランジスタ１１７のゲートと、ＮＭＯＳトランジスタ１２０のゲートに接続されている。ノード１０１は、また、インバータ１１０の入力に接続されている。インバータ１１０の出力は、ノード１０３に接続されている。ノード１０３は、ＰＭＯＳトランジスタ１１３のゲートと、ＮＭＯＳトランジスタ１１６のゲートに接続されている。
ノード１０２は、ＰＭＯＳトランジスタ１１４のゲートと、ＮＭＯＳトランジスタ１１９のゲートに接続されている。ノード１０２は、また、インバータ１１１の入力に接続されている。インバータ１１１の出力は、ノード１０４に接続されている。ノード１０４は、ＮＭＯＳトランジスタ１１５のゲートと、ＰＭＯＳトランジスタ１１８のゲートに接続されている。
ＰＭＯＳトランジスタ１１３及び１１４は、電源（ＶＤＤ）と、ＸＯＲ１００の出力Ｑを供給するノード１０５の間で直列に接続されている。ＮＭＯＳトランジスタ１１５及び１１６は、ノード１０５と基準接地電位（ＧＮＤ）の間で直列に接続されている。ＰＭＯＳトランジスタ１１７及び１１８は、電源（ＶＤＤ）とノード１０５の間で直列に接続されている。ＮＭＯＳトランジスタ１１９及び１２０は、ノード１０５と基準接地電位（ＧＮＤ）の間で直列に接続されている。
上記に基づいて、従来のＸＯＲ１００は、２組のプルアップロジックを具備し、第１組はＰＭＯＳトランジスタ１１３及び１１４で画定され、第２組はＰＭＯＳトランジスタ１１７及び１１８で画定される。また、ＸＯＲ１００は、２組のプルダウンロジックを具備し、第１組はＮＭＯＳトランジスタ１１５及び１１６で画定され、第２組はＮＭＯＳトランジスタ１１９及び１２０で画定される。プルアップロジック及びプルダウンロジックの各組は、入力Ａのバージョンと入力Ｂのバージョンの両方によって制御される。したがって、入力Ａ及びＢに基づいて、従来のＸＯＲ１００の回路は、プルアップロジックのいずれかの組、またはプルダウンロジックのいずれかの組の使用によって、出力Ｑをハイ又はロウのいずれかに駆動するように画定される。
さらに、当然のことながら、インバータ１１０及び１１１のそれぞれは、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタを具備する。図１Ｇは、従来技術によるインバータ構成例を示す。このインバータは、入力信号Ａを受け取り、出力信号Ｑを生成する。このインバータは、入力信号Ａによって制御されるように接続されたゲートと、電源（ＶＤＤ）に接続された第１端子と、出力信号Ｑを供給するように接続された第２端子とを有するＰＭＯＳトランジスタ１９２を具備する。このインバータは、入力信号Ａを受け取り、出力信号Ｑを生成する。このインバータは、また、入力信号Ａによって制御されるように接続されたゲートと、出力信号Ｑを供給するように接続された第１端子と、基準接地電位（ＧＮＤ）に接続された第２端子とを有するＮＭＯＳトランジスタ１９３を具備する。このインバータの入力Ａがハイのとき出力はロウになり、逆もまた同様である。１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタを備える各インバータに基づいて、当然のことながら、従来のＸＯＲ１００は、全部で６つのＰＭＯＳトランジスタと、６つのＮＭＯＳトランジスタを具備する。
図１Ｆは、本発明の一実施形態によるＸＯＲ１００のレイアウトを示す。ＸＯＲ１００のレイアウトは、ここで説明されるように、制限的ゲートレベル・レイアウト・アーキテクチャに従って画定される。図１Ａに関して前述した種々のＰＭＯＳ及びＮＭＯＳトランジスタは、図１Ｆにおいて対応して符号付けされている。図１Ａに関して前述した種々のノードもまた、図１Ｆにおいて対応して符号付けされている。ＰＭＯＳトランジスタ１１８及びＮＭＯＳトランジスタ１１９のゲート電極は、エンドツーエンド（end-to-end、端から端までの）スペース１９５によってそれらがゲートレベル内で分離されるような同一線上（co-linear）で画定される。また、ＰＭＯＳトランジスタ１１４及びＮＭＯＳトランジスタ１１５のゲート電極は、エンドツーエンド（end-to-end、端から端までの）スペース１９６によってそれらがゲートレベル内で分離されるような同一線上（co-linear）で画定される。
制限的ゲートレベル・アーキテクチャを使用して６つのゲート電極トラック内で従来のＸＯＲ１００をレイアウトするために、ＸＯＲ１００のゲートレベル内で、少なくとも２つのゲート電極のエンドツーエンド・スペース（例えば、１９５及び１９６）を有することが必要であることが理解されるべきである。このようなエンドツーエンド・ゲート電極スペースは、最小エンドツーエンド・スペースサイズを必要とする利用可能なデザインルールに従って画定される。したがって、当然のことながら、エンドツーエンド・ゲート電極スペースの存在は、Ｐ型及びＮ型拡散領域が、エンドツーエンド・ゲート電極スペースが無い場合に必要とされるよりもさらに離れて分離されるべきことを必要とし、それにより、より大きい全体セル高さを必要とする。
（ＸＯＲの回路及びレイアウトの実施形態）
図３Ａは、本発明の一実施形態によるＸＯＲロジックゲート回路３００（以下、「ＸＯＲ３００」）を示す。ＸＯＲ３００は、２つの入力Ａ及びＢと、１つの出力Ｑを具備する。入力Ａはノード３０１に供給される。入力Ｂはノード３０２に供給される。出力Ｑはノード３０７から供給される。図３Ｂ〜図３Ｅは、本発明の一実施形態によるＸＯＲ３００の状態表を示す。図３Ｂ〜図３Ｅに示されているように、ＸＯＲ３００は、入力Ａ及びＢの種々の状態組み合わせに対して出力Ｑの適当な状態を提供する。
図３Ａに示されているように、入力Ａを受け取るノード３０１は、インバータ３１０の入力とＰＭＯＳトランジスタ３１４のゲートの両方に接続されている。入力Ｂを受け取るノード３０２は、インバータ３１１の入力に接続されている。インバータ３１０の出力は、ノード３０３に接続されている。ノード３０３は、１）ＮＭＯＳトランジスタ３１２の第１端子、２）ＰＭＯＳトランジスタ３１６のゲート、３）ＮＭＯＳトランジスタ３１３のゲートに接続されている。インバータ３１１の出力はノード３０４に接続されている。
ノード３０４は、１）ＮＭＯＳトランジスタ３１２のゲート、２）ＰＭＯＳトランジスタ３１５のゲート、３）ＮＭＯＳトランジスタ３１３の第１端子、及び４）ＰＭＯＳトランジスタ３１４の第１端子に接続されている。
ノード３０５は、１）ＮＭＯＳトランジスタ３１２の第２端子、２）ＮＭＯＳトランジスタ３１３の第２端子、３）ＰＭＯＳトランジスタ３１４の第２端子、４）ＰＭＯＳトランジスタ３１６の第２端子のそれぞれに接続されている。ＰＭＯＳトランジスタ３１５の第１端子は電源（ＶＤＤ）に接続されている。ＰＭＯＳトランジスタ３１５の第２端子は、ＰＭＯＳトランジスタ３１６の第１端子に接続されているノード３０６に接続されている。ノード３０５はインバータ３１７の入力に接続されている。インバータ３１７の出力は、ＸＯＲ３００の出力Ｑを提供するノード３０７に接続されている。
図３Ｂ〜３Ｅの状態表は、入力Ａ及びＢに異なる状態組み合わせを適用した場合のＸＯＲ３００の種々のノード（ノード３０１からノード３０７まで）の異なる状態を示す。インバータ３１０、３１１、及び３１７のそれぞれは、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタを具備する。したがって、全部で６つのＰＭＯＳトランジスタと６つのＮＭＯＳトランジスタを具備する従来のＸＯＲ１００と比較して、ＸＯＲ３００は、全部で６つのＰＭＯＳトランジスタと５つのＮＭＯＳトランジスタを具備し、それによって１つのＮＭＯＳトランジスタを節約している。
図３Ｂ〜図３Ｅに示すように、２入力ＸＯＲ３００は、入力Ａ及びＢの４つの固有の組み合わせを処理するように規定される。特に、ＮＭＯＳトランジスタ３１３及びＰＭＯＳトランジスタ３１４は、ともに、入力Ａによって制御される伝送ゲート３５０を画定する。入力Ａの状態がロウのとき、すなわち論理０のとき、伝送ゲート３５０は、出力Ｑの状態の制御に貢献して出力Ｑの状態が入力Ｂの状態に一致する。ＮＭＯＳトランジスタ３１２は、入力Ｂによって制御されるパスゲート３６０を画定する。入力Ｂの状態がロウのとき、すなわち論理０のとき、パスゲート３６０は、出力Ｑの状態の制御に貢献して出力Ｑの状態が入力Ａの状態に一致する。
ＰＭＯＳトランジスタ３１５及び３１６は、ともに、入力Ａ及びＢの両方によって制御されるプルアップロジック３７０を画定する。入力Ａの状態と入力Ｂの状態の両方がハイのとき、すなわち論理１のとき、伝送ゲート３５０とパスゲート３６０の両方がディセーブル（disabled、不能）になり、プルアップロジック３７０が出力Ｑの状態を制御し、出力Ｑの状態がロウ、すなわち論理０、になる。入力Ａ及びＢの状態のどちらかがロウのとき、すなわち論理０のとき、プルアップロジック３７０はディセーブルになる。
ＸＯＲ３００は、以下のいずれかで規定される：
・入力Ｂによって制御されるパスゲート３６０によって、入力Ａの状態のバージョンを出力Ｑに通過させる、
・入力Ａによって制御される伝送ゲート３５０によって、入力Ｂの状態のバージョンを出力Ｑへ通過させる、または
・入力Ａ及びＢの両方の制御のもと、プルアップロジック３７０によって出力Ｑの状態をロウに駆動する。
上記のように、ＸＯＲロジック回路３００は、第１の入力Ａノード３０１、第２の入力Ｂノード３０２、及び出力Ｑノード３０７を具備する。パスゲート３６０は、第２の入力ノード３０２に存在するロジック状態によって制御されるように接続される。パスゲート３６０は、第２の入力ノード３０２に存在するロジック状態によって伝送するように制御されたときに、第１の入力ノード３０１に存在するロジック状態のバージョンを出力ノード３０７へ通過させるように接続される。伝送ゲート３５０は、第１の入力ノード３０１に存在するロジック状態によって制御されるように接続される。伝送ゲート３５０は、第１の入力ノード３０１に存在するロジック状態によって伝送するように制御されたときに、第２の入力ノード３０２に存在するロジック状態のバージョンを出力ノード３０７へ通過させるように接続される。プルアップロジック３７０は、第１の入力ノード３０１に存在するロジック状態と第２の入力ノード３０２に存在するロジック状態の両方によって制御されるように接続される。プルアップロジック３７０は、第１の入力ノード３０１に存在するロジック状態と第２の入力ノード３０２に存在するロジック状態の両方がハイのときに、出力ノード３０７に存在する状態をロウに駆動するように接続される。
図３Ｆは、本発明の一実施形態によるＸＯＲ３００のレイアウトを示す。一実施形態では、ＸＯＲ３００のレイアウトは、本明細書で説明されるように、制限的ゲートレベルレイアウトアーキテクチャに基づいて画定される。インバータ３１０は、単一のゲート電極トラック３８０に沿って画定された連続的なゲート電極構造３１０Ｇを共有するＰＭＯＳトランジスタ３１０ＰとＮＭＯＳトランジスタ３１０Ｎによって画定される。インバータ３１１は、単一のゲート電極トラック３８４に沿って画定された連続的なゲート電極構造３１１Ｇを共有するＰＭＯＳトランジスタ３１１ＰとＮＭＯＳトランジスタ３１１Ｎによって画定される。インバータ３１７は、単一のゲート電極トラック３８５に沿って画定された連続的なゲート電極構造３１７Ｇを共有するＰＭＯＳトランジスタ３１７ＰとＮＭＯＳトランジスタ３１７Ｎによって画定される。
プルアップロジック３７０のＰＭＯＳトランジスタ３１５とパスゲート３６０のＮＭＯＳトランジスタ３１２は、単一ゲート電極トラック３８１に沿って画定される連続的なゲート電極構造３８１Ｇを共有する。プルアップロジック３７０のＰＭＯＳトランジスタ３１６と伝送ゲート３５０のＮＭＯＳトランジスタ３１３は、単一ゲート電極トラック３８２に沿って画定される連続的なゲート電極構造３８２Ｇを共有する。伝送ゲート３５０のＰＭＯＳトランジスタ３１４は、単一ゲート電極トラック３８３に沿って画定される。ノード３０１〜３０７は、図３Ａに示されるような種々のトランジスタ間の接続を行うように、ＸＯＲ３００レイアウト内で、コンタクト、相互接続構造（Ｍ１，Ｍ２）、及びヴィア（Ｖｉａ１）の種々の組み合わせによって画定される。
当然のことながら、ＸＯＲ３００のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、６つの隣接するゲート電極トラック（３８０〜３８５）を使用して画定される。一実施形態では、６つの隣接するゲート電極トラック（３８０〜３８５）は、均一に離間されている。しかし、他の実施形態では、６つの隣接するゲート電極トラック（３８０〜３８５）を離間させるために、異なる垂直方向スペースを使用することができる。また、当然のことながら、ＸＯＲ３００のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、対向するゲート電極ライン端の配置を必要としない。言い換えれば、ＸＯＲ３００レイアウト内の任意のゲート電極トラックに沿ってエンドツーエンド（end-to-end）に置かれたゲート電極構造がない。したがって、ゲート電極フィーチャー間のエンドツーエンドスペースを製造することに関連したリソグラフィの困難性が回避される。
また、Ｐ型拡散領域及びＮ型拡散領域の間に任意のゲート電極トラックに沿って置かれたエンドツーエンド・ゲート電極スペースが存在しないので、Ｐ型及びＮ型拡散領域間の垂直方向のレイアウトスペースを、エンドツーエンド・ゲート電極スペースの配置／製造に関連したデザインルールによって規定されるような、最小サイズ要求に従う必要がない。したがって、ある実施形態において必要であれば、Ｐ型及びＮ型拡散領域間のスペースをより近づけることにより、ＸＯＲ３００レイアウトの全体のセル高さ、すなわちＶＤＤ及びＧＮＤ間の垂直方向距離を減らすことができる。
さらに、図３Ａ及び図３Ｆの実施例は、ＰＭＯＳトランジスタ３１５のゲートが第２の入力インバータ３１１の出力に接続され、ＰＭＯＳトランジスタ３１６のゲートが第１の入力インバータ３１０の出力に接続さるように画定されたプルアップロジック３７０を示すが、当然のことながら、ＰＭＯＳトランジスタ３１５及び３１６の積み重ねを逆にすることが可能である。とくに、一実施形態では、プルアップロジック３７０は、ＰＭＯＳトランジスタ３１５が第１の入力インバータ３１０の出力に接続され、ＰＭＯＳトランジスタ３１６のゲートが第２の入力インバータ３１１の出力に接続されるように画定される。
（ＸＮＯＲ回路及びレイアウトの実施形態）
図２Ａは、本発明の一実施形態によるＸＮＯＲロジックゲート回路２００（以下、「ＸＮＯＲ２００」）を示す。ＸＮＯＲ２００は、２つの入力Ａ及びＢと１つの出力Ｑを具備する。入力Ａはノード２０１に供給される。入力Ｂはノード２０２に供給される。出力Ｑはノード２０７から供給される。図２Ｂ〜図２Ｅは、本発明の一実施形態によるＸＮＯＲ２００の状態表を示す。図２Ｂ〜図２Ｅに示されているように、ＸＮＯＲ２００は、入力Ａ及びＢの種々の状態組み合わせに対して出力Ｑの適当な状態を提供する。
図２Ａに示されているように、入力Ａを受け取るノード２０１は、インバータ２１０の入力とＮＭＯＳトランジスタ２１４のゲートの両方に接続されている。入力Ｂを受け取るノード２０２は、インバータ２１１の入力に接続されている。インバータ２１０の出力は、ノード２０３に接続されている。ノード２０３は、１）ＰＭＯＳトランジスタ２１２の第１端子、２）ＰＭＯＳトランジスタ２１３のゲート、３）ＮＭＯＳトランジスタ２１５のゲートに接続されている。インバータ２１１の出力はノード２０４に接続されている。
ノード２０４は、１）ＰＭＯＳトランジスタ２１２のゲート、２）ＮＭＯＳトランジスタ２１６のゲート、３）ＰＭＯＳトランジスタ２１３の第１端子、及び４）ＮＭＯＳトランジスタ２１４の第１端子に接続されている。
ノード２０５は、１）ＰＭＯＳトランジスタ２１２の第２端子、２）ＰＭＯＳトランジスタ２１３の第２端子、３）ＮＭＯＳトランジスタ２１４の第２端子、及び４）ＮＭＯＳトランジスタ２１５の第２端子のそれぞれに接続されている。ＮＭＯＳトランジスタ２１６の第１端子は基準接地電位（ＧＮＤ）に接続されている。ＮＭＯＳトランジスタ２１６の第２端子は、ＮＭＯＳトランジスタ２１５の第１端子に接続されているノード２０６に接続されている。ノード２０５はインバータ２１７の入力に接続されている。インバータ２１７の出力は、ＸＮＯＲ２００の出力Ｑを提供するノード２０７に接続されている。図２Ｂ〜図２Ｅの状態表は、入力Ａ及びＢに異なる状態組み合わせを適用した場合のＸＮＯＲ２００の種々のノード（ノード２０１からノード２０７まで）の異なる状態を示す。インバータ２１０、２１１、及び２１７のそれぞれは、１つのＰＭＯＳトランジスタと１つのＮＭＯＳトランジスタを具備する。したがって、ＸＮＯＲ２００は、全部で５つのＰＭＯＳトランジスタと６つのＮＭＯＳトランジスタを具備する。
図２Ｂ〜図２Ｅに示すように、２入力ＸＮＯＲ２００は、入力Ａ及びＢの４つの固有の組み合わせを処理するように規定される。特に、ＰＭＯＳトランジスタ２１３及びＮＭＯＳトランジスタ２１４は、ともに、入力Ａによって制御される伝送ゲート２５０を画定する。入力Ａの状態がハイのとき、すなわち論理１のとき、伝送ゲート２５０は、出力Ｑの状態の制御に貢献して出力Ｑの状態が入力Ｂの状態に一致する。ＰＭＯＳトランジスタ２１２は、入力Ｂによって制御されるパスゲート２６０を画定する。入力Ｂの状態がハイのとき、すなわち論理１のとき、パスゲート２６０は、出力Ｑの状態の制御に貢献して出力Ｑの状態が入力Ａの状態に一致する。
ＮＭＯＳトランジスタ２１５及び２１６は、ともに、入力Ａ及びＢの両方によって制御されるプルダウンロジック２７０を画定する。入力Ａの状態と入力Ｂの状態の両方がロウのとき、すなわち論理０のとき、伝送ゲート２５０とパスゲート２６０の両方がディセーブル（disabled、不能）になり、プルダウンロジック２７０が出力Ｑの状態を制御し、出力Ｑの状態がハイ、すなわち論理１、になる。入力Ａ及びＢの状態のどちらかがハイのとき、すなわち論理１のとき、プルダウンロジック２７０はディセーブルになる。
上記に基づいて、ＸＮＯＲ２００は、以下のいずれかで規定される：
・入力Ｂによって制御されるパスゲート２６０によって、入力Ａの状態のバージョンを出力Ｑに通過させる、
・入力Ａによって制御される伝送ゲート２５０によって、入力Ｂの状態のバージョンを出力Ｑへ通過させる、または
・入力Ａ及びＢの両方の制御のもと、プルダウンロジック２７０によって出力Ｑの状態をハイに駆動する。
上記のように、ＸＮＯＲロジック回路２００は、第１の入力Ａノード２０１、第２の入力Ｂノード２０２、及び出力Ｑノード２０７を具備する。パスゲート２６０は、第２の入力ノード２０２に存在するロジック状態によって制御されるように接続される。パスゲート２６０は、第２の入力ノード２０２に存在するロジック状態によって伝送するように制御されたときに、第１の入力ノード２０１に存在するロジック状態のバージョンを出力ノード２０７へ通過させるように接続される。伝送ゲート２５０は、第１の入力ノード２０１に存在するロジック状態によって制御されるように接続される。伝送ゲート２５０は、第１の入力ノード２０１に存在するロジック状態によって伝送するように制御されたときに、第２の入力ノード２０２に存在するロジック状態のバージョンを出力ノード２０７へ通過させるように接続される。プルダウンロジック２７０は、第１の入力ノード２０１に存在するロジック状態と第２の入力ノード２０２に存在するロジック状態の両方によって制御されるように接続される。プルダウンロジック２７０は、第１の入力ノード２０１に存在するロジック状態と第２の入力ノード２０２に存在するロジック状態の両方がロウのときに、出力ノード２０７に存在する状態をハイに駆動するように接続される。
図２Ｆは、本発明の一実施形態によるＸＮＯＲ２００のレイアウトを示す。一実施形態では、ＸＮＯＲ２００のレイアウトは、本明細書で説明されるように、制限的ゲートレベルレイアウトアーキテクチャに基づいて画定される。インバータ２１０は、単一のゲート電極トラック２８０に沿って画定された連続的なゲート電極構造２１０Ｇを共有するＰＭＯＳトランジスタ２１０ＰとＮＭＯＳトランジスタ２１０Ｎによって画定される。インバータ２１１は、単一のゲート電極トラック２８４に沿って画定された連続的なゲート電極構造２１１Ｇを共有するＰＭＯＳトランジスタ２１１ＰとＮＭＯＳトランジスタ２１１Ｎによって画定される。インバータ２１７は、単一のゲート電極トラック２８５に沿って画定された連続的なゲート電極構造２１７Ｇを共有するＰＭＯＳトランジスタ２１７ＰとＮＭＯＳトランジスタ２１７Ｎによって画定される。
プルダウンロジック２７０のＮＭＯＳトランジスタ２１６とパスゲート２６０のＰＭＯＳトランジスタ２１２は、単一ゲート電極トラック２８１に沿って画定される連続的なゲート電極構造２８１Ｇを共有する。プルダウンロジック２７０のＮＭＯＳトランジスタ２１５と伝送ゲート２５０のＰＭＯＳトランジスタ２１３は、単一ゲート電極トラック２８２に沿って画定される連続的なゲート電極構造２８２Ｇを共有する。伝送ゲート２５０のＮＭＯＳトランジスタ２１４は、単一ゲート電極トラック２８３に沿って画定される。ノード２０１〜２０７は、図２Ａに示されるような種々のトランジスタ間の接続を行うように、ＸＮＯＲ２００レイアウト内で、コンタクト、相互接続構造（Ｍ１，Ｍ２）、及びヴィア（Ｖｉａ１）の種々の組み合わせによって画定される。
当然のことながら、ＸＮＯＲ２００のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、６つの隣接するゲート電極トラック（２８０〜２８５）を使用して画定される。一実施形態では、６つの隣接するゲート電極トラック（２８０〜２８５）は、均一に離間されている。しかし、他の実施形態では、６つの隣接するゲート電極トラック（２８０〜２８５）を離間させるために、異なる垂直方向スペースを使用することができる。また、当然のことながら、ＸＮＯＲ２００のレイアウトは、制限的ゲート電極アーキテクチャによって画定されたときに、対向するゲート電極ライン端の配置を必要としない。言い換えれば、ＸＮＯＲ２００レイアウト内の任意のゲート電極トラックに沿ってエンドツーエンド（end-to-end）に置かれたゲート電極構造がない。したがって、ゲート電極フィーチャー間のエンドツーエンドスペースを製造することに関連したリソグラフィの困難性が回避される。
また、Ｐ型拡散領域及びＮ型拡散領域の間に任意のゲート電極トラックに沿って置かれたエンドツーエンド・ゲート電極スペースが存在しないので、Ｐ型及びＮ型拡散領域間の垂直方向のレイアウトスペースを、エンドツーエンド・ゲート電極スペースの配置／製造に関連したデザインルールによって規定されるような、最小サイズ要求に従う必要がない。したがって、ある実施形態において必要であれば、Ｐ型及びＮ型拡散領域間のスペースをより近づけることにより、ＸＮＯＲ２００レイアウトの全体のセル高さ、すなわちＶＤＤ及びＧＮＤ間の垂直方向距離を減らすことができる。
当然のことながら、本明細書で記載されたＸＯＲ３００回路及び関連レイアウトは、出力インバータ３１７を取り除くことにより、ＸＮＯＲ回路及び関連レイアウトに変換することができる。この変換された構成では、出力ノード３０７はノード３０５に相当し、出力Ｑと入力Ａ及びＢの間の関係は、ＸＮＯＲ２００の図２Ｂ〜図２Ｅの状態表に示されたものと同じになる。
当然のことながら、本明細書で示したＸＮＯＲ２００回路及び関連レイアウトは、出力インバータ２１７を取り除くことにより、ＸＯＲ回路及び関連レイアウトに変換することができる。この変換された構成では、出力ノード２０７はノード２０５に相当し、出力Ｑと入力Ａ及びＢの間の関係は、ＸＯＲ３００の図３Ｂ〜図３Ｅの状態表に示されたものと同じになる。
さらに、図２Ａ及び図２Ｆの実施例は、ＮＭＯＳトランジスタ２１６のゲートが第２の入力インバータ２１１の出力に接続され、ＮＭＯＳトランジスタ２１５のゲートが第１の入力インバータ２１０の出力に接続さるように画定されたプルダウンロジック２７０を示すが、当然のことながら、ＮＭＯＳトランジスタ２１６及び２１５の積み重ねを逆にすることが可能である。とくに、一実施形態では、プルダウンロジック２７０は、ＮＭＯＳトランジスタ２１６が第１の入力インバータ２１０の出力に接続され、ＮＭＯＳトランジスタ２１５のゲートが第２の入力インバータ２１１の出力に接続されるように画定される。
（制限的ゲートレベルレイアウトアーキテクチャ）
上記のように、本発明によるＸＯＲ３００及びＸＮＯＲ２００回路は、半導体チップの一部の制限的ゲートレベルレイアウトアーキテクチャ内で実現される。ゲートレベルのために、多数の平行な仮想ラインが、レイアウトにわたって規定される。これらの平行な仮想ラインは、ゲート電極トラックと称され、それらは、レイアウト内の種々のトランジスタのゲート電極の配置の指標として使用される。一実施形態では、ゲート電極トラックを形成する平行な仮想ラインは、仕様のゲート電極ピッチに等しい、それらの間の垂直方向スペースによって規定される。したがって、ゲート電極トラック上のゲート電極セグメントの配置は、仕様のゲート電極ピッチに対応する。他の実施形態では、ゲート電極トラックは、仕様のゲート電極ピッチ以上の種々のピッチで離間される。
図４Ａは、本発明の一実施形態による、制限的ゲートレベルレイアウトアーキテクチャ内で規定されたゲート電極トラック４０１Ａ〜４０１Ｅの一例を示す。ゲート電極トラック４０１Ａ〜４０１Ｅは、それらの間に、仕様のゲート電極ピッチ４０７に等しい垂直方向スペースを有して、チップのゲートレベルレイアウトにわたって延長した平行な仮想ラインによって形成されている。説明のため、図４Ａに相補的な拡散領域４０３及び４０５が示されている。当然のことながら、拡散領域４０３及び４０５は、ゲートレベルの下の拡散レベルで規定される。また、当然のことながら、拡散領域４０３及び４０５は、例示として示されるものであって、制限的ゲートレベルレイアウトアーキテクチャに関連して拡散レベル内の拡散領域サイズ、形状、及び／又は配置が限定されるものではない。
制限的ゲートレベルレイアウトアーキテクチャ内で、ゲートレベルフィーチャーレイアウトチャンネルは、所定のゲート電極トラックに隣接するゲート電極トラック間で拡がるように、所定のゲート電極トラック近くで画定される。例えば、ゲートレベルフィーチャーレイアウトチャンネル４０１Ａ−１〜４０１Ｅ−１は、それぞれ、ゲート電極トラック４０１Ａ〜４０１Ｅの近くで画定される。当然のことながら、各ゲート電極トラックは、対応するゲートレベルフィーチャーレイアウトチャンネルを有する。また、規定されたレイアウトスペースのエッジに隣接して、例えばセル境界に隣接して配置されたゲート電極トラックのために、ゲートレベルフィーチャーレイアウトチャンネル４０１Ａ−１〜４０１Ｅ−１によって例示されるように、あたかも規定のレイアウトスペースの外側に仮想ゲート電極トラックがあるかのように、対応するゲートレベルフィーチャーレイアウトチャンネルが拡がる。さらに、当然のことながら、各ゲートレベルフィーチャーレイアウトチャンネルは、その対応するゲート電極トラックの全体の長さに沿って延長するように画定される。したがって、各ゲートレベルフィーチャーレイアウトチャンネルは、ゲートレベルレイアウトが関連するチップの部分内でゲートレベルレイアウトにわたって拡がるように画定される。
制限的ゲートレベルレイアウトアーキテクチャ内で、所定のゲート電極トラックに関連するゲートレベルフィーチャーは、その所定のゲート電極トラックに関連するゲートレベルフィーチャーレイアウトチャンネル内で画定される。連続的なゲートレベルフィーチャーは、トランジスタのゲート電極を画定する部分と、トランジスタのゲート電極を画定しない部分の両方を含むことが可能である。したがって、連続的なゲートレベルフィーチャーは、下層チップレベルの拡散領域及び誘電体領域の両方にわたって延長することが可能である。
一実施形態において、トランジスタのゲート電極を形成するゲートレベルフィーチャーの各部分の実質的な中心が、所定のゲート電極トラック上にあるように配置される。さらに、この実施形態において、トランジスタのゲート電極を形成しないゲートレベルフィーチャーの部分は、所定のゲート電極トラックに関連するゲートレベルフィーチャーレイアウトチャンネル内に配置されることが可能である。したがって、所定のゲートレベルフィーチャーのゲート電極部分の中心が、所定のゲートレベルフィーチャーレイアウトチャンネルに対応するゲート電極トラック上にある限り、並びに、所定のゲートレベルフィーチャーが、隣接するゲートレベルレイアウトチャンネル内の他のゲートレベルフィーチャーに関するデザインルールのスペース要求に整合している限り、所定のゲートレベルフィーチャーは、所定のゲートレベルフィーチャーレイアウトチャンネル内の本質的にどこにでも画定されることが可能である。さらに、隣接するゲート電極トラックに関連するゲートレベルフィーチャーレイアウトチャンネル内で画定されるゲートレベルフィーチャー間で物理的なコンタクトが防止される。
図４Ｂは、本発明の一実施形態による、そこで画定された多くの実例的なゲートレベルフィーチャー４０９〜４２３を有する図４Ａの制限的ゲートレベルレイアウトアーキテクチャの一例を示す。ゲートレベルフィーチャー４０９は、ゲート電極トラック４０１Ａに関連するゲートレベルフィーチャーレイアウトチャンネル４０１Ａ−１内で画定される。
ゲートレベルフィーチャー４０９のゲート電極部分の実質的な中心は、ゲート電極トラック４０１Ａ上にある。また、ゲートレベルフィーチャー４０９の非ゲート電極部分は、隣接ゲートレベルフィーチャーレイアウトチャンネル４０１Ｂ−１内で画定されたゲートレベルフィーチャー４１１及び４１３に対するデザインルールのスペース要求を維持する。
同様に、ゲートレベルフィーチャー４１１〜４２３は、それらの各ゲートレベルフィーチャーレイアウトチャンネル内で画定され、それらのゲート電極部分の実質的な中心が、それらの各ゲートレベルフィーチャーレイアウトチャンネルに対応するゲート電極トラック上にある。また、当然のことながら、ゲートレベルフィーチャー４１１〜４２３のそれぞれは、隣接ゲートレベルフィーチャーレイアウトチャンネル内で画定されたゲートレベルフィーチャーに対するデザインルールのスペース要求を維持し、隣接ゲートレベルフィーチャーレイアウトチャンネル内で画定された他のゲートレベルフィーチャーとの物理的なコンタクトを防止する。
ゲート電極は、拡散領域上を延長する各ゲートレベルフィーチャーの部分に対応し、各ゲートレベルフィーチャーは、全体として、ゲートレベルフィーチャーレイアウトチャンネル内で画定される。各ゲートレベルフィーチャーは、隣接ゲートレベルフィーチャーレイアウトチャンネル内で画定された他のゲートレベルフィーチャーと物理的に接触することなく、そのゲートレベルフィーチャーレイアウトチャンネル内で画定される。図４Ｂの例示的なゲートレベルフィーチャーレイアウトチャンネル４０１Ａ−１〜４０１Ｅ−１によって示されるように、各ゲートレベルフィーチャーレイアウトチャンネルは、所定のゲート電極トラックに関連し、所定のゲート電極トラックに沿って、所定のゲート電極トラックから、隣接ゲート電極トラック又はレイアウト境界の外の仮想ゲート電極トラックのうち近い方へ、それぞれ反対方向に垂直外側に延長するレイアウト領域に対応する。
いくつかのゲートレベルフィーチャーは、それらの長さに沿って多くの位置で画定された１つ又は２つ以上のコンタクトヘッド（contact head）部分を有しうる。所定のゲートレベルフィーチャーのコンタクトヘッド部分は、ゲートコンタクト構造を受け入れるのに十分なサイズの高さと幅を有するゲートレベルフィーチャーのセグメント（segment）として画定され、「幅」は、所定のゲートレベルフィーチャーのゲート電極トラックに対して垂直方向に基板全域で規定され、「高さ」は、所定のゲートレベルフィーチャーのゲート電極トラックに対して平行方向に基板全域で規定される。当然のことながら、ゲートレベルフィーチャーのコンタクトヘッドは、上方から見たとき、四角または矩形を含む本質的に任意のレイアウト形状によって画定されうる。また、レイアウト要求及び回路設計に応じて、ゲートレベルフィーチャーの所定のコンタクトヘッド部分は、その上で画定されるゲートコンタクトを有したり、有しなかったりする。
本明細書に記載された種々の実施形態のゲートレベルは、上述のように、制限的ゲートレベルとして画定される。ゲートレベルフィーチャーにいくつかは、トランジスタ素子のゲート電極を形成する。他のゲートレベルフィーチャーは、ゲートレベル内の２点間で延長する導電性セグメントを形成することができる。また、他のゲートレベルフィーチャーは、集積回路動作に関して非機能的でありうる。当然のことながら、ゲートレベルフィーチャーのそれぞれは、機能に関係なく、隣接するゲートレベルフィーチャーレイアウトチャンネルでもって画定される他のゲートレベルフィーチャーと物理的な接触をすることなく、それらの各ゲートレベルフィーチャーレイアウトチャンネル内のゲートレベル全域にわたって拡がるように画定される。
一実施形態において、ゲートレベルフィーチャーは、製造及び設計プロセスで正確に予測されて最適化された有限数の制御されたレイアウト形状間（シェイプツーシェイプ（shape-to-shape））のリソグラフィック相互作用を提供するように画定される。この実施形態において、ゲートレベルフィーチャーは、高確率で正確に予測して緩和することができないレイアウト内の逆のリソグラフィック相互作用を生成するかもしれないレイアウト形状間の空間的相互関係を防止するように画定される。しかし、当然のことながら、ゲートレベルレイアウトチャンネル内のゲートレベルフィーチャーの方向の変更は、対応するリソグラフィック相互作用が予測可能であり、管理可能であるとき、受け入れ可能である。
当然のことながら、ゲートレベルフィーチャーのそれぞれは、機能に関係なく、非ゲートレベルフィーチャーを使用することなく、異なるゲート電極トラックに沿って画定される他のゲートレベルフィーチャーにゲートレベル内で直接接続するように構成された所定のゲート電極トラックに沿ったゲートレベルフィーチャーがないように画定される。さらに、異なるゲート電極トラックに関連する異なるゲートレベルレイアウトチャンネル内に配置されたゲートレベルフィーチャー間の各接続は、１つ又は２つ以上の非ゲートレベルフィーチャーを介して行われるが、その非ゲートレベルフィーチャーは上位の相互接続レベル、すなわちゲートレベルの上の１つ又は２つ以上の相互接続レベルを介して、またはゲートレベルの下の局所的な相互接続フィーチャーにより、画定されうる。
当然のことながら、本明細書で開示されるＸＯＲ３００及びＸＮＯＲ２００回路及びレイアウトは、コンピュータが読み取り可能な媒体上のデジタルフォーマットのような具体的な形態に格納することが可能である。例えば、本明細書で開示されるＸＯＲ３００及び／又はＸＮＯＲ２００回路のレイアウトは、１つ又は２つ以上のセルライブラリから選択可能な１つ又は２つ以上のセルとして、レイアウトデータファイル内に格納することが可能である。レイアウトデータファイルは、ＧＤＳ２（グラフィックデータシステム；Graphic Fata System）データベースファイル、ＯＡＳＩＳ（オープンアートワークシステムインターチャンジ標準；Open Artwork System Interchange Standard）データベースファイル、又は半導体素子レイアウトの格納及び通信に適した他の任意の種類のデータファイルフォーマットとしてフォーマットすることができる。また、ＸＯＲ３００及び／又はＸＮＯＲ２００回路のマルチレベルレイアウトは、より大きい半導体素子のマルチレベルレイアウトの内に含まれることも可能である。より大きい半導体素子のマルチレベルレイアウトもまた、上記のようなレイアウトデータファイルの形態内に格納されることも可能である。
また、本明細書に記載された発明は、コンピュータが読み取り可能な媒体上のコンピュータが読み取り可能なコードとして具現化されることも可能である。例えば、コンピュータが読み取り可能なコードは、ＸＯＲ３００及び／又はＸＮＯＲ２００回路レイアウトが格納されるレイアウトデータファイルを含むことが可能である。また、コンピュータが読み取り可能なコードは、ＸＯＲ３００及び／又はＸＮＯＲ２００回路レイアウトを含む１つ又は２つ以上のレイアウトライブラリ及び／又はセルを選択するためのプログラム命令を含むことが可能である。また、レイアウトライブラリ及び／又はセルは、コンピュータが読み取り可能な媒体上のデジタルフォーマット内に格納されることが可能である。
本明細書で述べたコンピュータが読み取り可能な媒体は、データを格納することができ、コンピュータシステムによって後で読み出すことができる任意のデータ記憶デバイスである。コンピュータが読み取り可能な媒体の例は、ハードドライブ、ネットワークアタッチトストレージ（ＮＡＳ；network attached storage）、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、及び他の光学的及び否光学的データ格納デバイスを含む。コンピュータが読み取り可能な媒体は、また、コンピュータが読み取り可能なコードが分散して格納されて実行されるように、接続コンピュータシステムのネットワーク上に分散されることが可能である。
本発明の部分を形成する本明細書で述べたすべてのオペレーションは、有用なマシーンオペレーションである。本発明は、また、これらのオペレーションを実現するためのデバイス又は装置に関する。装置は、特に、特定目的のコンピュータのような所定の目的のために構成されうる。特定目的のコンピュータとして定義されたとき、そのコンピュータは、また、特定目的の部分ではない他の処理、プログラム実行又はルーティーンを実行することができるが、さらに、特定目的のためのオペレーションも可能である。または、そのオペレーションは、コンピュータメモリ、キャッシュに格納された、またはネットワークを介して取得した１つ又は２つ以上のコンピュータプログラムによって選択的に起動され又は構成された一般目的のコンピュータによって処理されうる。ネットワークを介してデータが取得されたとき、そのデータは、ネットワーク上の他のコンピュータ、例えばコンピュータ資源のクラウド、によって処理されるかもしれない。
本発明の実施形態は、また、１つの状態から他の状態へ変換するマシーンとして画定することができる。そのデータは、電子信号及び電子的な処理データとして表現することができるアーティクルを表しうる。変換されたデータは、場合によっては、データの変換の結果として生ずる物理的なオブジェクトを表示し、ディスプレイ上に視覚的に描写されることが可能である。変換されたデータは、物理的及び具体的なオブジェクトの構築又は描写を可能にする一般的又は特定のフォーマットで、記憶装置に保存することが可能である。このような例において、プロセッサは、このようにして、１つの物から他の物へデータを変換する。さらに、その方法は、ネットワークを介して接続された１つ又２つ以上のマシーン又はプロセッサによって処理されうる。各マシーンは、１つの状態又は物から他の状態又は物へデータを変換することができ、また、データを処理することができ、データを記憶装置に保存することができ、ネットワークを介してデータを伝送することができ、結果を表示することができ、またはその結果を他のマシーンに通信することができる。
当然のことながら、本明細書で開示されたＸＯＲ３００及びＸＮＯＲ２００回路及びレイアウトは、半導体デバイス又はチップの部分として製造することが可能である。集積回路、メモリセルなどのような半導体デバイスの製造において、一連の製造オペレーションは、半導体ウェハ上にフィーチャーを画定するように実施される。そのウェハは、シリコン基板上で画定されるマルチレベル構造の形態の集積回路デバイスを含む。基板レベルにおいて、拡散領域を有するトランジスタ素子が形成される。次のレベルにおいて、相互接続金属化ラインがパターニングされてトランジスタ素子に電気的に接続され、所望の集積回路デバイスを画定する。また、パターニングされた導電層は、誘電体材料によって、他の導電層から絶縁される。
いくつかの実施形態に関して本発明が説明されてきたが、当然のことながら、前記の明細書を読み、図面を検討した当業者は、種々の改変、追加、置換及びそれの等価物を具現化するであろう。したがって、本発明は、本発明の真の精神及び範囲内に含まれるものとして、このような改変、追加、置換及びそれの等価物のすべてを含むことが意図される。
２００ ＸＮＯＲ（排他的否定論理和ロジック回路）
２５０，３５０ 伝送ゲート
２６０，３６０ パスゲート
２７０ プルダウンロジック
３００ ＸＯＲ（排他的論理和ロジック回路）
３７０ プルアップロジック

Claims (38)

  1. 第１の入力ノードと、
    第２の入力ノードと、
    出力ノードと、
    前記第２の入力ノードに存在するロジック状態によって制御されるように接続され、前記第２の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第１の入力ノードに存在するロジック状態のバージョンを前記出力ノードに通すように接続されたパスゲートと、
    前記第１の入力ノードに存在するロジック状態によって制御されるように接続され、前記第１の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第２の入力ノードに存在するロジック状態のバージョンを前記出力ノードに通すように接続された伝送ゲートと、
    前記第１の入力ノードに存在する前記ロジック状態と前記第２の入力ノードに存在する前記ロジック状態の両方によって制御されるように接続され、前記第１の入力ノードに存在する前記ロジック状態と前記第２の入力ノードに存在する前記ロジック状態の両方がハイのとき、前記出力ノードに存在する状態をロウに駆動するように接続されたプルアップロジックと、を有することを特徴とする排他的論理和ロジック回路。
  2. 請求項１記載の排他的論理和ロジック回路において、さらに、
    前記第１の入力ノードに接続された入力と、前記パスゲートに接続された出力とを有する第１の入力インバータと、
    前記第２の入力ノードに接続された入力と、前記伝送ゲートに接続された出力とを有する第２の入力インバータと、
    前記パスゲート、前記伝送ゲート及び前記プルアップロジックのそれぞれに接続された入力と、前記出力ノードに接続された出力とを有する出力インバータと、を有することを特徴とする排他的論理和ロジック回路。
  3. 請求項２記載の排他的論理和ロジック回路において、
    前記パスゲートは、前記第２の入力インバータの前記出力に接続されたゲートを有するＮＭＯＳトランジスタとして画定され、前記第２の入力ノードに存在する前記ロジック状態の反転バージョンが前記ＮＭＯＳトランジスタの前記ゲートで受け取られ、
    前記ＮＭＯＳトランジスタは、前記第１の入力インバータの前記出力に接続された第１の端子と、前記出力インバータの前記入力に接続された第２の端子とを有する、ことを特徴とする排他的論理和ロジック回路。
  4. 請求項３記載の排他的論理和ロジック回路において、
    前記ＮＭＯＳトランジスタは、前記第２の入力ノードの前記ロジック状態がロウのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第１の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的論理和ロジック回路。
  5. 請求項２記載の排他的論理和ロジック回路において、
    前記伝送ゲートは、前記第２の入力インバータの前記出力に接続された第１の端子と、前記出力インバータの前記入力に接続された第２の端子とをそれぞれ有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによって画定され、
    前記ＰＭＯＳトランジスタは、前記第１の入力ノードに接続されたゲートを有し、前記ＮＭＯＳトランジスタは、前記第１の入力インバータの前記出力に接続されたゲートを有する、ことを特徴とする排他的論理和ロジック回路。
  6. 請求項５記載の排他的論理和ロジック回路において、
    前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの両方は、前記第１の入力ノードの前記ロジック状態がロウのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第２の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的論理和ロジック回路。
  7. 請求項２記載の排他的論理和ロジック回路において、
    前記プルアップロジックは、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタによって画定され、
    前記第１及び第２のＰＭＯＳトランジスタは、電源と、前記出力インバータの前記入力との間で直列接続されている、ことを特徴とする排他的論理和ロジック回路。
  8. 請求項７記載の排他的論理和ロジック回路において、
    前記第１のＰＭＯＳトランジスタのゲートは、前記第２の入力インバータの前記出力に接続され、
    前記第２のＰＭＯＳトランジスタのゲートは、前記第１の入力インバータの前記出力に接続されている、ことを特徴とする排他的論理和ロジック回路。
  9. 請求項７記載の排他的論理和ロジック回路において、
    前記第１のＰＭＯＳトランジスタのゲートは、前記第１の入力インバータの前記出力に接続され、
    前記第２のＰＭＯＳトランジスタのゲートは、前記第２の入力インバータの前記出力に接続されている、ことを特徴とする排他的論理和ロジック回路。
  10. 請求項７記載の排他的論理和ロジック回路において、
    前記第１及び第２のＰＭＯＳトランジスタの両方は、前記第１及び第２の入力ノードの前記ロジック状態が両方ともハイのときに伝送するように接続され、前記出力ノードの前記ロジック状態がロウに駆動される、ことを特徴とする排他的論理和ロジック回路。
  11. 請求項１記載の排他的論理和ロジック回路において、
    前記排他的論理和ロジック回路は、半導体チップ内で画定されることを特徴とする排他的論理和ロジック回路。
  12. 排他的論理和ロジック回路レイアウトであって、
    ６つのＰＭＯＳトランジスタと、
    ５つのＮＭＯＳトランジスタと、を有し、
    前記５つのＮＭＯＳトランジスタは、それぞれ、前記６つのＰＭＯＳトランジスタのうちの５つとペアになっており、ＮＭＯＳ及びＰＭＯＳトランジスタの各ペアは、５つのゲート電極トラックの各１つに沿って配置された連続的なゲート電極構造を共有するように画定され、
    前記６つのＰＭＯＳトランジスタの６番目は、６番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、前記６番目のＰＭＯＳトランジスタは、前記６番目のゲート電極トラックを、前記排他的論理和ロジック回路レイアウト内の他のトランジスタと共有せず、
    前記６つのゲート電極トラックは、お互いに平行に配向している、ことを特徴とする排他的論理和ロジック回路レイアウト。
  13. 請求項１２記載の排他的論理和ロジック回路レイアウトにおいて、
    前記排他的論理和ロジック回路レイアウトは、間にエンドツーエンドスペースを有する同一線上に配置されたゲート電極がない、ことを特徴とする排他的論理和ロジック回路レイアウト。
  14. 請求項１２記載の排他的論理和ロジック回路レイアウトにおいて、
    各ゲート電極構造は、製図された状態で見たときに実質的に矩形の断面を有する線形構造で画定される、ことを特徴とする排他的論理和ロジック回路レイアウト。
  15. 請求項１２記載の排他的論理和ロジック回路レイアウトにおいて、
    前記６つのゲート電極トラックは均等に離間されている、ことを特徴とする排他的論理和ロジック回路レイアウト。
  16. 請求項１２記載の排他的論理和ロジック回路レイアウトにおいて、
    前記排他的論理和ロジック回路レイアウトは、コンピュータが読み取り可能な媒体上のデジタルフォーマットに記録される、ことを特徴とする排他的論理和ロジック回路レイアウト。
  17. 請求項１６記載の排他的論理和ロジック回路レイアウトにおいて、
    前記デジタルフォーマットは、１つ又は２つ以上の半導体デバイスレイアウトを格納して通信するためのデータファイルフォーマットである、ことを特徴とする排他的論理和ロジック回路レイアウト。
  18. 請求項１６記載の排他的論理和ロジック回路レイアウトにおいて、
    前記コンピュータが読み取り可能な媒体は、前記コンピュータが読み取り可能な媒体から前記デジタルフォーマット内の前記排他的論理和ロジック回路レイアウトをアクセスして取り出すためのプログラム命令を含む、ことを特徴とする排他的論理和ロジック回路レイアウト。
  19. 請求項１８記載の排他的論理和ロジック回路レイアウトにおいて、
    アクセスして取り出すための前記プログラム命令は、前記デジタルフォーマット内の前記排他的論理和ロジック回路レイアウトを含む、ライブラリ、セル、又はライブラリ及びセルの両方を選択するためのプログラム命令を含む、ことを特徴とする排他的論理和ロジック回路レイアウト。
  20. 第１の入力ノードと、
    第２の入力ノードと、
    出力ノードと、
    前記第２の入力ノードに存在するロジック状態によって制御されるように接続され、前記第２の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第１の入力ノードに存在するロジック状態のバージョンを前記出力ノードに通すように接続されたパスゲートと、
    前記第１の入力ノードに存在する前記ロジック状態によって制御されるように接続され、前記第１の入力ノードに存在する前記ロジック状態により伝送するように制御されたとき、前記第２の入力ノードに存在する前記ロジック状態のバージョンを前記出力ノードに通すように接続された伝送ゲートと、
    前記第１の入力ノードに存在する前記ロジック状態と前記第２の入力ノードに存在する前記ロジック状態の両方によって制御されるように接続され、前記第１の入力ノードに存在する前記ロジック状態と前記第２の入力ノードに存在する前記ロジック状態の両方がロウのとき、前記出力ノードに存在する状態をハイに駆動するように接続されたプルダウンロジックと、を有することを特徴とする排他的否定論理和ロジック回路。
  21. 請求項２０記載の排他的否定論理和ロジック回路において、さらに、
    前記第１の入力ノードに接続された入力と、前記パスゲートに接続された出力とを有する第１の入力インバータと、
    前記第２の入力ノードに接続された入力と、前記伝送ゲートに接続された出力とを有する第２の入力インバータと、
    前記パスゲート、前記伝送ゲート及び前記プルダウンロジックのそれぞれに接続された入力と、前記出力ノードに接続された出力とを有する出力インバータと、を有することを特徴とする排他的否定論理和ロジック回路。
  22. 請求項２１記載の排他的否定論理和ロジック回路において、
    前記パスゲートは、前記第２の入力インバータの前記出力に接続されたゲートを有するＰＭＯＳトランジスタとして画定され、前記第２の入力ノードに存在する前記ロジック状態の反転バージョンが前記ＰＭＯＳトランジスタの前記ゲートで受け取られ、
    前記ＰＭＯＳトランジスタは、前記第１の入力インバータの前記出力に接続された第１の端子と、前記出力インバータの前記入力に接続された第２の端子とを有する、ことを特徴とする排他的否定論理和ロジック回路。
  23. 請求項２２記載の排他的否定論理和ロジック回路において、
    前記ＰＭＯＳトランジスタは、前記第２の入力ノードの前記ロジック状態がハイのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第１の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的否定論理和ロジック回路。
  24. 請求項２１記載の排他的否定論理和ロジック回路において、
    前記伝送ゲートは、前記第２の入力インバータの前記出力に接続された第１の端子と、前記出力インバータの前記入力に接続された第２の端子とをそれぞれ有するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタによって画定され、
    前記ＮＭＯＳトランジスタは、前記第１の入力ノードに接続されたゲートを有し、前記ＰＭＯＳトランジスタは、前記第１の入力インバータの前記出力に接続されたゲートを有する、ことを特徴とする排他的否定論理和ロジック回路。
  25. 請求項２４記載の排他的否定論理和ロジック回路において、
    前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタの両方は、前記第１の入力ノードの前記ロジック状態がハイのときに伝送するように接続され、前記出力ノードの前記ロジック状態は、前記第２の入力ノードの前記ロジック状態に一致するようになっている、ことを特徴とする排他的否定論理和ロジック回路。
  26. 請求項２１記載の排他的否定論理和ロジック回路において、
    前記プルダウンロジックは、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタによって画定され、
    前記第１及び第２のＮＭＯＳトランジスタは、基準接地電位と、前記出力インバータの前記入力との間で直列接続されている、ことを特徴とする排他的否定論理和ロジック回路。
  27. 請求項２６記載の排他的否定論理和ロジック回路において、
    前記第１のＮＭＯＳトランジスタのゲートは、前記第２の入力インバータの前記出力に接続され、
    前記第２のＮＭＯＳトランジスタのゲートは、前記第１の入力インバータの前記出力に接続されている、ことを特徴とする排他的否定論理和ロジック回路。
  28. 請求項２６記載の排他的否定論理和ロジック回路において、
    前記第１のＮＭＯＳトランジスタのゲートは、前記第１の入力インバータの前記出力に接続され、
    前記第２のＮＭＯＳトランジスタのゲートは、前記第２の入力インバータの前記出力に接続されている、ことを特徴とする排他的否定論理和ロジック回路。
  29. 請求項２６記載の排他的否定論理和ロジック回路において、
    前記第１及び第２のＮＭＯＳトランジスタの両方は、前記第１及び第２の入力ノードの前記ロジック状態が両方ともロウのときに伝送するように接続され、前記出力ノードの前記ロジック状態がハイに駆動される、ことを特徴とする排他的否定論理和ロジック回路。
  30. 請求項２０記載の排他的否定論理和ロジック回路において、
    前記排他的否定論理和ロジック回路は、半導体チップ内で画定されることを特徴とする排他的否定論理和ロジック回路。
  31. 排他的否定論理和ロジック回路レイアウトであって、
    ５つのＰＭＯＳトランジスタと、
    ６つのＮＭＯＳトランジスタと、を有し、
    前記５つのＰＭＯＳトランジスタは、それぞれ、前記６つのＮＭＯＳトランジスタのうちの５つとペアになっており、
    ＰＭＯＳ及びＮＭＯＳトランジスタの各ペアは、５つのゲート電極トラックの各１つに沿って配置された連続的なゲート電極構造を共有するように画定され、
    前記６つのＮＭＯＳトランジスタの６番目は、６番目のゲート電極トラックに沿って配置されたゲート電極構造によって画定され、前記６番目のＮＭＯＳトランジスタは、前記６番目のゲート電極トラックを、前記排他的否定論理和ロジック回路レイアウト内の他のトランジスタと共有せず、
    前記６つのゲート電極トラックは、お互いに平行に配向している、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
  32. 請求項３１記載の排他的否定論理和ロジック回路レイアウトにおいて、
    前記排他的否定論理和ロジック回路レイアウトは、間にエンドツーエンドスペースを有する同一線上に配置されたゲート電極がない、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
  33. 請求項３１記載の排他的否定論理和ロジック回路レイアウトにおいて、
    各ゲート電極構造は、製図された状態で見たときに実質的に矩形の断面を有する線形構造で画定される、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
  34. 請求項３１記載の排他的否定論理和ロジック回路レイアウトにおいて、
    前記６つのゲート電極トラックは均等に離間されている、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
  35. 請求項３１記載の排他的否定論理和ロジック回路レイアウトにおいて、
    前記排他的否定論理和ロジック回路レイアウトは、コンピュータが読み取り可能な媒体上のデジタルフォーマットに記録される、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
  36. 請求項３５記載の排他的否定論理和ロジック回路レイアウトにおいて、
    前記デジタルフォーマットは、１つ又は２つ以上の半導体デバイスレイアウトを格納して通信するためのデータファイルフォーマットである、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
  37. 請求項３５記載の排他的否定論理和ロジック回路レイアウトにおいて、
    前記コンピュータが読み取り可能な媒体は、前記コンピュータが読み取り可能な媒体から前記デジタルフォーマット内の前記排他的否定論理和ロジック回路レイアウトをアクセスして取り出すためのプログラム命令を含む、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
  38. 請求項３７記載の排他的否定論理和ロジック回路レイアウトにおいて、
    アクセスして取り出すための前記プログラム命令は、前記デジタルフォーマット内の前記排他的否定論理和ロジック回路レイアウトを含む、ライブラリ、セル、又はライブラリ及びセルの両方を選択するためのプログラム命令を含む、ことを特徴とする排他的否定論理和ロジック回路レイアウト。
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