CN100353459C - 移位寄存电路 - Google Patents

Abstract

移位寄存电路，具有多个串级的移位寄存单元，包括：PMOS晶体管，其源极耦接前一级移位寄存单元的输出信号，其栅极耦接前一级移位寄存单元的反相输出信号。第一NMOS晶体管，其栅极连接PMOS晶体管漏极，漏极耦接时钟信号。电容器接在第一NMOS晶体管栅极与源极间。第二NMOS晶体管，栅极接到PMOS晶体管漏极，漏极耦接反相时钟信号。第三NMOS晶体管，栅极接PMOS晶体管栅极，其漏极接第一NMOS晶体管的第二栅极。第四NMOS晶体管，栅极接PMOS晶体管的第一源极，漏极连接第一NMOS晶体管源极，其源极接接地电源。还接有第五NMOS晶体管及串接的反相器。该移位寄存单元大幅降低电路设计的复杂度，还解决了传统电路的输入容许度降低的问题。

Description

移位寄存电路

技术领域

本发明有关于一种移位寄存电路，特别是有关于一种应用于液晶显示器(liquid crystal display)的移位寄存电路。

背景技术

图1表示Huq于1995年提出的专利编号US 5,434,899所公开的传统移位寄存电路(shift register)电路结构，于图1中仅显示单一级移位寄存单元，多个串接的移位寄存单元即可构成完整的移位寄存电路。如图1所示，输入信号由输入端(INPUT)输入后，通过NMOS晶体管10的源极输出而控制NMOS晶体管12导通与关断，当输入信号为高电平时，时钟信号为低电平，故输出信号为低电平，而此时电容器14开始充电并于其两端产生电位差。然而，此时导通的NMOS晶体管10可视为一二极管，因此会导致输入到晶体管12的栅级信号电平降低。

NMOS晶体管16为一下拉晶体管，当NMOS晶体管16导通时，能够降低输出信号的电平。当电容器14两端的电压差足以导通NMOS晶体管12时，此时NMOS晶体管16关断且输入时钟C1开始提供高电平信号，因此输出端开始输出高电平信号至下一级移位寄存单元，直到NMOS晶体管16再次导通时，输出信号电平下拉至低电平。

另外，下两级的移位寄存单元的输出信号反馈到NMOS晶体管18的栅极以控制NMOS晶体管18的导通状态，当NMOS晶体管18导通时，电容器14两端的电位差即迅速下降，因此NMOS晶体管12关断，输出端停止输出数据。

然而，传统移位寄存电路需要提供反馈电路，增加电路设计的困难度。再者，由于传统移位寄存电路的反馈路径过长，必须由下两级移位寄存单元的输出信号来控制输出，更加重电路走线配置的困难。再者，由于信号源通过NMOS晶体管输入，此时NMOS可视为一二极管，因此会导致输入的控制信号电平下降，降低了电路的输入容许度。

发明内容

有鉴于此，为了解决所述问题，本发明主要目的在于提供一种移位寄存电路，各级移位寄存单元的输出无需受到其它移位寄存单元的反馈控制，因此大幅降低电路设计的复杂度。同时，本发明还解决了传统电路的输入容许度降低的问题。

为实现所述的目的，本发明提出一种移位寄存电路，具有多个串接级的移位寄存单元，适用于运行一时钟信号，所述移位寄存单元包括下列组件。一种移位寄存电路，具有多个串接级的移位寄存单元，适用于运行一时钟信号、一反相时钟信号以及接地电源，所述移位寄存单元包括：PMOS晶体管，具有第一栅极、第一漏极以及第一源极，第一源极耦接前一串接级的移位寄存单元的输出端所输出的输出信号，第一栅极耦接前一串接级的移位寄存单元所输出的反相输出信号。第一NMOS晶体管具有第二栅极、第二漏极以及第二源极，第二栅极连接到第一漏极，第二漏极耦接时钟信号。电容器连接在第二栅极与第二源极之间。第二NMOS晶体管，具有第三栅极、第三漏极以及第三源极，第三栅极连接到第一漏极，第三漏极耦接反相时钟信号。第三NMOS晶体管，具有第四栅极、第四漏极以及第四源极，第四栅极连接到第一源极，第四漏极连接到第二源极，而第四源极连接到接地电源。第四NMOS晶体管，具有第五栅极、第五漏极以及第五源极，第五栅极连接到第一栅极，而第五漏极连接到第三源极。第五NMOS晶体管具有第六栅极、第六漏极以及第六源极，第六栅极连接到第一源极，第六漏极连接到第五源极，而第六源极连接到接地电源。第六NMOS晶体管，具有第七栅极、第七漏极以及第七源极，第七栅极连接到第六漏极，第七漏极连接到第二栅极，而第七源极连接到接地电源。第七NMOS晶体管，具有第八栅极、第八漏极以及第八源极，第八栅极连接到第六漏极，第八漏极连接到第二源极，而第八源极连接到接地电源。第一反相器作为反相输出端，连接到第八漏极，用以输出反相输出信号。第二反相器作为输出端，连接到第一反相器，用以输出一输出信号。

另外，本发明提出一种移位寄存电路，具有多个串接级的移位寄存单元，包括下列组件。PMOS晶体管，具有第一栅极、第一漏极以及第一源极，第一源极耦接前一串接级的移位寄存单元的输出端所输出的输出信号，第一栅极耦接前一串接级的移位寄存单元所输出的反相输出信号。第一NMOS晶体管具有第二栅极、第二漏极以及第二源极，第二栅极连接到第一漏极，第二漏极耦接时钟信号。电容器连接在第二栅极与第二源极之间。第二NMOS晶体管具有第三栅极、第三漏极以及第三源极，第三栅极连接到第一漏极，第三漏极耦接反相时钟信号。第三NMOS晶体管具有第四栅极、第四漏极以及第四源极，第四栅极连接到第一栅极，第四漏极连接到第二栅极。第四NMOS晶体管具有第五栅极、第五漏极以及第五源极，第五栅极连接到第一源极，第五漏极连接到第二源极，而第五源极连接到接地电源。第五NMOS晶体管具有第六栅极、第六漏极以及第六源极，第六栅极连接到第三源极，第六漏极连接到第四源极，而第六源极连接到接地电源。第一反相器连接到第二源极，用以输出反相输出信号。第二反相器连接到第一反相器，用以输出一输出信号。

附图说明

为使本发明的所述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，详细说明如下。

图1表示传统移位寄存电路的电路结构。

图2表示根据本发明第一实施例所述的各级移位寄存单元串接的电路结构图。

图3表示根据本发明实施例所述的移位寄存电路的时序图。

图4表示根据本发明第二实施例所述的各级移位寄存单元串接的电路结构图。

符号说明：

10、12、16、18、22、24、25、26、27、28、29、42、43、45、46、47：NMOS晶体管

20A、20B、40A、40B：移位寄存单元

21、41：PMOS晶体管

14、23、44：电容器

30A、30B、31A、31B、50A、50B、51A、51B：反相器

C1、CK、XCK：时钟信号

INPUT、IN：输入端

OUTPUT、OUT：输出端

XIN：反相输入端

具体实施方式

第一实施例：

根据本发明实施例所述的移位寄存电路，由多个串接的移位寄存单元所构成。以下描述各移位寄存单元的内部结构。

图2表示根据本发明第一实施例所述的各级移位寄存单元串接的电路结构图。如图所示，标号20A与20B代表串接的移位寄存单元，由于各移位寄存单元的结构相同，以下仅说明移位寄存单元20B的电路结构，在此以移位寄存单元20B为第N级移位寄存单元以及移位寄存单元20A为第(N-1)级移位寄存单元为例。

PMOS晶体管21的源极耦接前一串接级的移位寄存单元20A的输出端OUT1由反相器31B所输出的输出信号。PMOS晶体管21的栅极耦接前一串接级的移位寄存单元的反相器31A所输出的反相输出信号。NMOS晶体管22的栅极连接到PMOS晶体管21的漏极，其漏极耦接时钟信号XCK。电容器23连接在NMOS晶体管22的栅极与源极之间。NMOS晶体管24的栅极同样连接到PMOS晶体管21的漏极，而其漏极耦接时钟信号CK。在此，时钟信号CK与XCK互为反相。

NMOS晶体管25的栅极连接到PMOS晶体管21的源极，其漏极连接到NMOS晶体管22的源极，而其源极连接到接地电源。NMOS晶体管26的栅极连接到PMOS晶体管21的栅极，而其漏极连接到NMOS晶体管24的源极。NMOS晶体管27的栅极连接到PMOS晶体管21的源极，其漏极连接到NMOS晶体管26的源极，而其源极连接到接地电源。NMOS晶体管28的栅极连接到NMOS晶体管27的漏极，其漏极连接到NMOS晶体管22的栅极，而其源极连接到接地电源。NMOS晶体管29的栅极连接到NMOS晶体管27的漏极，其漏极连接到NMOS晶体管22的源极，而其源极同样连接到接地电源。反相器30A在此作为反相输出端，其连接到NMOS晶体管29的漏极，用以输出反相输出信号，而反相器30B作为输出端，其连接到反相器30A，用以输出一输出信号OUT2。

当第N级的移位寄存单元20B的PMOS晶体管21的源极接收到前一串接级(N-1级)的移位寄存单元20A的输出端OUT1所输出的高电平信号时，此时PMOS晶体管21的栅极接收到移位寄存单元20A的反相器31A所输出的低电平信号，故PMOS晶体管21导通，使得移位寄存单元20A的输出端OUT1所输出的高电平信号得以通过以对电容器23充电。图3表示根据本发明实施例所述的移位寄存电路的时序图。由于此时NMOS晶体管22及25导通，参阅图3，时钟信号XCK为低电平，因此电容器23与NMOS晶体管22及25的连接点为低电平，而另一端的电平逐渐增加，因此于电容器23两端形成电位差。

接着，当第N级的移位寄存单元20B的PMOS晶体管21的源极接收到前一串接级(N-1级)的移位寄存单元20A的反相器31B所输出的信号OUT1转变为低电平信号时，此时PMOS晶体管21的栅极接收到移位寄存单元20A的反相输出端31A所输出的高电平信号，故PMOS晶体管21关断，同时，NMOS晶体管25及27也关断。然而，先前于电容器23两端所形成的电位差将导通NMOS晶体管22。

当NMOS晶体管22此时被导通，参阅图3，时钟信号XCK已为高电平，故反相器30A输出低电平信号，而反相器30B于输出端OUT2所输出高电平信号以启用下一级移位寄存单元(图未显示)。

再者，由于电容器23两端所形成的电位差同时导通NMOS晶体管24，因此，当下一级移位寄存单元启用时，此时时钟信号CK变成高电平，因此高电平信号通过导通的NMOS晶体管24与26而导通NMOS晶体管28与29，故于电容器23所储存的电能被释放，因此移位寄存单元20B于输出端30B的输出回到低电平。

图3表示根据本发明实施例所述的移位寄存电路的时序图。以图2为例，(N-1)OUT代表移位寄存单元31B的输出OUT1，而(N)OUT代表移位寄存单元30B的输出OUT2。如图所示，根据本发明实施例所述的移位寄存电路，各级移位寄存单元的输出信号均相差一个时钟周期的时间，符合移位寄存电路的要求。

第二实施例：

根据本发明实施例所述的移位寄存电路，由多个串接的移位寄存单元所构成。以下描述各移位寄存单元的内部结构。

图4表示根据本发明第二实施例所述的各级移位寄存单元串接的电路结构图。如图所示，标号40A与40B代表串接的移位寄存单元，由于各移位寄存单元的结构相同，以下仅说明移位寄存单元40B的电路结构，在此以移位寄存单元40B为第N级移位寄存单元以及移位寄存单元40A为第(N-1)级移位寄存单元为例。

PMOS晶体管41的源极耦接前一串接级的移位寄存单元40A的输出端OUT1由反相器51B所输出的输出信号。PMOS晶体管41的栅极耦接前一串接级的移位寄存单元的反相器51A所输出的反相输出信号。NMOS晶体管42的栅极连接到PMOS晶体管41的漏极，其漏极耦接时钟信号XCK。电容器44连接在NMOS晶体管42的栅极与源极之间。NMOS晶体管43的栅极连接到PMOS晶体管41的漏极，而其漏极耦接时钟信号CK。在此，时钟信号CK与XCK互为反相。

NMOS晶体管45的栅极连接到PMOS晶体管41的栅极，而其漏极连接到NMOS晶体管42的栅极。NMOS晶体管46的栅极连接到PMOS晶体管41的源极，其漏极连接到NMOS晶体管42的源极，而其源极连接到接地电源。NMOS晶体管47的栅极连接到NMOS晶体管43的源极，其漏极连接到NMOS晶体管45的源极，而其源极同样连接到接地电源。反相器50A在此作为反相输出端，其连接到NMOS晶体管46的漏极，用以输出反相输出信号，而反相器50B作为输出端，其连接到反相器50A，用以输出一输出信号OUT2。

当第N级的移位寄存单元40B的PMOS晶体管41的源极接收到前一串接级(N-1级)的移位寄存单元40A的输出端OUT1所输出的高电平信号时，此时PMOS晶体管41的栅极接收到移位寄存单元40A的反相器51A所输出的低电平信号，故PMOS晶体管41导通，使得移位寄存单元40A的输出端OUT1所输出的高电平信号得以通过以对电容器44充电。图3表示根据本发明实施例所述的移位寄存电路的时序图。由于此时NMOS晶体管42及46导通，参阅图3，时钟信号XCK为低电平，因此电容器44与NMOS晶体管42及46的连接点为低电平，而另一端的电平逐渐增加，因此于电容器44两端形成电位差。

接着，当第N级的移位寄存单元40B的PMOS晶体管41的源极接收到前一串接级(N-1级)的移位寄存单元40A的反相器51B所输出的信号OUT1转变为低电平信号时，此时PMOS晶体管41的栅极接收到移位寄存单元40A的反相输出端51A所输出的高电平信号，故PMOS晶体管41关断，同时，NMOS晶体管46也关断。然而，先前于电容器44两端所形成的电位差将导通NMOS晶体管42与43。

当NMOS晶体管42此时被导通，参阅图3，时钟信号XCK已为高电平，故反相器50A输出低电平信号，而反相器50B于输出端OUT2所输出高电平信号以启用下一级移位寄存单元(图未显示)。此时，时钟信号CK为低电平，因此NMOS晶体管47关断，纵使此时NMOS晶体管45导通，仍可避免电容器44两端的电位差降低。

再者，由于电容器44两端所形成的电位差同时导通NMOS晶体管43，因此，当下一级移位寄存单元启用时，此时时钟信号CK变成高电平，因此高电平信号通过导通的NMOS晶体管43而导通NMOS晶体管47，且同时NMOS晶体管45也导通，故于电容器44所储存的电能被释放，因此移位寄存单元40B于输出端50B的输出回到低电平。

图3表示根据本发明实施例所述的移位寄存电路的时序图。以图4为例，(N-1)OUT代表移位寄存单元51B的输出OUT1，而(N)OUT代表移位寄存单元50B的输出OUT2。如图所示，根据本发明实施例所述的移位寄存电路，各级移位寄存单元的输出信号均相差一个时钟周期的时间，符合移位寄存电路的要求。

综上所述，根据本发明所提供的移位寄存电路，各级移位寄存单元的输出无需受到其它移位寄存单元的反馈控制，因此大幅降低电路设计的复杂度。同时，本发明还解决了传统电路的输入容许度降低的问题。

本发明虽以较佳实施例公开如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围当所提出的权利要求所限定的范围为准。

Claims (2)

1.一种移位寄存电路，具有多个串接级的移位寄存单元，适用于运行一时钟信号、一反相时钟信号以及接地电源，所述移位寄存单元包括：

一PMOS晶体管，具有一第一栅极、一第一漏极以及一第一源极，所述第一源极耦接前一串接级的移位寄存单元的输出端所输出的输出信号，所述第一栅极耦接前一串接级的移位寄存单元所输出的反相输出信号；

一第一NMOS晶体管，具有一第二栅极、一第二漏极以及一第二源极，所述第二栅极连接到所述第一漏极，所述第二漏极耦接所述时钟信号；

一电容器，连接在所述第二栅极与第二源极之间；

一第二NMOS晶体管，具有一第三栅极、一第三漏极以及一第三源极，所述第三栅极连接到所述第一漏极，所述第三漏极耦接所述反相时钟信号；

一第三NMOS晶体管，具有一第四栅极、一第四漏极以及一第四源极，所述第四栅极连接到所述第一源极，所述第四漏极连接到所述第二源极，而所述第四源极连接到所述接地电源；

一第四NMOS晶体管，具有一第五栅极、一第五漏极以及一第五源极，所述第五栅极连接到所述第一栅极，而所述第五漏极连接到所述第三源极；

一第五NMOS晶体管，具有一第六栅极、一第六漏极以及一第六源极，所述第六栅极连接到所述第一源极，所述第六漏极连接到所述第五源极，而所述第六源极连接到所述接地电源；

一第六NMOS晶体管，具有一第七栅极、一第七漏极以及一第七源极，所述第七栅极连接到所述第六漏极，所述第七漏极连接到所述第二栅极，而所述第七源极连接到所述接地电源；

一第七NMOS晶体管，具有一第八栅极、一第八漏极以及一第八源极，所述第八栅极连接到所述第六漏极，所述第八漏极连接到所述第二源极，而所述第八源极连接到所述接地电源；

一第一反相器，作为一反相输出端，连接到所述第八漏极，用以输出一反相输出信号；以及

一第二反相器，作为一输出端，连接到所述第一反相器，用以输出一输出信号。

2.一种移位寄存电路，具有多个串接级的移位寄存单元，适用于运行一时钟信号、一反相时钟信号以及接地电源，所述移位寄存单元包括：

一PMOS晶体管，具有一第一栅极、一第一漏极以及一第一源极，所述第一源极耦接前一串接级的移位寄存单元的输出端所输出的输出信号，所述第一栅极耦接前一串接级的移位寄存单元所输出的反相输出信号；

一第一NMOS晶体管，具有一第二栅极、一第二漏极以及一第二源极，所述第二栅极连接到所述第一漏极，所述第二漏极耦接所述时钟信号；

一电容器，连接在所述第二栅极与第二源极之间；

一第二NMOS晶体管，具有一第三栅极、一第三漏极以及一第三源极，所述第三栅极连接到所述第一漏极，所述第三漏极耦接所述反相时钟信号；

一第三NMOS晶体管，具有一第四栅极、一第四漏极以及一第四源极，所述第四栅极连接到所述第一栅极，所述第四漏极连接到所述第二栅极；

一第四NMOS晶体管，具有一第五栅极、一第五漏极以及一第五源极，所述第五栅极连接到所述第一源极，所述第五漏极连接到所述第二源极，而所述第五源极连接到所述接地电源；

一第五NMOS晶体管，具有一第六栅极、一第六漏极以及一第六源极，所述第六栅极连接到所述第三源极，所述第六漏极连接到所述第四源极，而所述第六源极连接到所述接地电源；

一第一反相器，作为一反相输出端，连接到所述第二源极，用以输出一反相输出信号；以及

一第二反相器，作为一输出端，连接到所述第一反相器，用以输出一输出信号。

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