CN107154236A - 移位寄存器单元及其驱动方法、扫描驱动电路和显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、扫描驱动电路、阵列基板和显示装置，属于显示领域。该移位寄存器单元具有输入端和输出端，包括：分别连接输入端和第一节点的输入模块，用于在输入端处为有效电平时将第一节点处置为有效电平；分别连接输入端和第二节点的重置模块，用于在输入端处为有效电平时将第二节点处置为无效电平；分别连接第一节点和输出端的输出模块，用于在第一节点处为有效电平时利用时钟信号将输出端处置为有效电平；分别连接第一节点、输出端和第二节点的下拉模块，用于在第二节点处为有效电平时将第一节点处和输出端处置为无效电平。本发明可以解决现有GOA单元中下拉节点的电平转换容易对上拉节点的电平转换造成不良影响的问题。

Description

移位寄存器单元及其驱动方法、扫描驱动电路和显示装置

技术领域

本发明涉及显示领域，特别涉及一种移位寄存器单元及其驱动方法、扫描驱动电路和显示装置。

背景技术

阵列基板行驱动(Gate driver On Array，GOA)技术相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于GOA技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。

作为采用GOA技术的栅极驱动器的基本电路单元，移位寄存器单元需要受控上拉和下拉所连接的行扫描线上的电位。由于电位下拉速度过慢容易导致显示异常，所以目前常会采用增大晶体管尺寸或设计多个晶体管共同下拉的方式来加快行扫描线上的电位下拉速度。但是，增加晶体管的设计尺寸或设置数量会使移位寄存器单元占据更多的布局空间，不利于显示产品的边框的窄化；而且随着设计尺寸和设置数量的增加，晶体管的漏电情况也变得更加难以控制，存在着现有电位下拉的设计方式不能满足应用需求的问题。

发明内容

本发明提供一种移位寄存器单元、扫描驱动电路、阵列基板和显示装置，可以解决现有电位下拉的设计方式不能满足应用需求的问题。

第一方面，本发明提供了一种移位寄存器单元，包括输入端、复位端和输出端，还包括：

分别连接所述输入端和第一节点的输入单元，被配置为在所述输入端处为有效电平时将第一节点处置为有效电平；

分别连接所述第一节点和所述输出端的输出单元，被配置为在所述第一节点处为有效电平时利用时钟信号将所述输出端处置为有效电平；

分别连接所述复位端、所述第一节点和所述输出端的复位单元，被配置为在所述复位端处为有效电平时将所述第一节点处和所述输出端处置为无效电平；

分别连接所述复位端和第二节点的下拉控制单元，被配置为在所述第一节点处为有效电平的时段内将所述第二节点处置为有效电平，在所述复位端处由无效电平转为有效电平时使所述第二节点处的电位高度向远离无效电平的方向变化；

分别连接所述第二节点和所述输出端的第一下拉单元，被配置为在所连接的控制信号为有效电平且所述第二节点处为有效电平时以与所述第二节点处的电位高度对应的速度将所述输出端处置为无效电平。

在一种可能的实现方式中，所述下拉控制单元包括第一晶体管和第一电容，所述第一下拉单元包括第二晶体管和第三晶体管；其中，

所述第一晶体管的栅极连接所述输入端，第一极连接所述第一节点，第二极连接所述第二节点；

所述第一电容的第一端连接所述第二节点，第二端连接所述复位端；

所述第二晶体管的栅极连接所述控制信号，第一极连接所述第二节点，第二极连接所述第三晶体管的栅极；

所述第三晶体管的第一极连接所述输出端，第二极连接所述输出端处的无效电平电压；

其中，所述控制信号的有效电平是能够使所述第二晶体管将第一极与第二极之间导通的电平；所述第一极和所述第二极分别是源极和漏极中的一个。

在一种可能的实现方式中，所述输出单元包括第二电容和第四晶体管；其中，

所述第二电容的第一端连接所述第一节点，第二端连接所述输出端；

所述第四晶体管的栅极连接所述第一节点，第一极连接所述时钟信号，第二极连接所述输出端。

在一种可能的实现方式中，所述复位单元包括第五晶体管和第六晶体管；其中，

所述第五晶体管的栅极连接所述复位端，第一极连接所述第一节点，第二极连接所述第一节点的无效电平电压；

所述第六晶体管的栅极连接所述复位端，第一极连接所述输出端，第二极连接所述输出端的无效电平电压。

在一种可能的实现方式中，所述输入单元包括第七晶体管；其中，

所述第七晶体管的栅极和第一极连接所述输入端，第二极连接所述第一节点。

在一种可能的实现方式中，所述移位寄存器单元还包括：

分别连接所述第二节点和所述第一节点的第二下拉单元，被配置为在所连接的控制信号为有效电平且所述第二节点处为有效电平时将所述第一节点处置为无效电平。

在一种可能的实现方式中，所述第二下拉单元包括第八晶体管和第九晶体管；其中，

所述第八晶体管的栅极连接所述控制信号，第一极连接所述第二节点，第二极连接所述第九晶体管的栅极；

所述第九晶体管的第一极连接所述第一节点，第二极连接所述第一节点处的无效电平电压；

其中，所述控制信号的有效电平是能够使所述第八晶体管将第一极与第二极之间导通的电平；所述第一极和所述第二极分别是源极和漏极中的一个。

第二方面，本发明还提供了一种上述任意一种的移位寄存器单元的驱动方法，所述驱动方法包括：

在所述复位端处由无效电平转为有效电平时，将连接至所述第一下拉单元的控制信号由无效电平转为有效电平。

第三方面，本发明还提供了一种阵列基板，所述阵列基板包括至少一个扫描驱动电路，所述扫描驱动电路包括多级上述任意一种的移位寄存器单元。

第四方面，本发明还提供了一种显示装置，所述显示装置包括上述任意一种的阵列基板。

由上述技术方案可知，基于下拉控制单元和第一下拉单元的设置，本发明能够利用移位寄存器单元的复位端处的电平转换使第二节点的电位高度在原有有效电平的基础上进一步向远离无效电平的方向变化(例如可以在高电平的基础上变为更高电位的高电平)，从而可以通过第一下拉单元实现对输出端处的快速下拉或快速上拉，可以解决现有电位下拉的设计方式不能满足应用需求的问题。相比于现有技术，本发明能够在移位寄存器单元中以尺寸更小而数量更少的晶体管实现更快速的电位下拉，从而具有更优的信号输出性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，这些附图的合理变型也都涵盖在本发明的保护范围中。

图1是本发明一个实施例提供的移位寄存器单元的结构框图；

图2是本发明又一实施例提供的移位寄存器单元的电路结构图；

图3是图2所示的移位寄存器单元的电路时序图；

图4是本发明又一实施例提供的移位寄存器单元的电路结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。

图1是本发明一个实施例提供的移位寄存器单元的结构框图。参见图1，本发明实施例的移位寄存器单元包括输入端IN、复位端RES和输出端OUT，还包括：

分别连接输入端IN和第一节点PU的输入单元11，被配置为在输入端IN处为有效电平时将第一节点PU处置为有效电平；

分别连接第一节点PU和输出端OUT的输出单元12，被配置为在第一节点PU处为有效电平时利用时钟信号将输出端OUT处置为有效电平；

分别连接复位端RES、第一节点PU和输出端OUT的复位单元13，被配置为在复位端RES处为有效电平时将第一节点PU处和输出端OUT处置为无效电平；

分别连接复位端RES和第二节点PD的下拉控制单元14，被配置为在第一节点PU处为有效电平的时段内将第二节点PD处置为有效电平，在复位端RES处由无效电平转为有效电平时使第二节点PD处的电位高度向远离无效电平的方向变化；

分别连接第二节点PD和输出端OUT的第一下拉单元15，被配置为在所连接的控制信号为有效电平且第二节点PD处为有效电平时以与所述第二节点PD处的电位高度对应的速度将输出端OUT处置为无效电平(在一个示例中，第二节点PD处的电位高度越远离无效电平，第一下拉单元15将输出端OUT处置为无效电平的速度越快)。

需要说明的是，本文中的有效电平与无效电平分别指的是针对特定电路节点而言的两个不同的预先配置的电压范围(均以公共端电压为基准)。在一个示例中，所有电路节点的有效电平均为所在数字电路中的高电平。在又一示例中，所有电路节点的有效电平均为所在数字电路中的高电平。在又一示例中，输入端IN和复位端RES处的有效电平是所在数字电路中的低电平，而输出端OUT、第一节点PU和第二节点PD处的有效电平是所在数字电路中的高电平。当然，关于有效电平和无效电平的设置方式可以不仅限于以上示例。

可以看出，基于下拉控制单元和第一下拉单元的设置，本发明实施例能够利用移位寄存器单元的复位端处的电平转换使第二节点的电位高度在原有有效电平的基础上进一步向远离无效电平的方向变化(例如可以在高电平的基础上变为更高电位的高电平)，从而可以通过第一下拉单元实现对输出端处的快速下拉或快速上拉，可以解决现有电位下拉的设计方式不能满足应用需求的问题。相比于现有技术，本发明实施例的移位寄存器单元能够以尺寸更小而数量更少的晶体管实现更快速的电位下拉，从而具有更优的信号输出性能。

图2是本发明又一实施例提供的移位寄存器单元的电路结构图。参见图2，本实施例的移位寄存器单元包括输入单元11、输出单元12、复位单元13(包括第一部分13a和第二部分13b)、下拉控制单元14和第一下拉单元15。接下来，将依次介绍每一部分的电路结构并进行相关说明。

如图2所示，输入单元11包括第七晶体管M7，第七晶体管M7的栅极和第一极连接输入端IN，第二极连接第一节点PU。需要说明的是，所述第一极和所述第二极分别是源极和漏极中的一个(本实施例中以第一极为漏极、第二极为源极作为示例)，根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。如此，当输入端IN处为高电平时，第七晶体管M7在栅极的高电平作用下打开，将第一节点PU处上拉至高电平，实现上述在输入端IN处为有效电平时将第一节点PU处置为有效电平的功能。在一种可能的替代方式中，第七晶体管M7的源极和漏极中与输入端IN相连的一极可以改接第一节点PU的有效电平，同样可以实现上述功能。当然，输入单元11的电路结构可以不仅限于以上形式。

如图2所示，输出单元12包括第四晶体管M4和第二电容C2，其中第四晶体管M4的栅极连接第一节点PU，第一极连接第一时钟信号线CLK，另一个连接输出端OUT；第二电容C2的第一端连接第一节点PU，第二极连接输出端OUT。其中，作为本实施例的一种示例，第一时钟信号线CLK上和第二时钟信号线CLKB(图2中未示出)上可以分别加载正相时钟信号和反相时钟信号中的一个。如此，当第一节点PU处为高电平时，第四晶体管M4在栅极的高电平作用下打开，从而能够利用第一时钟信号线CLK上的高电平将输出端OUT处上拉至高电平，实现上述在第一节点PU处为有效电平时利用时钟信号将输出端OUT处置为有效电平的功能。当然，输出单元12的电路结构可以不仅限于以上形式。

如图2所示，复位单元13包括第五晶体管M5和第六晶体管M6，其中的第五晶体管的栅极连接复位端RES，第一极连接第一节点PU，第二极连接可提供第一节点PU的无效电平的无效电平电压线VSS；第六晶体管M6的栅极连接复位端RES，第一极连接输出端OUT，第二极可提供输出端OUT的无效电平的无效电平电压线VSS。如此，当复位端RES处为高电平时，第五晶体管M5和第六晶体管M6在栅极的高电平作用下打开，从而将第一节点PU和输出端OUT处下拉至低电平，实现上述在复位端RES处为有效电平时将第一节点PU处和输出端OUT处置为无效电平的功能。当然，复位单元13的电路结构可以不仅限于以上形式。

如图2所示，下拉控制单元14包括第一晶体管M1和第一电容C1，其中的第一晶体管M1的栅极连接输入端IN，第一极连接第一节点PU，第二极连接第二节点PD；第一电容的第一端连接所述第二节点PD，第二端连接所述复位端RES。如此，当输入端IN处为高电平时，第一晶体管M1在栅极的高电平作用下打开，由于第一节点PU处已经在输入单元11的作用下转为了高电平，因此第一晶体管M1此时可以将第二节点PD处也上拉至高电平，并使第一电容C1充电，保持两端的电压。此后，当复位端RES处由低电平转为高电平，在第一电容C1的作用下第二节点PD处会产生与复位端RES处的方向和幅值相同的电位变化，即跳变至一个具有更高电位的高电平。即，该结构可以实现上述在第一节点PU处为有效电平的时段内将第二节点PD处置为有效电平，在复位端RES处由无效电平转为有效电平时使第二节点PD处的电位高度向远离无效电平的方向变化的功能。在又一示例中，第一晶体管M1的栅极可以改接第一节点PU，即使得第一晶体管M1在第一节点PU处为高电平时打开，并在复位单元13将第一节点PU处之外低电平时关闭，实现上述在第一节点PU处为有效电平的时段内将第二节点PD处置为有效电平。当然，下拉控制单元14的电路结构可以不仅限于以上形式。

如图2所示，第一下拉单元15包括第二晶体管M2和第三晶体管M3，其中第二晶体管的栅极连接控制信号PC，第一极连接第二节点PD，第二极连接第三晶体管M3的栅极；第三晶体管M3的第一极连接输出端OUT，第二极连接可提供输出端OUT的无效电平的无效电平电压线VSS。如此，当控制信号PC和第二节点PD处均为高电平时，第二晶体管M2和第三晶体管M3均打开，使得第三晶体管M3的栅极处的电位与第二节点PD处的电位一致或近似一致。而且，第三晶体管M3的栅极处的电位越高，其源漏电流越大，对输出端OUT的电位进行下拉的速度也越快。即，实现了上述在所连接的控制信号为有效电平且第二节点PD处为有效电平时以与所述第二节点PD处的电位高度对应的速度下拉输出端OUT处的电位的功能。在一个示例中，第二晶体管M2的栅极连接复位端RES，从而控制信号PC由复位端RES提供，使得复位端RES由低电平转为高电平之后，第三晶体管M3的栅极处能够与第二节点PD处一同为上述具有更高电位的高电平，实现对输出端OUT处的快速下拉。当然，第一下拉单元15的电路结构可以不仅限于以上形式。

需要说明的是，图2中示出的晶体管均为N型晶体管，即可以通过相同制作工艺形成以降低制造成本。为了便于理解，本实施例中均是以全部晶体管均为N型晶体管，并且高电平作为有效电平、低电平作为无效电平为例进行说明的。当然，实施时在也可以采用低电平作为有效电平、高电平作为无效电平，和/或将部分或全部的N型晶体管变更为P型晶体管的设置。例如，可以在本实施例的基础上进行如下变更：将图2中的晶体管全部设置为P型晶体管，并将相关信号的高电平与低电平相互交换，例如使无效电平电压线VSS由输出低电平变更为输出高电平。容易理解的是，这样的变更会使得电路工作原理中的高电平变为低电平、低电平变为高电平，电位上拉变为电位下拉、电位下拉变为电位上拉，而电路工作原理的实质则保持不变。因此，变更后的电路结构、电路时序和电路工作原理可以比照上述实施例进行理解，在此不再赘述。

图3是图2所示的移位寄存器单元的电路时序图。参见图3，上述移位寄存器单元的工作阶段主要包括输入阶段I、输出阶段II和复位阶段III。参见图2和图3，上述移位寄存器单元的工作原理简述如下：

输入阶段I之前，输入端IN、复位端RES以及控制信号PC均保持为低电平，因此图2中的全部晶体管都处于关闭状态，移位寄存器单元没有信号输出，工作在复位状态。

输入阶段I中，输入端IN处转为高电平，第一晶体管M1和第七晶体管M7打开，将第一节点PU和第二节点PD处上拉至高电平，并使得第四晶体管M4打开。而由于控制信号PC保持为低电平，所以第二晶体管M2和第三晶体管M3保持为关闭状态。此时，第一时钟信号线CLK上为低电平，输出端OUT处在第四晶体管M4打开的下拉作用下保持为低电平。由此，第二电容C2的第一端处为第一节点PU处的高电平，第二端处为输出端OUT处的低电平，处于被充电的状态。而且，第一电容C1的第一端处为第二节点PD处的高电平，第二端处为复位端RES处的低电平，处于被充电的状态。

输出阶段II中，输入端IN处转为低电平，第一时钟信号线CLK上转为高电平。在第二电容C2的电荷保持作用下，第一节点PU处会随着第一时钟信号线CLK上由低电平转为高电平的变化跳变至一电位更高的高电平上。这使得第四晶体管M4完全打开，快速完成输出端OUT处的电位上拉，即输出端OUT处开始进行栅极驱动信号的输出。

复位阶段III中，复位端RES处转为高电平，第一时钟信号线CLK上转为低电平，控制信号PC转为高电平。复位端RES处的高电平作用下第五晶体管M5和第六晶体管M6打开，分别对第一节点PU和输出端OUT处进行电位下拉。在第一电容C1的电荷保持作用下，第二节点PD处会随着复位端RES处由低电平转为高电平的变化跳变至一电位更高的高电平上。而且，在控制信号PC处的高电平作用下，第二晶体管M2会将这一电位更高的高电平接到第三晶体管M3的栅极上，使得第三晶体管M3完全打开，快速完成输出端OUT处的电位下拉，即停止输出端OUT处对栅极驱动信号的输出。

复位阶段III之后，复位端RES处转为低电平，控制信号PC与第二时钟信号线CLKB上的时钟信号相同。从而，在控制信号PC与第二时钟信号线CLKB上为高电平时，第一电容C1的第一端处存储的高电平会使第三晶体管M3打开，从而将输出端OUT处下拉至低电平，释放输出端OUT处的噪声电压。

可以看出，如果没有下拉控制单元14和第一下拉单元15的设置，复位阶段III中输入端OUT处的下拉速度就会大幅下降，而且还会使得输出端OUT处的噪声电压不能在复位阶段III之后得到释放，容易造成输出端OUT处产生延迟过大、噪声过大、复位阶段III结束后达不到低电平等问题，引发显示异常。而且，相比于相关技术中的设计，本实施例中仅以三个晶体管和一个电容就实现了电位快速下拉和释放噪声的功能，因此能够在移位寄存器单元中以尺寸更小而数量更少的晶体管实现更快速的电位下拉，从而具有更优的信号输出性能。

在本发明实施例中需要说明的是，如图3所示的控制信号PC实际上是以例如输入端IN处或者输出端OUT处的信号作为触发，在触发后从低电平转为与第二时钟信号线CLKB上相同的波形，可以例如通过触发器的结构实现，并可以不仅限于此。

在本发明实施例中还需要说明的是，移位寄存器单元在上述任一种结构的基础上可以还包括第二下拉单元(未在附图中示出)，该第二下拉单元分别连接第一节点和第二节点，被配置为在所连接的控制信号为有效电平且第二节点处为有效电平时以与第二节点处的电位高度对应的速度将第一节点处置为无效电平(在一个示例中，第二节点处的电位高度越远离无效电平，第二下拉单元将第一节点处置为无效电平的速度越快)。在一个示例中，第二下拉单元包括第八晶体管和第九晶体管，其中第八晶体管的栅极连接控制信号，第一极连接第二节点，第二极连接第九晶体管的栅极；第九晶体管的第一极连接第一节点，第二极连接第一节点处的无效电平电压；其中，控制信号的有效电平是能够使第八晶体管将第一极与第二极之间导通的电平。如此，当控制信号和第二节点处均为高电平时，第八晶体管和第九晶体管均打开，使得第九晶体管的栅极处的电位与第二节点处的电位一致或近似一致。而且，第九晶体管的栅极处的电位越高，其源漏电流越大，对第一节点处的电位进行下拉的速度也越快。即，实现了上述在所连接的控制信号为有效电平且第二节点处为有效电平时以与第二节点处的电位高度对应的速度将第一节点处置为无效电平的功能。在一个示例中，第八晶体管的栅极连接复位端，从而控制信号由复位端提供，使得复位端由低电平转为高电平之后，第八晶体管的栅极处能够与第二节点处一同为上述具有更高电位的高电平，实现对第一节点处的快速下拉。当然，第二下拉单元的电路结构可以不仅限于以上形式。

此外，基于第一下拉单元与第二下拉单元之间的关联，可以将第二下拉单元合并至第一下拉单元当中。如图4所示，在图3所示电路结构的基础上，添加了第九晶体管M9，该第九晶体管M9的栅极连接第二晶体管M2的第二极，第一极连接第一节点PU，第二极连接可提供第一节点PU处的无效电平电压的无效电平电压线VSS。如此，即将第二晶体管与第八晶体管合并为同一个晶体管，并使复位阶段III中第二节点PD能同时作用于第三晶体管M3和第九晶体管M9，同时实现第一节点PD处和输出端OUT处的电位的快速下拉。而且，复位阶段III之后，第一节点PD处和输出端OUT处的噪声都能得到释放。由此，可以实现更优的电路输出性能。

基于同样的发明构思，本发明的又一实施例提供了上述任意一种移位寄存器单元的驱动方法，包括：

在所述复位端处由无效电平转为有效电平时，将连接至所述第一下拉单元的控制信号由无效电平转为有效电平。

本实施例的驱动方法的步骤与上述控制信号PC的波形相对应，因此其具体实现方式可以参照上文的示例进行理解，在此不在赘述。

可以看出，本实施例的驱动方法可以与上述任意一种移位寄存器单元相互配合地实现对输出端处(和/或第一节点处)的快速下拉或快速上拉，可以解决现有电位下拉的设计方式不能满足应用需求的问题。相比于现有技术，本发明实施例能够在移位寄存器单元中以尺寸更小而数量更少的晶体管实现更快速的电位下拉，从而具有更优的信号输出性能。

基于同样的发明构思，本发明的又一实施例提供了一种扫描驱动电路，该扫描驱动电路包括若干级的上述任意一种的移位寄存器单元。在每个栅极驱动电路中：除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端均与上一级移位寄存器单元的输出端相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端均与上一级移位寄存器单元的复位端相连。而且为了实现正确的信号时序，奇数级的移位寄存器单元所连接的第一时钟信号线是偶数级的移位寄存器单元所连接的第二时钟信号线，奇数级的移位寄存器单元所连接的第二时钟信号线是偶数级移位寄存器单元所连接的第一时钟信号线。即除第一级之外，任一级移位寄存器单元的时钟信号的连接方式与上一级移位寄存器单元的相反。基于移位寄存器单元所能取得的更优的电路性能，该扫描驱动电路也能取得更优的电路性能。

基于同样的发明构思，本发明的又一实施例提供了一种阵列基板，该阵列基板包括上述任意一种的移位寄存器单元或至少一个上述任意一种的扫描驱动电路。在一个示例中，该阵列基板在显示区域之外设置有若干个上述任意一种的扫描驱动电路。基于移位寄存器单元或扫描驱动电路所能取得的更优的电路性能，该阵列基板也能取得更优的性能。

基于同样的发明构思，本发明的又一实施例提供了一种显示装置，该显示装置包括上述任意一种的移位寄存器单元、上述任意一种的扫描驱动电路或上述任意一种的阵列基板。本发明实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。基于移位寄存器单元、扫描驱动电路或阵列基板所能取得的更优的性能，该显示装置也能取得更优的性能。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括输入端、复位端和输出端，还包括：

分别连接所述输入端和第一节点的输入单元，被配置为在所述输入端处为有效电平时将第一节点处置为有效电平；

分别连接所述第一节点和所述输出端的输出单元，被配置为在所述第一节点处为有效电平时利用时钟信号将所述输出端处置为有效电平；

分别连接所述复位端、所述第一节点和所述输出端的复位单元，被配置为在所述复位端处为有效电平时将所述第一节点处和所述输出端处置为无效电平；

分别连接所述复位端和第二节点的下拉控制单元，被配置为在所述第一节点处为有效电平的时段内将所述第二节点处置为有效电平，在所述复位端处由无效电平转为有效电平时使所述第二节点处的电位高度向远离无效电平的方向变化；

分别连接所述第二节点和所述输出端的第一下拉单元，被配置为在所连接的控制信号为有效电平且所述第二节点处为有效电平时以与所述第二节点处的电位高度对应的速度将所述输出端处置为无效电平。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制单元包括第一晶体管和第一电容，所述第一下拉单元包括第二晶体管和第三晶体管；其中，

所述第一晶体管的栅极连接所述输入端或者所述第一节点，第一极连接所述第一节点，第二极连接所述第二节点；

所述第一电容的第一端连接所述第二节点，第二端连接所述复位端；

所述第二晶体管的栅极连接所述控制信号或者所述复位端，第一极连接所述第二节点，第二极连接所述第三晶体管的栅极；

所述第三晶体管的第一极连接所述输出端，第二极连接所述输出端处的无效电平电压；

其中，所述控制信号的有效电平是能够使所述第二晶体管将第一极与第二极之间导通的电平；所述第一极和所述第二极分别是源极和漏极中的一个。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述输出单元包括第二电容和第四晶体管；其中，

所述第二电容的第一端连接所述第一节点，第二端连接所述输出端；

所述第四晶体管的栅极连接所述第一节点，第一极连接所述时钟信号，第二极连接所述输出端。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述复位单元包括第五晶体管和第六晶体管；其中，

所述第五晶体管的栅极连接所述复位端，第一极连接所述第一节点，第二极连接所述第一节点的无效电平电压；

所述第六晶体管的栅极连接所述复位端，第一极连接所述输出端，第二极连接所述输出端的无效电平电压。

5.根据权利要求4所述的移位寄存器单元，其特征在于，所述输入单元包括第七晶体管；其中，

所述第七晶体管的栅极和第一极连接所述输入端，第二极连接所述第一节点。

6.根据权利要求1至5中任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：

分别连接所述第二节点和所述第一节点的第二下拉单元，被配置为在所连接的控制信号为有效电平且所述第二节点处为有效电平时以与所述第二节点处的电位高度对应的速度将所述第一节点处置为无效电平。

7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第二下拉单元包括第八晶体管和第九晶体管；其中，

所述第八晶体管的栅极连接所述控制信号，第一极连接所述第二节点，第二极连接所述第九晶体管的栅极；

所述第九晶体管的第一极连接所述第一节点，第二极连接所述第一节点处的无效电平电压；

其中，所述控制信号的有效电平是能够使所述第八晶体管将第一极与第二极之间导通的电平；所述第一极和所述第二极分别是源极和漏极中的一个。

8.一种如权利要求1至7中任一项所述的移位寄存器单元的驱动方法，其特征在于，包括：

在所述复位端处由无效电平转为有效电平时，将连接至所述第一下拉单元的控制信号由无效电平转为有效电平。

9.一种阵列基板，其特征在于，包括至少一个扫描驱动电路，所述扫描驱动电路包括多级如权利要求1至7中任一项所述的移位寄存器单元。

10.一种显示装置，其特征在于，包括如权利要求9所述的阵列基板。