JP3256551B2 - 駆動回路 - Google Patents
駆動回路Info
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- JP3256551B2 JP3256551B2 JP01067991A JP1067991A JP3256551B2 JP 3256551 B2 JP3256551 B2 JP 3256551B2 JP 01067991 A JP01067991 A JP 01067991A JP 1067991 A JP1067991 A JP 1067991A JP 3256551 B2 JP3256551 B2 JP 3256551B2
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Description
【０００１】
【産業上の利用分野】この発明は、駆動回路に関し、特
に液晶ディスプレイ（以下ＬＣＤと略す）駆動用ＩＣの
様に、駆動回路をカスケード接続し、シリアルで送られ
てくる多量のデーターをラッチし、パラレルで出力する
回路を構成する場合において、駆動回路全体の動作速度
を向上させかつ、消費電力を低減化させるのに好適なも
のに関する。
に液晶ディスプレイ（以下ＬＣＤと略す）駆動用ＩＣの
様に、駆動回路をカスケード接続し、シリアルで送られ
てくる多量のデーターをラッチし、パラレルで出力する
回路を構成する場合において、駆動回路全体の動作速度
を向上させかつ、消費電力を低減化させるのに好適なも
のに関する。
【０００２】
【従来の技術】例えば、ＬＣＤ表示用の駆動回路のよう
に、多数の出力が必要な駆動回路は、データー生成回路
から、シリアルで出力されたデーターをパラレルデータ
ーに変換するデーターラッチ回路を有する駆動回路が用
いられている。
に、多数の出力が必要な駆動回路は、データー生成回路
から、シリアルで出力されたデーターをパラレルデータ
ーに変換するデーターラッチ回路を有する駆動回路が用
いられている。
【０００３】一般に、このようなデーターラッチ回路を
有する駆動回路は、端子数が１００ピン程度の大型ＩＣ
によって、構成される。ところで、端子数が１００ピン
程度のＩＣの場合は８０出力が限度であり、またＴＡＢ
による端子数が１８０ピン程度のＩＣの場合は１６０出
力が限度である。
有する駆動回路は、端子数が１００ピン程度の大型ＩＣ
によって、構成される。ところで、端子数が１００ピン
程度のＩＣの場合は８０出力が限度であり、またＴＡＢ
による端子数が１８０ピン程度のＩＣの場合は１６０出
力が限度である。
【０００４】したがって、転送するデーターが、６４０
ビットの様な多数のデーターを処理するシステムを構成
する場合は、８０〜１６０出力のＩＣを、８〜４個カス
ケード接続する必要がある。
ビットの様な多数のデーターを処理するシステムを構成
する場合は、８０〜１６０出力のＩＣを、８〜４個カス
ケード接続する必要がある。
【０００５】この種の回路は、特願平０１−３２６５８
０号として本発明者らによって提案されたものがあり、
以下図面を用いて説明する。
０号として本発明者らによって提案されたものがあり、
以下図面を用いて説明する。
【０００６】図３は、従来の駆動回路を、カスケード接
続した状態を示す回路構成図、図３は、図４の回路各部
の動作波形図である。なお、以下の説明において、カス
ケード接続の２段目を次段と称し、３段目以後の各段を
代表したものとする。また、次段ＬＣＤドライバー７４
の回路構成は初段ＬＣＤドライバー３７と同一なので省
略する。
続した状態を示す回路構成図、図３は、図４の回路各部
の動作波形図である。なお、以下の説明において、カス
ケード接続の２段目を次段と称し、３段目以後の各段を
代表したものとする。また、次段ＬＣＤドライバー７４
の回路構成は初段ＬＣＤドライバー３７と同一なので省
略する。
【０００７】図３において、図示しないデーター生成回
路よりシリアルで送られてくるデーターＤs は初段ＬＣ
Ｄドライバー３７および次段ＬＣＤドライバー７４の入
力端子Ｔ1 に、それぞれ与えられる。また上記シリアル
データーＤs に同期して、入力されるクロックパルスＣ
Ｐが各段の入力端子Ｔ2 に与えられるとともに、上記シ
リアルデーターＤs をラッチするためのラッチパルスＬ
Ｐが各段の入力端子Ｔ3 に与えられる。
路よりシリアルで送られてくるデーターＤs は初段ＬＣ
Ｄドライバー３７および次段ＬＣＤドライバー７４の入
力端子Ｔ1 に、それぞれ与えられる。また上記シリアル
データーＤs に同期して、入力されるクロックパルスＣ
Ｐが各段の入力端子Ｔ2 に与えられるとともに、上記シ
リアルデーターＤs をラッチするためのラッチパルスＬ
Ｐが各段の入力端子Ｔ3 に与えられる。
【０００８】イネーブル信号は、前段のドライバーの端
子Ｔ5 から出力され後段ドライバーの端子Ｔ4 に与えら
れる。なお、初段ＬＣＤドライバー３７の場合は、前段
のドライバーがないので、イネーブル入力端子Ｔ4 は、
接地（“Ｌ”レベルに接続）される。
子Ｔ5 から出力され後段ドライバーの端子Ｔ4 に与えら
れる。なお、初段ＬＣＤドライバー３７の場合は、前段
のドライバーがないので、イネーブル入力端子Ｔ4 は、
接地（“Ｌ”レベルに接続）される。
【０００９】入力端子Ｔ1 に与えられたシリアルデータ
ーＤs は、バッファーＡ1 を介してデーターラッチ回路
１に与えられる、データーラッチ回路１は、ラッチ手段
として複数のフリップフロップ回路（以下ＦＦと略す）
２６〜３０によって、構成されている。これらのＦＦ２
６〜３０は、データーＦＦか、又は、データーラッチが
用いられ、シリアルデーターＤs は、各ＦＦ２６〜３０
のデーター入力端子Ｄに与えられる。
ーＤs は、バッファーＡ1 を介してデーターラッチ回路
１に与えられる、データーラッチ回路１は、ラッチ手段
として複数のフリップフロップ回路（以下ＦＦと略す）
２６〜３０によって、構成されている。これらのＦＦ２
６〜３０は、データーＦＦか、又は、データーラッチが
用いられ、シリアルデーターＤs は、各ＦＦ２６〜３０
のデーター入力端子Ｄに与えられる。
【００１０】一方、入力端子Ｔ3 に与えられたラッチパ
ルスＬＰは、バッファＡ3 を介して、初段／次段判定回
路２、イネーブルラッチ回路４、シフトレジスター５、
イネーブル信号出力回路６、ラッチ付きドライブ回路
７、およびカウント回路８に、それぞれ供給される。
ルスＬＰは、バッファＡ3 を介して、初段／次段判定回
路２、イネーブルラッチ回路４、シフトレジスター５、
イネーブル信号出力回路６、ラッチ付きドライブ回路
７、およびカウント回路８に、それぞれ供給される。
【００１１】シフトレジスター５は、ＦＦ１５，１７〜
２１とＡＮＤゲート１６によって構成され、上記ラッチ
パルスＬＰは、ＦＦ１５のセット入力端子Ｓに与えられ
るとともに、ＦＦ１７〜２１のリセット入力端子Ｒに与
えられる。これらのＦＦ１５，１７〜２１は、前のＦＦ
の出力端子Ｑから出力された信号が次のＦＦのデーター
入力端子Ｄに与えられるように接続される。なお、初め
のＦＦ１５のデーター入力端子Ｄは接地（“Ｌ”レベル
に接続）されている。
２１とＡＮＤゲート１６によって構成され、上記ラッチ
パルスＬＰは、ＦＦ１５のセット入力端子Ｓに与えられ
るとともに、ＦＦ１７〜２１のリセット入力端子Ｒに与
えられる。これらのＦＦ１５，１７〜２１は、前のＦＦ
の出力端子Ｑから出力された信号が次のＦＦのデーター
入力端子Ｄに与えられるように接続される。なお、初め
のＦＦ１５のデーター入力端子Ｄは接地（“Ｌ”レベル
に接続）されている。
【００１２】これらのＦＦ１５，１７〜２０の出力端子
Ｑから出力された信号の内、ＦＦ１７〜２０のＱ出力
が、データーラッチ回路１を構成するＦＦ２７〜３０の
ラッチ入力端子Ｌに与えられる。また、シフトレジスタ
ー５におけるＦＦ１５のＱ出力は、ＡＮＤゲート１６を
介してデーターラッチ回路１におけるＦＦ２６のラッチ
入力端子Ｌに与えられる。
Ｑから出力された信号の内、ＦＦ１７〜２０のＱ出力
が、データーラッチ回路１を構成するＦＦ２７〜３０の
ラッチ入力端子Ｌに与えられる。また、シフトレジスタ
ー５におけるＦＦ１５のＱ出力は、ＡＮＤゲート１６を
介してデーターラッチ回路１におけるＦＦ２６のラッチ
入力端子Ｌに与えられる。
【００１３】上記アンドゲート１６の一方の入力端子に
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力が
“Ｈ”レベルになるタイミングで上記ＦＦ１５のＱ出力
信号が、上記ＦＦ２６のラッチ入力端子Ｌに与えられ
る。
は、クロック制御回路３を構成する３入力ＡＮＤゲート
１４の出力が与えられ、ＡＮＤゲート１４の出力が
“Ｈ”レベルになるタイミングで上記ＦＦ１５のＱ出力
信号が、上記ＦＦ２６のラッチ入力端子Ｌに与えられ
る。
【００１４】上記クロック制御回路３は、上記３入力Ａ
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ、初段／次段判定回路２の出力信号、
イネーブルラッチ回路４の出力信号、およびシフトレジ
スター５における最終段ＦＦ２１の反転Ｑ出力信号に基
いて回路の動作クロック信号を出力する。
ＮＤゲート１４とＯＲゲート１３とで構成され、上記ク
ロックパルスＣＰ、初段／次段判定回路２の出力信号、
イネーブルラッチ回路４の出力信号、およびシフトレジ
スター５における最終段ＦＦ２１の反転Ｑ出力信号に基
いて回路の動作クロック信号を出力する。
【００１５】上記クロック制御回路３から出力されるシ
フトクロック信号は、上記ＡＮＤゲート１６の他に、Ｆ
Ｆ１５，１７〜２１のクロック入力端子にそれぞれ与え
られる。
フトクロック信号は、上記ＡＮＤゲート１６の他に、Ｆ
Ｆ１５，１７〜２１のクロック入力端子にそれぞれ与え
られる。
【００１６】上記、初段／次段判定回路２は、データー
生成回路から送られているシリアルデーターＤs が当該
回路に与えられるものか、或いは次段回路に与えられる
ものかを判定するために、設けられ、３つのＤ形ＦＦ
９，１０，１１によって、構成されている。
生成回路から送られているシリアルデーターＤs が当該
回路に与えられるものか、或いは次段回路に与えられる
ものかを判定するために、設けられ、３つのＤ形ＦＦ
９，１０，１１によって、構成されている。
【００１７】又、カウント回路８は、クロックパルスを
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形ＦＦ７５と、２入
力ＡＮＤゲート７６により構成されている。
分周して、イネーブル信号の受信用クロックを間引くこ
とにより、イネーブル信号の遅延時間の影響を受けない
様にするために設けられており、Ｄ形ＦＦ７５と、２入
力ＡＮＤゲート７６により構成されている。
【００１８】又、イネーブルラッチ回路４は、入力端子
Ｔ4 に与えられるイネーブル信号を、前記カウント回路
８の出力により、ラッチする為に設けられ、Ｄ形ＦＦ１
２により構成されている。
Ｔ4 に与えられるイネーブル信号を、前記カウント回路
８の出力により、ラッチする為に設けられ、Ｄ形ＦＦ１
２により構成されている。
【００１９】一方、上記シフトレジスター５における最
終段よりも２つ前の段に設けられているＦＦ１９のＱ出
力端子が、イネーブル信号出力回路６を構成する、ＮＯ
Ｒゲート２３の一方の入力端子に与えられる。
終段よりも２つ前の段に設けられているＦＦ１９のＱ出
力端子が、イネーブル信号出力回路６を構成する、ＮＯ
Ｒゲート２３の一方の入力端子に与えられる。
【００２０】上記イネーブル信号出力回路６は、上記Ｎ
ＯＲゲート２３とＮＯＲゲート２２およびインバーター
２４により構成され、上記ＮＯＲゲート２３，２２によ
り、Ｒ−Ｓ・ＦＦが構成される。
ＯＲゲート２３とＮＯＲゲート２２およびインバーター
２４により構成され、上記ＮＯＲゲート２３，２２によ
り、Ｒ−Ｓ・ＦＦが構成される。
【００２１】上記インバーター２４の出力が端子Ｔ5 に
与えられ、これがイネーブル信号として、後段の駆動回
路の入力端子Ｔ4 に導出される。
与えられ、これがイネーブル信号として、後段の駆動回
路の入力端子Ｔ4 に導出される。
【００２２】次に、カスケード接続時、の動作につい
て、説明する。
て、説明する。
【００２３】データー生成回路より送られてくるシリア
ルデーター信号Ｄs 、クロックパルス信号ＣＰ、ラッチ
パルス信号ＬＰは、図４の波形図に示すような波形にな
っており、波形は連続している。
ルデーター信号Ｄs 、クロックパルス信号ＣＰ、ラッチ
パルス信号ＬＰは、図４の波形図に示すような波形にな
っており、波形は連続している。
【００２４】ラッチパルスＬＰが入力されると、ＦＦ１
０，７５，１２，１７〜２１がラッチパルスの“Ｈ”レ
ベルの部分でリセットされるため、これらのＦＦのＱ出
力端子は“Ｌ”レベルになる。
０，７５，１２，１７〜２１がラッチパルスの“Ｈ”レ
ベルの部分でリセットされるため、これらのＦＦのＱ出
力端子は“Ｌ”レベルになる。
【００２５】ＦＦ２１の場合は、反転Ｑ出力が“Ｈ”と
なり、ＡＮＤゲート１４の第１入力端子にこの信号を送
る。ＮＯＲ２２，２３により構成されるＲ−Ｓ・ＦＦは
同様にリセットされ、Ｑ出力は、“Ｌ”レベルになる
が、インバーター２４を通して、Ｔ5 より“Ｈ”レベル
を出力する。
なり、ＡＮＤゲート１４の第１入力端子にこの信号を送
る。ＮＯＲ２２，２３により構成されるＲ−Ｓ・ＦＦは
同様にリセットされ、Ｑ出力は、“Ｌ”レベルになる
が、インバーター２４を通して、Ｔ5 より“Ｈ”レベル
を出力する。
【００２６】ＦＦ１５は、ラッチパルスの“Ｈ”レベル
によりセットされて、Ｑ出力端子が“Ｈ”レベルにな
る。
によりセットされて、Ｑ出力端子が“Ｈ”レベルにな
る。
【００２７】次に、ラッチパルスＬＰが、“Ｈ”→
“Ｌ”に立ち下がった時、ＦＦ９のＱ出力が“Ｈ”レベ
ルになる。このＦＦ９のＱ出力が、ＦＦ１０のＤ入力端
子に送られ、また、ラッチ回路２６〜３０にラッチされ
ていたシリアルデーターＤs がラッチ付きＬＣＤドライ
ブ回路７にラッチされて出力端子３２〜３６より、ＬＣ
Ｄ駆動レベルが出力される。
“Ｌ”に立ち下がった時、ＦＦ９のＱ出力が“Ｈ”レベ
ルになる。このＦＦ９のＱ出力が、ＦＦ１０のＤ入力端
子に送られ、また、ラッチ回路２６〜３０にラッチされ
ていたシリアルデーターＤs がラッチ付きＬＣＤドライ
ブ回路７にラッチされて出力端子３２〜３６より、ＬＣ
Ｄ駆動レベルが出力される。
【００２８】次に、データー生成回路から送られてくる
クロツクパルスＣＰの立ち上がり時点では、データー生
成回路から送られてくるシリアルデーターＤsがデータ
ーラッチ回路１の各ＦＦ２６〜３０のＤ入力端子に入力
される。
クロツクパルスＣＰの立ち上がり時点では、データー生
成回路から送られてくるシリアルデーターＤsがデータ
ーラッチ回路１の各ＦＦ２６〜３０のＤ入力端子に入力
される。
【００２９】また、初段ＬＣＤドライブ回路３７の入力
端子Ｔ4 は“Ｌ”レベルに設定されており、この“Ｌ”
レベルがインバーターＡ4 で反転されることにより、
“Ｈ”レべルになり、ＦＦ１１と１２のＤ入力端子に送
られている。よって一度でもＦＦ１０のＱ出力が立ち下
がると、ＦＦ１１のＱ出力が“Ｈ”レベルになる、この
“Ｈ”レベルの出力は、２入力ＯＲゲート１３の第１入
力端子および３入力ＡＮＤゲート１４の第２入力端子に
送られる。
端子Ｔ4 は“Ｌ”レベルに設定されており、この“Ｌ”
レベルがインバーターＡ4 で反転されることにより、
“Ｈ”レべルになり、ＦＦ１１と１２のＤ入力端子に送
られている。よって一度でもＦＦ１０のＱ出力が立ち下
がると、ＦＦ１１のＱ出力が“Ｈ”レベルになる、この
“Ｈ”レベルの出力は、２入力ＯＲゲート１３の第１入
力端子および３入力ＡＮＤゲート１４の第２入力端子に
送られる。
【００３０】この場合、３入力ＡＮＤゲート１４の第１
入力端子は“Ｈ”レベルになっているので、このＡＮＤ
ゲート１４の第３入力端子に与えられるクロックパルス
ＣＰは、そのまま出力される。
入力端子は“Ｈ”レベルになっているので、このＡＮＤ
ゲート１４の第３入力端子に与えられるクロックパルス
ＣＰは、そのまま出力される。
【００３１】一方、次段ＬＣＤドライバー７４の入力端
子Ｔ4 は、初段ＬＣＤドライブ回路３７の出力端子Ｔ5
から“Ｈ”レベルのイネーブル信号が与えられる。この
“Ｈ”レベルの信号はインバーターＡ4 により“Ｌ”レ
ベルに反転され、ＦＦ１１，１２のＤ入力端子に送られ
る。また、ＦＦ１１のクロック入力端子に与えられるＦ
Ｆ１０のＱ出力が一度でも“Ｈ”から“Ｌ”レベルに立
ち下がるとＦＦ１１のＱ出力は、“Ｌ”レベルに固定さ
れ、これが２入力ＯＲゲート１３の第１入力端子に供給
される。
子Ｔ4 は、初段ＬＣＤドライブ回路３７の出力端子Ｔ5
から“Ｈ”レベルのイネーブル信号が与えられる。この
“Ｈ”レベルの信号はインバーターＡ4 により“Ｌ”レ
ベルに反転され、ＦＦ１１，１２のＤ入力端子に送られ
る。また、ＦＦ１１のクロック入力端子に与えられるＦ
Ｆ１０のＱ出力が一度でも“Ｈ”から“Ｌ”レベルに立
ち下がるとＦＦ１１のＱ出力は、“Ｌ”レベルに固定さ
れ、これが２入力ＯＲゲート１３の第１入力端子に供給
される。
【００３２】一方、上記ゲート１３の第２入力端子に与
えられるＦＦ１２のＱ出力は、“Ｌ”レベルなので、２
入力ＯＲゲート１３の出力は“Ｌ”レベルになる。
えられるＦＦ１２のＱ出力は、“Ｌ”レベルなので、２
入力ＯＲゲート１３の出力は“Ｌ”レベルになる。
【００３３】したがって、この場合、２入力ＯＲゲート
１３の出力が供給される３入力ＡＮＤゲート１４におい
ては、ＡＮＤ条件が成立しないため、このＡＮＤゲート
１４の第３入力端子に与えられているクロックパルスＣ
Ｐの通過が禁止されている。
１３の出力が供給される３入力ＡＮＤゲート１４におい
ては、ＡＮＤ条件が成立しないため、このＡＮＤゲート
１４の第３入力端子に与えられているクロックパルスＣ
Ｐの通過が禁止されている。
【００３４】さて、初段ＬＣＤドライバー３７は、以上
の状態において、クロックパルスＣＰが入力されると、
ＡＮＤゲート１４を通って２入力ＡＮＤゲート１６の第
２入力端子に送られる。この場合、上記２入力ＡＮＤゲ
ート１６の第１入力端子は“Ｈ”レベルなので、上記２
入力ＡＮＤゲート１６の出力は“Ｈ”になる。次に、こ
のクロックパルスＣＰが“Ｈ”→“Ｌ”に立ち下がると
図４に示すようにＦＦ１５のＱ出力は“Ｌ”レベルにな
り、ＦＦ１７のＱ出力は“Ｈ”レベルになる。この時、
２入力ＡＮＤゲート１６の出力は“Ｌ”レベルになり、
この出力信号が、ＦＦ２６のラッチ入力端子Ｌに送られ
るため、シリアルデーターＤs の最初のデーターがＦＦ
２６にラッチされる。これと、同時にＦＦ１０のＱ出力
は“Ｈ”レベルになり、ＦＦ９をリセットする。同時
に、ＦＦ７５は１つカウントが進みＱ出力がＨになる。
次段ＬＣＤドライバー７４のＦＦ９，１０，７５も同様
の動作をする。
の状態において、クロックパルスＣＰが入力されると、
ＡＮＤゲート１４を通って２入力ＡＮＤゲート１６の第
２入力端子に送られる。この場合、上記２入力ＡＮＤゲ
ート１６の第１入力端子は“Ｈ”レベルなので、上記２
入力ＡＮＤゲート１６の出力は“Ｈ”になる。次に、こ
のクロックパルスＣＰが“Ｈ”→“Ｌ”に立ち下がると
図４に示すようにＦＦ１５のＱ出力は“Ｌ”レベルにな
り、ＦＦ１７のＱ出力は“Ｈ”レベルになる。この時、
２入力ＡＮＤゲート１６の出力は“Ｌ”レベルになり、
この出力信号が、ＦＦ２６のラッチ入力端子Ｌに送られ
るため、シリアルデーターＤs の最初のデーターがＦＦ
２６にラッチされる。これと、同時にＦＦ１０のＱ出力
は“Ｈ”レベルになり、ＦＦ９をリセットする。同時
に、ＦＦ７５は１つカウントが進みＱ出力がＨになる。
次段ＬＣＤドライバー７４のＦＦ９，１０，７５も同様
の動作をする。
【００３５】次に、２番目のシリアルデーターＤs と、
クロックパルスＣＰが送られてくると、ＦＦ１７のＱ出
力は“Ｌ”レベルとなり、ＦＦ１８のＱ出力は“Ｈ”レ
ベルになる。この時、ＦＦ１７のＱ出力はＦＦ２７のラ
ッチ入力端子Ｌに与えられるため、２番目のシリアルデ
ーターＤs がＦＦ２７にラッチされる。この時、ＦＦ７
５のＱ出力が入力されている２入力ＡＮＤゲート７６の
第１入力端子には、“Ｈ”レベルが入力されているの
で、第２入力端子のクロックパルスＣＰはＡＮＤゲート
７６を通ってＦＦ１２のクロック入力端子に入力され
る。ＦＦ１２はデーター入力端子の“Ｈ”レベルを読み
込んでＱ出力より出力する。以下、ＦＦ７５，１２、Ａ
ＮＤゲート７６によりクロックパルスの偶数回ごとにＴ
4 端子に入力される信号を読み込み、ＯＲゲート１３の
第２入力端へ“Ｈ”レベルを出力する。
クロックパルスＣＰが送られてくると、ＦＦ１７のＱ出
力は“Ｌ”レベルとなり、ＦＦ１８のＱ出力は“Ｈ”レ
ベルになる。この時、ＦＦ１７のＱ出力はＦＦ２７のラ
ッチ入力端子Ｌに与えられるため、２番目のシリアルデ
ーターＤs がＦＦ２７にラッチされる。この時、ＦＦ７
５のＱ出力が入力されている２入力ＡＮＤゲート７６の
第１入力端子には、“Ｈ”レベルが入力されているの
で、第２入力端子のクロックパルスＣＰはＡＮＤゲート
７６を通ってＦＦ１２のクロック入力端子に入力され
る。ＦＦ１２はデーター入力端子の“Ｈ”レベルを読み
込んでＱ出力より出力する。以下、ＦＦ７５，１２、Ａ
ＮＤゲート７６によりクロックパルスの偶数回ごとにＴ
4 端子に入力される信号を読み込み、ＯＲゲート１３の
第２入力端へ“Ｈ”レベルを出力する。
【００３６】又、同時にＦＦ１０は、ＦＦ９のＱ出力の
“Ｌ”レベルを読み込みＱ出力端子から出力する。この
立ち下がりにより、ＦＦ１１はＴ4 端子に入力される信
号の逆論理を読み込んで（この場合は“Ｈ”）をＯＲゲ
ート１３の第１入力端へ出力する。
“Ｌ”レベルを読み込みＱ出力端子から出力する。この
立ち下がりにより、ＦＦ１１はＴ4 端子に入力される信
号の逆論理を読み込んで（この場合は“Ｈ”）をＯＲゲ
ート１３の第１入力端へ出力する。
【００３７】次段ＬＣＤドライバー７４では、ＦＦ９，
１０，１１，７５，１２、ＡＮＤゲート７６により同様
に動作しＦＦ１１，１２より“Ｌ”レベルが読み込まれ
てＯＲゲート１３へ出力する。
１０，１１，７５，１２、ＡＮＤゲート７６により同様
に動作しＦＦ１１，１２より“Ｌ”レベルが読み込まれ
てＯＲゲート１３へ出力する。
【００３８】ＯＲゲート１３は、入力された信号が２つ
とも“Ｌ”の為３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
とも“Ｌ”の為３入力ＡＮＤゲートの第２入力端子を
“Ｌ”として、第３入力端子のクロックパルスＣＰ信号
に禁止をかける。
【００３９】次に、初段のＬＣＤドライバー３７に、３
番目のシリアルデーターＤs と、クロックパルスＣＰが
送られてくると、ＦＦ１８のＱ出力は、“Ｌ”レベルに
なり、このときＦＦ１８のＱ出力がＦＦ２８のラッチ入
力端子に与えられるため、３番目のシリアルデーターが
ＦＦ２８にラッチされる。この様にして、データー生成
回路より送られてくるシリアルデーターＤs をクロック
パルスＣＰに同期して、順次データーラッチ回路１の各
ＦＦ２６〜３０にラッチしていく。そして、初段ＬＣＤ
ドライバー３７に対応する最後のデーターの１つ前のシ
リアルデーターＤs が入力されると（最終クロックパル
スＣＰの２つ前のクロックが入力されると）ＦＦ１９の
Ｑ出力が“Ｈ”レベルになり、イネーブル信号出力回路
６の２入力ＮＯＲゲート２３に伝達される。ＮＯＲゲー
ト２３は、ＮＯＲゲート２２とＲ−Ｓ・ＦＦを構成して
おり、伝達された信号により、Ｒ−Ｓ・ＦＦはセットさ
れるが、インバーター２４により反転された“Ｌ”レベ
ルをＴ5 より出力し、次段のＴ4 へ伝送する。この信号
がイネーブル信号であり、次段のＬＣＤドライバー７４
の入力端子Ｔ4 を通り、初段ＬＣＤドライバー７３と同
様にインバーターＡ4 を介して、ＦＦ１１及び１２の各
Ｄ入力端子に与えられる。
番目のシリアルデーターＤs と、クロックパルスＣＰが
送られてくると、ＦＦ１８のＱ出力は、“Ｌ”レベルに
なり、このときＦＦ１８のＱ出力がＦＦ２８のラッチ入
力端子に与えられるため、３番目のシリアルデーターが
ＦＦ２８にラッチされる。この様にして、データー生成
回路より送られてくるシリアルデーターＤs をクロック
パルスＣＰに同期して、順次データーラッチ回路１の各
ＦＦ２６〜３０にラッチしていく。そして、初段ＬＣＤ
ドライバー３７に対応する最後のデーターの１つ前のシ
リアルデーターＤs が入力されると（最終クロックパル
スＣＰの２つ前のクロックが入力されると）ＦＦ１９の
Ｑ出力が“Ｈ”レベルになり、イネーブル信号出力回路
６の２入力ＮＯＲゲート２３に伝達される。ＮＯＲゲー
ト２３は、ＮＯＲゲート２２とＲ−Ｓ・ＦＦを構成して
おり、伝達された信号により、Ｒ−Ｓ・ＦＦはセットさ
れるが、インバーター２４により反転された“Ｌ”レベ
ルをＴ5 より出力し、次段のＴ4 へ伝送する。この信号
がイネーブル信号であり、次段のＬＣＤドライバー７４
の入力端子Ｔ4 を通り、初段ＬＣＤドライバー７３と同
様にインバーターＡ4 を介して、ＦＦ１１及び１２の各
Ｄ入力端子に与えられる。
【００４０】ここでさらにクロックパルスＣＰが入力さ
れると、ＦＦ１９のＱ出力は、“Ｌ”になり、この１９
のＱ出力がＦＦ２９のラッチ入力端子に与えられるた
め、最後から２番目のデーターが、ＦＦ２９にラッチさ
れる。同時にＦＦ２０のＱ出力が“Ｈ”レベルになる。
この時、次段のＦＦ７５のＱ出力が“Ｈ”となるが、ま
だＡＮＤゲート７６の出力はパルスが出力されない。
れると、ＦＦ１９のＱ出力は、“Ｌ”になり、この１９
のＱ出力がＦＦ２９のラッチ入力端子に与えられるた
め、最後から２番目のデーターが、ＦＦ２９にラッチさ
れる。同時にＦＦ２０のＱ出力が“Ｈ”レベルになる。
この時、次段のＦＦ７５のＱ出力が“Ｈ”となるが、ま
だＡＮＤゲート７６の出力はパルスが出力されない。
【００４１】さらに、クロックパルスＣＰが入力される
とＦＦ２０のＱ出力は“Ｌ”レベルになり、このＦＦ２
０のＱ出力がＦＦ３０のラッチ入力端子に与えられるた
め、初段の最後のデーターＤs が、ＦＦ３０にラッチさ
れる。一方、ＦＦ２１の反転Ｑ出力は“Ｌ”レベルにな
る。この反転Ｑ出力信号の“Ｌ”レベルが３入力ＡＮＤ
ゲート１４の第１入力に加えられる。この結果、データ
ー生成回路より送られてくるクロックパルスＣＰが上記
３入力ＡＮＤゲート１４で禁止される。
とＦＦ２０のＱ出力は“Ｌ”レベルになり、このＦＦ２
０のＱ出力がＦＦ３０のラッチ入力端子に与えられるた
め、初段の最後のデーターＤs が、ＦＦ３０にラッチさ
れる。一方、ＦＦ２１の反転Ｑ出力は“Ｌ”レベルにな
る。この反転Ｑ出力信号の“Ｌ”レベルが３入力ＡＮＤ
ゲート１４の第１入力に加えられる。この結果、データ
ー生成回路より送られてくるクロックパルスＣＰが上記
３入力ＡＮＤゲート１４で禁止される。
【００４２】一方、これと同時に、次段ＬＣＤドライバ
ー７４のフリップフロップ７５のＱ出力が“Ｈ”の為、
クロックパルスＣＰは、ＡＮＤゲート７６を介して、Ｆ
Ｆ１２のクロック入力端子に伝達されるので、ＦＦ１２
はクロックパルスＣＰの立ち下がり時に、イネーブル信
号を反転した“Ｈ”レベルを読み込みＱ出力より２入力
ＯＲゲート１３の第２入力端を通して、３入力ＡＮＤゲ
ート１４の第２入力端へ伝達する。このＡＮＤゲート１
４の第１入力端も“Ｈ”レベルになっているので、この
後、データー生成回路から送られてくるクロックパルス
ＣＰは、３入力ＡＮＤゲート１４を通ることができ、Ｆ
Ｆ１５，１７〜２１のクロック入力端子と、２入力ＡＮ
Ｄゲート１６の第２入力端子に送られることになる。
ー７４のフリップフロップ７５のＱ出力が“Ｈ”の為、
クロックパルスＣＰは、ＡＮＤゲート７６を介して、Ｆ
Ｆ１２のクロック入力端子に伝達されるので、ＦＦ１２
はクロックパルスＣＰの立ち下がり時に、イネーブル信
号を反転した“Ｈ”レベルを読み込みＱ出力より２入力
ＯＲゲート１３の第２入力端を通して、３入力ＡＮＤゲ
ート１４の第２入力端へ伝達する。このＡＮＤゲート１
４の第１入力端も“Ｈ”レベルになっているので、この
後、データー生成回路から送られてくるクロックパルス
ＣＰは、３入力ＡＮＤゲート１４を通ることができ、Ｆ
Ｆ１５，１７〜２１のクロック入力端子と、２入力ＡＮ
Ｄゲート１６の第２入力端子に送られることになる。
【００４３】さて、次にデーター生成回路より、送られ
てくるクロックパルスＣＰが次段が最初に動作するパル
スであり、このクロックパルスの立ち下がりで、ＦＦ１
５のＱ出力は“Ｈ”→“Ｌ”レベルに反転するととも
に、ＦＦ１７のＱ出力が“Ｈ”レベルになる。又、この
時、２入力ＡＮＤゲート１６の第１入力はこのクロック
パルスが立ち下がるまで“Ｈ”が入力されているので、
この１回だけ、クロックパルスＣＰは、ＡＮＤゲート１
６を通ってＦＦ２６のラッチ入力端子に入力される。Ｆ
Ｆ２６〜３０のＤ入力端子には、データー生成回路から
シリアルデーターＤs が入力されているので、次段ＬＣ
Ｄドライバー７４は前記クロックパルスＣＰの立ち下が
りでＦＦ２６はデーターＤs をラッチしてＱ出力から、
ドライブ回路７へ送る。
てくるクロックパルスＣＰが次段が最初に動作するパル
スであり、このクロックパルスの立ち下がりで、ＦＦ１
５のＱ出力は“Ｈ”→“Ｌ”レベルに反転するととも
に、ＦＦ１７のＱ出力が“Ｈ”レベルになる。又、この
時、２入力ＡＮＤゲート１６の第１入力はこのクロック
パルスが立ち下がるまで“Ｈ”が入力されているので、
この１回だけ、クロックパルスＣＰは、ＡＮＤゲート１
６を通ってＦＦ２６のラッチ入力端子に入力される。Ｆ
Ｆ２６〜３０のＤ入力端子には、データー生成回路から
シリアルデーターＤs が入力されているので、次段ＬＣ
Ｄドライバー７４は前記クロックパルスＣＰの立ち下が
りでＦＦ２６はデーターＤs をラッチしてＱ出力から、
ドライブ回路７へ送る。
【００４４】次のクロックパルスＣＰがデーター生成回
路より送られてくると、ＦＦ１７のＱ出力は“Ｌ”レベ
ル、ＦＦ１８のＱ出力は、“Ｈ”レベルになり、このク
ロックパルスＣＰに対応したシリアルデーターＤs がＦ
Ｆ２７にラッチされる。以後同様に、データー生成回路
より送られてくるシリアルデーターＤs がクロックパル
スＣＰにより順次ラッチされて行く。
路より送られてくると、ＦＦ１７のＱ出力は“Ｌ”レベ
ル、ＦＦ１８のＱ出力は、“Ｈ”レベルになり、このク
ロックパルスＣＰに対応したシリアルデーターＤs がＦ
Ｆ２７にラッチされる。以後同様に、データー生成回路
より送られてくるシリアルデーターＤs がクロックパル
スＣＰにより順次ラッチされて行く。
【００４５】そして、次段ＬＣＤドライバー７４に入力
される最後のクロックパルスＣＰの２つ前のクロックパ
ルスＣＰが入力されると、シフトレジスター５における
最終段より２つ手前のＦＦ１９のＱ出力が“Ｈ”レベル
になる。この“Ｈ”レベルにより２入力ＮＯＲ２３，２
２で構成されるＲ−Ｓ・ＦＦがセットされ、この“Ｈ”
レベルがインバーター２４を通して、“Ｌ”レベルとな
り、出力端子Ｔ5 から３段目のＬＣＤドライバーのイネ
ーブル入力端子Ｔ4に送られる。
される最後のクロックパルスＣＰの２つ前のクロックパ
ルスＣＰが入力されると、シフトレジスター５における
最終段より２つ手前のＦＦ１９のＱ出力が“Ｈ”レベル
になる。この“Ｈ”レベルにより２入力ＮＯＲ２３，２
２で構成されるＲ−Ｓ・ＦＦがセットされ、この“Ｈ”
レベルがインバーター２４を通して、“Ｌ”レベルとな
り、出力端子Ｔ5 から３段目のＬＣＤドライバーのイネ
ーブル入力端子Ｔ4に送られる。
【００４６】次のクロックパルスＣＰがデーター生成回
路より送られてくると次段ＬＣＤドライバー７４のＦＦ
１９のＱ出力は“Ｌ”になり、ＦＦ２０のＱ出力は
“Ｈ”になる。この時、ＦＦ１９のＱ出力は、ＦＦ２９
のラッチ端子Ｌへ送られ、これに対応するシリアルデー
ターがＦＦ２９にラッチされる。
路より送られてくると次段ＬＣＤドライバー７４のＦＦ
１９のＱ出力は“Ｌ”になり、ＦＦ２０のＱ出力は
“Ｈ”になる。この時、ＦＦ１９のＱ出力は、ＦＦ２９
のラッチ端子Ｌへ送られ、これに対応するシリアルデー
ターがＦＦ２９にラッチされる。
【００４７】次にクロックパルスＣＰが、データー生成
回路より、送られてくると、ＦＦ２０のＱ出力は“Ｌ”
になり、ＦＦ２１のＱ出力は“Ｈ”になる。この時、Ｆ
Ｆ２０のＱ出力は、ＦＦ３０のラッチ端子Ｌへ送られ、
これに対応するシリアルデーターが、ＦＦ３０にラッチ
される。
回路より、送られてくると、ＦＦ２０のＱ出力は“Ｌ”
になり、ＦＦ２１のＱ出力は“Ｈ”になる。この時、Ｆ
Ｆ２０のＱ出力は、ＦＦ３０のラッチ端子Ｌへ送られ、
これに対応するシリアルデーターが、ＦＦ３０にラッチ
される。
【００４８】一方、ＦＦ２１の反転Ｑ出力（“Ｌ”レベ
ル）が３入力ＡＮＤゲート１４の第１入力端子に与えら
れることにより、３入力ＡＮＤゲート１４の出力は
“Ｌ”に固定される。
ル）が３入力ＡＮＤゲート１４の第１入力端子に与えら
れることにより、３入力ＡＮＤゲート１４の出力は
“Ｌ”に固定される。
【００４９】ＦＦ２６〜３０のＱ出力はラッチ付きＬＣ
Ｄドライバー回路７に送られる。
Ｄドライバー回路７に送られる。
【００５０】以後、同様に３段目以後のＬＣＤドライバ
ーにもデーターが転送された後、データー生成回路よ
り、ラッチパルスＬＰが送られてくると、ＬＣＤドライ
バー回路７は、各ＬＣＤドライバーのデーターラッチ回
路１から、ラッチ付きＬＣＤドライバー回路７に、入力
されているデーターをラッチして出力端子３２〜３６に
パラレルに出力する。
ーにもデーターが転送された後、データー生成回路よ
り、ラッチパルスＬＰが送られてくると、ＬＣＤドライ
バー回路７は、各ＬＣＤドライバーのデーターラッチ回
路１から、ラッチ付きＬＣＤドライバー回路７に、入力
されているデーターをラッチして出力端子３２〜３６に
パラレルに出力する。
【００５１】
【発明が解決しようとする課題】以上、説明した様にカ
スケード接続回路における低消費電力化の為、イネーブ
ル信号を用いて、データー生成回路より転送されてくる
データーをラッチして、出力するＩＣのみにクロックが
入り、他は、クロックの入力に禁止がかかる様にしてい
るのである。
スケード接続回路における低消費電力化の為、イネーブ
ル信号を用いて、データー生成回路より転送されてくる
データーをラッチして、出力するＩＣのみにクロックが
入り、他は、クロックの入力に禁止がかかる様にしてい
るのである。
【００５２】しかしながら、図３の従来回路を４μｍ程
度のＣ−ＭＯＳにて構成した場合には、以下に述べる様
な問題があった。
度のＣ−ＭＯＳにて構成した場合には、以下に述べる様
な問題があった。
【００５３】データー生成回路から送られてくるクロッ
クパルスＣＰの周波数が高周波、例えば、６ＭＨｚ程度
になると、クロック制御回路３のＡＮＤゲート１４の第
３入力端子に入力される上記周波数のクロックパルスＣ
ＰはＡＮＤゲート１４を通ってシフトクロックパルスと
して、ＦＦ１５，１７〜２１のクロック入力端子に伝達
される。今、最後のシフトデーターＤs がラッチ３０に
取りこまれる時であるとすると、上記クロックパルスＣ
ＰはこのＩＣに入力される最後のクロックパルスとして
ＦＦ２０のＱ出力を“Ｈ”から“Ｌ”レベルに又、ＦＦ
２１は、ＦＦ２０のＱ出力の“Ｈ”レベルを読み込ん
で、反転Ｑ出力から“Ｌ”レベルを出力する。この
“Ｌ”レベルがＡＮＤゲート１４の第１入力端子に伝達
されることにより、次に、クロックパルスＣＰが“Ｈ”
レベルに変化しても、ＡＮＤゲート１４の出力は“Ｌ”
に固定されることになるのである。しかし、４μｍのＣ
−ＭＯＳプロセスにおいて、ＡＮＤゲート１４の第３入
力端子から出力端子までの遅れと、シフトクロックパル
スの配線による遅れ（配線とＦＦ１５，１７〜２１の負
荷容量による信号遅れ）と、ＦＦ２１のクロック入力端
子に対するＱ出力までの遅れ、及び、ＦＦ２１の反転Ｑ
出力から、ＡＮＤゲート１４の第１入力端子までの配線
（配線と、ＡＮＤゲート１４の負荷容量による信号遅
れ）による信号伝搬遅延時間の総和は約８８ＮＳあるの
でＡＮＤゲート１４の第１入力端子が“Ｌ”レベルにな
る約５ＮＳ前に、ＡＮＤゲート１４の第３入力端子が
“Ｈ”レベルとなってしまう。（６ＭＨｚの周期は１６
６ＮＳであるがデューテイ５０％のクロックパルスにお
いて“Ｌ”レベル区間は、８３ＮＳしかないので）する
と、このクロックパルスＣＰの“Ｈ”レベルがＡＮＤゲ
ート１４を通してＦＦ１５，１７〜２１のクロックパル
ス入力端子に伝達されてしまうことになる。そして、５
ＮＳ後にＡＮＤゲート１４の第１入力端子に入力される
“Ｌ”レベルにより、ＡＮＤゲート１４の出力は“Ｌ”
レベルとなる。これらにより、ＡＮＤゲート１４の出力
には、短い期間のヒゲの様なパルスが発生することにな
る。このヒゲのパルスは、ＦＦ１５，１７〜２１のクロ
ック入力端子に伝達されるが、ＦＦ１５，１７〜２１の
データー入力端子は、全て“Ｌ”レベルの為ＦＦ１５，
１７〜２１のＱ出力は全て“Ｌ”となるが、ＦＦ２１の
反転Ｑ出力は“Ｈ”レベルになってしまう。すると、Ｆ
Ｆ２１のＱ出力の“Ｈ”レベルは再びＡＮＤゲート１４
の第１入力端子に伝達される為、ＡＮＤゲート１４の第
３入力端子のクロックパルスＣＰ入力の禁止が解除さ
れ、以後、クロックパルスＣＰはＡＮＤゲート１４を通
してシフトクロックとしてＦＦ１５，１７〜２１のクロ
ック入力端子に伝達され続けることになる。一応、ＦＦ
１５，１７〜２０のＱ出力はこの間“Ｌ”レベルの為、
データーラッチ回路１のデーターラッチ２６〜３０は、
シフトデーターＤs の取り込みは行なわないので、ラッ
チパルスＬＰが入力されて、データーラッチ回路１の出
力がドライブ回路７を通して、出力端子３２〜３６に出
力されても正常な出力の為、誤動作している様には見え
ないが内部においては、クロックパルスＣＰの入力禁止
がかからないことになる。
クパルスＣＰの周波数が高周波、例えば、６ＭＨｚ程度
になると、クロック制御回路３のＡＮＤゲート１４の第
３入力端子に入力される上記周波数のクロックパルスＣ
ＰはＡＮＤゲート１４を通ってシフトクロックパルスと
して、ＦＦ１５，１７〜２１のクロック入力端子に伝達
される。今、最後のシフトデーターＤs がラッチ３０に
取りこまれる時であるとすると、上記クロックパルスＣ
ＰはこのＩＣに入力される最後のクロックパルスとして
ＦＦ２０のＱ出力を“Ｈ”から“Ｌ”レベルに又、ＦＦ
２１は、ＦＦ２０のＱ出力の“Ｈ”レベルを読み込ん
で、反転Ｑ出力から“Ｌ”レベルを出力する。この
“Ｌ”レベルがＡＮＤゲート１４の第１入力端子に伝達
されることにより、次に、クロックパルスＣＰが“Ｈ”
レベルに変化しても、ＡＮＤゲート１４の出力は“Ｌ”
に固定されることになるのである。しかし、４μｍのＣ
−ＭＯＳプロセスにおいて、ＡＮＤゲート１４の第３入
力端子から出力端子までの遅れと、シフトクロックパル
スの配線による遅れ（配線とＦＦ１５，１７〜２１の負
荷容量による信号遅れ）と、ＦＦ２１のクロック入力端
子に対するＱ出力までの遅れ、及び、ＦＦ２１の反転Ｑ
出力から、ＡＮＤゲート１４の第１入力端子までの配線
（配線と、ＡＮＤゲート１４の負荷容量による信号遅
れ）による信号伝搬遅延時間の総和は約８８ＮＳあるの
でＡＮＤゲート１４の第１入力端子が“Ｌ”レベルにな
る約５ＮＳ前に、ＡＮＤゲート１４の第３入力端子が
“Ｈ”レベルとなってしまう。（６ＭＨｚの周期は１６
６ＮＳであるがデューテイ５０％のクロックパルスにお
いて“Ｌ”レベル区間は、８３ＮＳしかないので）する
と、このクロックパルスＣＰの“Ｈ”レベルがＡＮＤゲ
ート１４を通してＦＦ１５，１７〜２１のクロックパル
ス入力端子に伝達されてしまうことになる。そして、５
ＮＳ後にＡＮＤゲート１４の第１入力端子に入力される
“Ｌ”レベルにより、ＡＮＤゲート１４の出力は“Ｌ”
レベルとなる。これらにより、ＡＮＤゲート１４の出力
には、短い期間のヒゲの様なパルスが発生することにな
る。このヒゲのパルスは、ＦＦ１５，１７〜２１のクロ
ック入力端子に伝達されるが、ＦＦ１５，１７〜２１の
データー入力端子は、全て“Ｌ”レベルの為ＦＦ１５，
１７〜２１のＱ出力は全て“Ｌ”となるが、ＦＦ２１の
反転Ｑ出力は“Ｈ”レベルになってしまう。すると、Ｆ
Ｆ２１のＱ出力の“Ｈ”レベルは再びＡＮＤゲート１４
の第１入力端子に伝達される為、ＡＮＤゲート１４の第
３入力端子のクロックパルスＣＰ入力の禁止が解除さ
れ、以後、クロックパルスＣＰはＡＮＤゲート１４を通
してシフトクロックとしてＦＦ１５，１７〜２１のクロ
ック入力端子に伝達され続けることになる。一応、ＦＦ
１５，１７〜２０のＱ出力はこの間“Ｌ”レベルの為、
データーラッチ回路１のデーターラッチ２６〜３０は、
シフトデーターＤs の取り込みは行なわないので、ラッ
チパルスＬＰが入力されて、データーラッチ回路１の出
力がドライブ回路７を通して、出力端子３２〜３６に出
力されても正常な出力の為、誤動作している様には見え
ないが内部においては、クロックパルスＣＰの入力禁止
がかからないことになる。
【００５４】この状態において、たとえば動作時の消費
電流がロジック側の電源を５Ｖ、ＬＣＤドライブ側の電
源を４０Ｖとした時、ＬＣＤを負荷として接続しない状
態で、又、クロックパルス速度が３ＭＨｚ程度で、約５
ｍＡあり、クロックを受け付けない状態で約２ｍＡであ
ったとすると、同じ条件においてクロックパルス速度が
６ＭＨｚ程度で、約１０ｍＡになったとすると、クロッ
クパルスを受け付けない状態において、約４ｍＡになる
であろうと推察されるが、実際には約１０ｍＡとなって
しまう。これは、このＩＣを多数例えば１６個程度使用
する大画面のＬＣＤ表示において、低消費電力化の課題
となっていた。
電流がロジック側の電源を５Ｖ、ＬＣＤドライブ側の電
源を４０Ｖとした時、ＬＣＤを負荷として接続しない状
態で、又、クロックパルス速度が３ＭＨｚ程度で、約５
ｍＡあり、クロックを受け付けない状態で約２ｍＡであ
ったとすると、同じ条件においてクロックパルス速度が
６ＭＨｚ程度で、約１０ｍＡになったとすると、クロッ
クパルスを受け付けない状態において、約４ｍＡになる
であろうと推察されるが、実際には約１０ｍＡとなって
しまう。これは、このＩＣを多数例えば１６個程度使用
する大画面のＬＣＤ表示において、低消費電力化の課題
となっていた。
【００５５】
【課題を解決するための手段】この発明は前記課題を解
決するために、駆動データーがシリアルに入力されるデ
ーター入力端子と、複数のラッチ手段から構成され前記
駆動データーを順次ラッチしてパラレルに出力するデー
ターラッチ回路と、前記ラッチ手段をラッチ可能状態に
するラッチ信号をクロックパルスに応答して前記複数の
ラッチ手段に順番に出力する複数の第１ＦＦと前記複数
のラッチ手段へのラッチ信号出力が終了した後終了信号
を出力する第２ＦＦと前記複数のラッチ手段へのラッチ
信号出力の終了に伴って所定の前記第１ＦＦから出力さ
れる所定レベルの終了パルス及び前記第２ＦＦからの出
力信号を入力とし論理演算をとることによりこれら終了
パルス及び出力信号に基づく期間前記所定レベルを前記
第２ＦＦへ出力するゲート回路とを有するシフトレジス
ターと、前記終了信号を入力とし前記終了信号に応答し
て外部から入力される前記クロックパルスや前記駆動デ
ーター等の入力信号の前記シフトレジスターへの入力や
前記データーラッチ回路への入力を禁止する禁止回路と
を備えてなることを特徴とする駆動回路である。
決するために、駆動データーがシリアルに入力されるデ
ーター入力端子と、複数のラッチ手段から構成され前記
駆動データーを順次ラッチしてパラレルに出力するデー
ターラッチ回路と、前記ラッチ手段をラッチ可能状態に
するラッチ信号をクロックパルスに応答して前記複数の
ラッチ手段に順番に出力する複数の第１ＦＦと前記複数
のラッチ手段へのラッチ信号出力が終了した後終了信号
を出力する第２ＦＦと前記複数のラッチ手段へのラッチ
信号出力の終了に伴って所定の前記第１ＦＦから出力さ
れる所定レベルの終了パルス及び前記第２ＦＦからの出
力信号を入力とし論理演算をとることによりこれら終了
パルス及び出力信号に基づく期間前記所定レベルを前記
第２ＦＦへ出力するゲート回路とを有するシフトレジス
ターと、前記終了信号を入力とし前記終了信号に応答し
て外部から入力される前記クロックパルスや前記駆動デ
ーター等の入力信号の前記シフトレジスターへの入力や
前記データーラッチ回路への入力を禁止する禁止回路と
を備えてなることを特徴とする駆動回路である。
【００５６】
【作用】以上のべたように本発明によれば、複数のラッ
チ手段へのラッチ信号出力が終了した後終了信号を出力
する第２ＦＦの入力として、複数のラッチ手段へのラッ
チ信号出力の終了に伴って所定の第１ＦＦから出力され
る所定レベルの終了パルス及び第２ＦＦからの出力信号
を入力として論理演算をとることによりこれら終了パル
ス及び出力信号に基づく期間その所定レベルを出力する
ゲート回路からの出力を用いているので、入力を禁止す
べきクロックパルスが遅延により第２ＦＦのシフトクロ
ックパルスとして入力されても前記終了パルス及び第２
ＦＦの出力信号に基づく期間は、第２ＦＦのデーター入
力が前記所定レベルに保持されているのでクロックパル
スの入力にかかわらず所定レベルの保持期間、第２ＦＦ
は終了信号を出力でき、この終了信号に応答して、外部
から入力されるクロックパルスや駆動データー等の入力
信号のシフトレジスターやデーターラッチ回路への入力
を確実に禁止することができるのである。
チ手段へのラッチ信号出力が終了した後終了信号を出力
する第２ＦＦの入力として、複数のラッチ手段へのラッ
チ信号出力の終了に伴って所定の第１ＦＦから出力され
る所定レベルの終了パルス及び第２ＦＦからの出力信号
を入力として論理演算をとることによりこれら終了パル
ス及び出力信号に基づく期間その所定レベルを出力する
ゲート回路からの出力を用いているので、入力を禁止す
べきクロックパルスが遅延により第２ＦＦのシフトクロ
ックパルスとして入力されても前記終了パルス及び第２
ＦＦの出力信号に基づく期間は、第２ＦＦのデーター入
力が前記所定レベルに保持されているのでクロックパル
スの入力にかかわらず所定レベルの保持期間、第２ＦＦ
は終了信号を出力でき、この終了信号に応答して、外部
から入力されるクロックパルスや駆動データー等の入力
信号のシフトレジスターやデーターラッチ回路への入力
を確実に禁止することができるのである。
【００５７】
【実施例】図１は、この発明の実施例を説明するための
駆動回路の回路図、図２は、図１に示した回路各部の動
作波形図であり、以下図面を用いて説明する。
駆動回路の回路図、図２は、図１に示した回路各部の動
作波形図であり、以下図面を用いて説明する。
【００５８】なお、図１の回路において、図３と同一の
部分には、同一の符号を付して説明を省略する。また、
次段ＬＣＤドライバー７４の回路構成は初段ＬＣＤドラ
イバー３７と同一なので省略する。
部分には、同一の符号を付して説明を省略する。また、
次段ＬＣＤドライバー７４の回路構成は初段ＬＣＤドラ
イバー３７と同一なので省略する。
【００５９】図１において、図示しないデーター生成回
路よりシリアルで送られてくるシリアルデーターＤs
は、初段ＬＣＤドライバー３７および次段ＬＣＤドライ
バー７４の入力端子Ｔ1 にそれぞれ与えられる。又、上
記シリアルデーターＤs に同期して入力されるクロック
パルスＣＰが各段の入力端子Ｔ2 に与えられるととも
に、上記シリアルデーターＤs をラッチするためのラッ
チパルスＬＰが各段の入力端子Ｔ3 に与えられる。イネ
ーブル信号は、前段のドライバー端子Ｔ5 から出力さ
れ、後段ドライバーの端子Ｔ4 に与えられる。なお初段
ＬＣＤドライバー３７の場合は、前段のドライバーがな
いので、イネーブル入力端子Ｔ4 は、接地（“Ｌ”レベ
ルに接続）される。入力端子Ｔ1 に与えられるシリアル
データーＤs はバッファーＡ１を介してデーターラッチ
回路１内のラッチ手段としての複数のＦＦ２６〜３０の
データー入力端子に接続される。これらのＦＦ２６〜３
０は、データーＦＦか又は、データーラッチが用いられ
る。一方、入力端子Ｔ3 に与えられたラッチパルスＬＰ
は、バッファーＡ３を介して、初段／次段判定回路２、
イネーブルラッチ回路４、シフトレジスター５、イネー
ブル信号出力回路６、ラッチ付きドライブ回路７、カウ
ント回路８にそれぞれ供給される。
路よりシリアルで送られてくるシリアルデーターＤs
は、初段ＬＣＤドライバー３７および次段ＬＣＤドライ
バー７４の入力端子Ｔ1 にそれぞれ与えられる。又、上
記シリアルデーターＤs に同期して入力されるクロック
パルスＣＰが各段の入力端子Ｔ2 に与えられるととも
に、上記シリアルデーターＤs をラッチするためのラッ
チパルスＬＰが各段の入力端子Ｔ3 に与えられる。イネ
ーブル信号は、前段のドライバー端子Ｔ5 から出力さ
れ、後段ドライバーの端子Ｔ4 に与えられる。なお初段
ＬＣＤドライバー３７の場合は、前段のドライバーがな
いので、イネーブル入力端子Ｔ4 は、接地（“Ｌ”レベ
ルに接続）される。入力端子Ｔ1 に与えられるシリアル
データーＤs はバッファーＡ１を介してデーターラッチ
回路１内のラッチ手段としての複数のＦＦ２６〜３０の
データー入力端子に接続される。これらのＦＦ２６〜３
０は、データーＦＦか又は、データーラッチが用いられ
る。一方、入力端子Ｔ3 に与えられたラッチパルスＬＰ
は、バッファーＡ３を介して、初段／次段判定回路２、
イネーブルラッチ回路４、シフトレジスター５、イネー
ブル信号出力回路６、ラッチ付きドライブ回路７、カウ
ント回路８にそれぞれ供給される。
【００６０】シフトレジスター５は、ＦＦ１５，１７〜
２１によって構成され、上記ラッチパルスＬＰは、ＦＦ
１５のセット入力端子Ｓに与えられるとともに、ＦＦ１
７〜２１のリセット入力端子Ｒにも与えられる。これら
のＦＦ１５，１７〜２０は、前のＦＦの出力端子Ｑから
出力された信号が次のＦＦのデーター入力端子Ｄに与え
られるように接続される。又、ＦＦ２０のＱ出力は、Ｆ
Ｆ２６〜３０へのラッチ信号出力の終了に伴って出力さ
れる所定レベルの終了パルスを出力し、ゲート回路５０
を構成するＯＲゲート４０の第１入力端子に接続されて
いる。ＯＲゲート４０の第２入力端子はＦＦ２１のＱ出
力端子と接続されており、ＯＲゲート４０の出力端子は
ＦＦ２１のデーター入力端子Ｄに接続されている。な
お、初めのＦＦ１５のデーター入力端子Ｄは接地
（“Ｌ”レベルに接続）されている。これらのＦＦ１
５，１７〜２０の出力端子Ｑから出力された信号の内、
ＦＦ１７〜２０のＱ出力がデーターラッチ回路１を構成
するＦＦ２７〜３０のラッチ入力端子Ｌに与えられる。
２１によって構成され、上記ラッチパルスＬＰは、ＦＦ
１５のセット入力端子Ｓに与えられるとともに、ＦＦ１
７〜２１のリセット入力端子Ｒにも与えられる。これら
のＦＦ１５，１７〜２０は、前のＦＦの出力端子Ｑから
出力された信号が次のＦＦのデーター入力端子Ｄに与え
られるように接続される。又、ＦＦ２０のＱ出力は、Ｆ
Ｆ２６〜３０へのラッチ信号出力の終了に伴って出力さ
れる所定レベルの終了パルスを出力し、ゲート回路５０
を構成するＯＲゲート４０の第１入力端子に接続されて
いる。ＯＲゲート４０の第２入力端子はＦＦ２１のＱ出
力端子と接続されており、ＯＲゲート４０の出力端子は
ＦＦ２１のデーター入力端子Ｄに接続されている。な
お、初めのＦＦ１５のデーター入力端子Ｄは接地
（“Ｌ”レベルに接続）されている。これらのＦＦ１
５，１７〜２０の出力端子Ｑから出力された信号の内、
ＦＦ１７〜２０のＱ出力がデーターラッチ回路１を構成
するＦＦ２７〜３０のラッチ入力端子Ｌに与えられる。
【００６１】又、シフトレジスター５における、ＦＦ１
５のＱ出力は、ＡＮＤゲート１６の第１入力端子に接続
され、出力は、データーラッチ回路１のＦＦ２６のラッ
チ入力端子Ｌに入力される。
５のＱ出力は、ＡＮＤゲート１６の第１入力端子に接続
され、出力は、データーラッチ回路１のＦＦ２６のラッ
チ入力端子Ｌに入力される。
【００６２】又、入力端子Ｔ2 に与えられたクロックパ
ルスＣＰは、バッファＡ２を介して初段／次段判定回路
２、カウンター回路８、クロック制御回路３に供給され
る。初段／次段判定回路２は、ＦＦ９，１０，１１によ
り構成され、ＦＦ９のデーター入力端子Ｄは、Ｖ
DD（“Ｈ”レベル）に接続され、クロック入力端子は、
ラッチパルスＬＰが入力されている。ＦＦ９のＱ出力は
ＦＦ１０のデーター入力端子Ｄに接続され、ＦＦ１０の
クロック入力端子には、クロックパルスＣＰが入力さ
れ、リセット入力端子Ｒには、ラッチパルスＬＰが入力
され、Ｑ出力はＦＦ９のリセット入力端子ＲとＦＦ１１
のクロック入力端子に接続されている。ＦＦ１１のデー
ター入力端子は、イネーブル信号（初段の場合は、Ｔ4
入力端子の“Ｌ”レベルをインバーターＡ４を介して、
“Ｈ”レベル、次段の場合は、Ｔ4 入力端子の“Ｈ”レ
ベルをインバーターＡ４を介して“Ｌ”レベル）が入力
される。なお、ＦＦ１１のＱ出力は、初段時“Ｈ”、次
段時“Ｌ”となるクロック制御信号となる。又、ＩＣの
ＰＩＮが有る場合には、この初段／次段判定回路をと
り、直接、入力信号として、“Ｈ”又は“Ｌ”レベルを
ＩＣ外部より入力しても良い。
ルスＣＰは、バッファＡ２を介して初段／次段判定回路
２、カウンター回路８、クロック制御回路３に供給され
る。初段／次段判定回路２は、ＦＦ９，１０，１１によ
り構成され、ＦＦ９のデーター入力端子Ｄは、Ｖ
DD（“Ｈ”レベル）に接続され、クロック入力端子は、
ラッチパルスＬＰが入力されている。ＦＦ９のＱ出力は
ＦＦ１０のデーター入力端子Ｄに接続され、ＦＦ１０の
クロック入力端子には、クロックパルスＣＰが入力さ
れ、リセット入力端子Ｒには、ラッチパルスＬＰが入力
され、Ｑ出力はＦＦ９のリセット入力端子ＲとＦＦ１１
のクロック入力端子に接続されている。ＦＦ１１のデー
ター入力端子は、イネーブル信号（初段の場合は、Ｔ4
入力端子の“Ｌ”レベルをインバーターＡ４を介して、
“Ｈ”レベル、次段の場合は、Ｔ4 入力端子の“Ｈ”レ
ベルをインバーターＡ４を介して“Ｌ”レベル）が入力
される。なお、ＦＦ１１のＱ出力は、初段時“Ｈ”、次
段時“Ｌ”となるクロック制御信号となる。又、ＩＣの
ＰＩＮが有る場合には、この初段／次段判定回路をと
り、直接、入力信号として、“Ｈ”又は“Ｌ”レベルを
ＩＣ外部より入力しても良い。
【００６３】又、カウンター回路８は、ＦＦ７５とＡＮ
Ｄゲート７６により構成され、ＦＦ７５の反転Ｑ出力端
子はデーター入力端子Ｄに接続されることにより、Ｔ−
ＦＦとして動作する。さらに、ＦＦ７５のクロック入力
端子には、クロックパルスＣＰが入力され、このクロッ
クが“Ｈ”レベルから“Ｌ”レベルに立ち下がった点
（以後、後縁と表記する。）で動作する。ＦＦ７５のＱ
出力端子はＡＮＤゲート７６の第１入力端子に接続さ
れ、ＡＮＤゲート７６の第２入力端子には、クロックパ
ルスＣＰが接続されている。ＡＮＤゲート７６の出力端
子はイネーブルラッチ回路４のＦＦ１２のクロック入力
端子に接続されている。（なお、ＦＦ７５とＡＮＤゲー
ト７６はＦＦ１２のクロック入力端子にクロックパルス
ＣＰを接続することで省略できる。）ＦＦ１１のＱ出力
は、クロック制御回路３のＯＲゲート１３の第１入力端
子に、ＦＦ１２のＱ出力は、ＯＲゲート１３の第２入力
端子に接続され、ＯＲゲート１３の出力端子はＡＮＤゲ
ート１４の第２入力端子に接続される。ＡＮＤゲート１
４の第１入力端子には、ＦＦ２１のＱ出力が接続され、
第３入力端子には、クロックパルスＣＰが入力される。
ＡＮＤゲート１４の出力端子は、ＦＦ１５，１７〜２１
のクロック入力端子及びＡＮＤゲート１６の第２入力端
子に接続される。イネーブル出力回路６は、２入力ＮＯ
Ｒゲート２２，２３とインバーター２４により構成され
る。ＮＯＲゲート２２の第１入力端子には、ラッチパル
スＬＰが入力され、第２入力端子は、ＮＯＲゲート２３
の出力端子と接続される。ＮＯＲゲート２２の出力端子
は、ＮＯＲゲート２３の第１入力端子と、インバーター
２４を介して、イネーブル出力端子Ｔ5 へ接続される。
ＮＯＲゲート２３の第２入力端子には、前記ＦＦ１９の
Ｑ出力端子が接続される。（ただし、前記フリップフロ
ップ７５とＡＮＤゲート７６を省略した場合にはＮＯＲ
ゲート２３の第２入力端子にはＦＦ２０のＱ出力端子を
接続する必要がある。）ラッチ付きドライブ回路７のＬ
入力端子には、ラッチパルスＬＰが接続され、データー
ラッチ回路１のＦＦ２６〜３０のＱ出力からの入力は、
ドライブ回路７を介して出力端子３２〜３６へ接続され
る。
Ｄゲート７６により構成され、ＦＦ７５の反転Ｑ出力端
子はデーター入力端子Ｄに接続されることにより、Ｔ−
ＦＦとして動作する。さらに、ＦＦ７５のクロック入力
端子には、クロックパルスＣＰが入力され、このクロッ
クが“Ｈ”レベルから“Ｌ”レベルに立ち下がった点
（以後、後縁と表記する。）で動作する。ＦＦ７５のＱ
出力端子はＡＮＤゲート７６の第１入力端子に接続さ
れ、ＡＮＤゲート７６の第２入力端子には、クロックパ
ルスＣＰが接続されている。ＡＮＤゲート７６の出力端
子はイネーブルラッチ回路４のＦＦ１２のクロック入力
端子に接続されている。（なお、ＦＦ７５とＡＮＤゲー
ト７６はＦＦ１２のクロック入力端子にクロックパルス
ＣＰを接続することで省略できる。）ＦＦ１１のＱ出力
は、クロック制御回路３のＯＲゲート１３の第１入力端
子に、ＦＦ１２のＱ出力は、ＯＲゲート１３の第２入力
端子に接続され、ＯＲゲート１３の出力端子はＡＮＤゲ
ート１４の第２入力端子に接続される。ＡＮＤゲート１
４の第１入力端子には、ＦＦ２１のＱ出力が接続され、
第３入力端子には、クロックパルスＣＰが入力される。
ＡＮＤゲート１４の出力端子は、ＦＦ１５，１７〜２１
のクロック入力端子及びＡＮＤゲート１６の第２入力端
子に接続される。イネーブル出力回路６は、２入力ＮＯ
Ｒゲート２２，２３とインバーター２４により構成され
る。ＮＯＲゲート２２の第１入力端子には、ラッチパル
スＬＰが入力され、第２入力端子は、ＮＯＲゲート２３
の出力端子と接続される。ＮＯＲゲート２２の出力端子
は、ＮＯＲゲート２３の第１入力端子と、インバーター
２４を介して、イネーブル出力端子Ｔ5 へ接続される。
ＮＯＲゲート２３の第２入力端子には、前記ＦＦ１９の
Ｑ出力端子が接続される。（ただし、前記フリップフロ
ップ７５とＡＮＤゲート７６を省略した場合にはＮＯＲ
ゲート２３の第２入力端子にはＦＦ２０のＱ出力端子を
接続する必要がある。）ラッチ付きドライブ回路７のＬ
入力端子には、ラッチパルスＬＰが接続され、データー
ラッチ回路１のＦＦ２６〜３０のＱ出力からの入力は、
ドライブ回路７を介して出力端子３２〜３６へ接続され
る。
【００６４】次に、カスケード接続時の動作について図
２の動作波形図を用いて説明する。
２の動作波形図を用いて説明する。
【００６５】データー生成回路より送られてくるシリア
ルデーター信号Ｄs 、クロックパルスＣＰ、ラッチパル
ス信号ＬＰは、図２の波形図に示すような波形になって
おり、波形は連続している。
ルデーター信号Ｄs 、クロックパルスＣＰ、ラッチパル
ス信号ＬＰは、図２の波形図に示すような波形になって
おり、波形は連続している。
【００６６】まず、初段／次段判定回路２は、従来と同
様に、ラッチパルスＬＰが入力された後のクロックパル
スＣＰの２クロック目の後縁で、イネーブル入力端子の
反転したレベルをＦＦ１１が読み込んで、Ｑ出力より出
力することにより、実行される。これにより初段は、
“Ｈ”レベルを読み込んでＦＦ１１のＱ出力より出力す
る。一方、イネーブル信号出力回路６のＮＯＲゲート２
２，２３は、Ｓ−Ｒ・ＦＦを構成しており、上記ラッチ
パルスＬＰにより、リセットされる。この出力信号がイ
ンバーター２４を介して、“Ｈ”レベルとなり、次段の
イネーブル信号入力となる。よって、次段のＦＦ１１は
インバーターＡ４により反転された“Ｌ”レベルを読み
込んでＦＦ１１のＱ出力より出力する。これにより、初
段は“Ｈ”、次段は“Ｌ”と判定される。
様に、ラッチパルスＬＰが入力された後のクロックパル
スＣＰの２クロック目の後縁で、イネーブル入力端子の
反転したレベルをＦＦ１１が読み込んで、Ｑ出力より出
力することにより、実行される。これにより初段は、
“Ｈ”レベルを読み込んでＦＦ１１のＱ出力より出力す
る。一方、イネーブル信号出力回路６のＮＯＲゲート２
２，２３は、Ｓ−Ｒ・ＦＦを構成しており、上記ラッチ
パルスＬＰにより、リセットされる。この出力信号がイ
ンバーター２４を介して、“Ｈ”レベルとなり、次段の
イネーブル信号入力となる。よって、次段のＦＦ１１は
インバーターＡ４により反転された“Ｌ”レベルを読み
込んでＦＦ１１のＱ出力より出力する。これにより、初
段は“Ｈ”、次段は“Ｌ”と判定される。
【００６７】初段の３７においては、ＦＦ１１のＱ出力
が“Ｈ”レベルの為、ＯＲゲート１３の出力は“Ｈ”レ
ベルに固定される。次段７４においては、ＦＦ１１のＱ
出力が“Ｌ”レベルの為、ＯＲゲート１３の出力は、Ｆ
Ｆ１２のＱ出力により決定される。カウンター回路８
は、ラッチパルスＬＰにより、初期リセットされ、以
後、入力されるクロックパルスＣＰの偶数個目のパルス
のみを通過させる様に動作する。このクロックの後縁
で、イネーブルラッチ回路４のＦＦ１２は、初段３７の
場合は“Ｈ”レベルを、次段７４の場合は“Ｌ”レベル
を読み込んでＯＲゲート１３の第２入力へ各レベルを出
力する。（なお、初段の場合は、イネーブル入力端子Ｔ
4 が“Ｌ”レベル固定の為、以後の動作は、同一の為、
省略する。）よって、次段のＯＲゲート１３の入力は、
２つとも“Ｌ”レベルの為、出力は“Ｌ”レベルとな
り、次段のＡＮＤゲート１４の出力も“Ｌ”レベルに固
定される。つまり次段７４においては、クロックパルス
ＣＰの入力に禁止がかかりＡＮＤゲート１４の出力が
“Ｌ”レベルに固定される為、スタティック状態に保持
され、消費電流がシフトレジスター５や、クロック制御
回路３においてまったく流れない。
が“Ｈ”レベルの為、ＯＲゲート１３の出力は“Ｈ”レ
ベルに固定される。次段７４においては、ＦＦ１１のＱ
出力が“Ｌ”レベルの為、ＯＲゲート１３の出力は、Ｆ
Ｆ１２のＱ出力により決定される。カウンター回路８
は、ラッチパルスＬＰにより、初期リセットされ、以
後、入力されるクロックパルスＣＰの偶数個目のパルス
のみを通過させる様に動作する。このクロックの後縁
で、イネーブルラッチ回路４のＦＦ１２は、初段３７の
場合は“Ｈ”レベルを、次段７４の場合は“Ｌ”レベル
を読み込んでＯＲゲート１３の第２入力へ各レベルを出
力する。（なお、初段の場合は、イネーブル入力端子Ｔ
4 が“Ｌ”レベル固定の為、以後の動作は、同一の為、
省略する。）よって、次段のＯＲゲート１３の入力は、
２つとも“Ｌ”レベルの為、出力は“Ｌ”レベルとな
り、次段のＡＮＤゲート１４の出力も“Ｌ”レベルに固
定される。つまり次段７４においては、クロックパルス
ＣＰの入力に禁止がかかりＡＮＤゲート１４の出力が
“Ｌ”レベルに固定される為、スタティック状態に保持
され、消費電流がシフトレジスター５や、クロック制御
回路３においてまったく流れない。
【００６８】一方、初段３７のＡＮＤゲート１４の第２
入力端子は、“Ｈ”レベルであり、第１入力端子に接続
されるＦＦ２１の反転Ｑ出力は、ラッチパルスＬＰによ
り初期リセットされて“Ｈ”レベルとなっており、ＡＮ
Ｄゲート１４の出力は、第３入力端子に入力されるクロ
ックパルス信号ＣＰを出力し、今までのクロックパルス
ＣＰの入力禁止を解除する。
入力端子は、“Ｈ”レベルであり、第１入力端子に接続
されるＦＦ２１の反転Ｑ出力は、ラッチパルスＬＰによ
り初期リセットされて“Ｈ”レベルとなっており、ＡＮ
Ｄゲート１４の出力は、第３入力端子に入力されるクロ
ックパルス信号ＣＰを出力し、今までのクロックパルス
ＣＰの入力禁止を解除する。
【００６９】さて初段３７、次段７４のシフトレジスタ
ー５のＦＦ１５，１７〜２１の内、ＦＦ１５は、ラッチ
パルスＬＰによりセットされ、Ｑ出力が“Ｈ”レベルに
なり、他のＦＦ１７〜２１はリセットされＱ出力が
“Ｌ”レベルになっている。ここでゲート回路５０を構
成するＯＲゲート４０の２入力は共に“Ｌ”レベルであ
る為、ＯＲゲート４０は“Ｌ”レベル（第１レベル）を
ＦＦ２１のデーター入力端子へ出力する。
ー５のＦＦ１５，１７〜２１の内、ＦＦ１５は、ラッチ
パルスＬＰによりセットされ、Ｑ出力が“Ｈ”レベルに
なり、他のＦＦ１７〜２１はリセットされＱ出力が
“Ｌ”レベルになっている。ここでゲート回路５０を構
成するＯＲゲート４０の２入力は共に“Ｌ”レベルであ
る為、ＯＲゲート４０は“Ｌ”レベル（第１レベル）を
ＦＦ２１のデーター入力端子へ出力する。
【００７０】よって、初段のＡＮＤゲート１６の第１入
力端子が“Ｈ”レベルとなり禁止が解除されると、ＡＮ
Ｄゲート１４の出力パルス（シフトクロック）を通し
て、ラッチ信号はＦＦ２６のラッチ入力端子Ｌに伝達さ
れる（ＦＦ２６〜３０がデーターラッチを用いた場合に
は、この様にＦＦ２６のラッチ入力信号が“Ｈ”になる
のを防ぐために、ＡＮＤゲート１６が必要であるか、Ｆ
Ｆ２６〜３０にデーターＦＦを用いた場合には、クロッ
クのエッジでデーターの取り込みを行うのでＡＮＤゲー
ト１６は不要である。）ただし、次段の場合には、ＡＮ
Ｄゲート１４の出力が“Ｌ”固定の為、データーラッチ
回路１へのラッチ信号は禁止されている。
力端子が“Ｈ”レベルとなり禁止が解除されると、ＡＮ
Ｄゲート１４の出力パルス（シフトクロック）を通し
て、ラッチ信号はＦＦ２６のラッチ入力端子Ｌに伝達さ
れる（ＦＦ２６〜３０がデーターラッチを用いた場合に
は、この様にＦＦ２６のラッチ入力信号が“Ｈ”になる
のを防ぐために、ＡＮＤゲート１６が必要であるか、Ｆ
Ｆ２６〜３０にデーターＦＦを用いた場合には、クロッ
クのエッジでデーターの取り込みを行うのでＡＮＤゲー
ト１６は不要である。）ただし、次段の場合には、ＡＮ
Ｄゲート１４の出力が“Ｌ”固定の為、データーラッチ
回路１へのラッチ信号は禁止されている。
【００７１】初段の場合は、ＡＮＤゲート１４のクロッ
クパルスＣＰの禁止は解除されているのでクロックパル
スＣＰは、ＡＮＤゲート１４、ＡＮＤゲート１６を通っ
てＦＦ２６のラッチ入力端子に伝達される。よってクロ
ックパルスＣＰに同期して入力されるシリアルデーター
Ｄs がバッファーＡ１を通ってＦＦ２６〜３０のデータ
ー入力Ｄに入力されているので初段３７のラッチパルス
ＬＰ入力後、初めに入力されるクロックパルスＣＰによ
り、ＦＦ２６は、シリアルデーターＤs を読み込んで、
ドライブ回路７へ伝送する。又、このクロックパルスＣ
Ｐの後縁で、ＦＦ１５は、“Ｌ”を読み込んでＱ出力よ
り出力するのでＡＮＤゲート１６に禁止がかかり、以
後、ＡＮＤゲート１４から出力されるシフトクロックパ
ルス（以後、このＡＮＤゲート１４の出力信号をシフト
クロックパルスと言う。）をＦＦ２６へ伝達しない。さ
らにこのシフトクロックパルスの後縁により、ＦＦ１７
は、Ｄ入力端子の“Ｈ”レベルを読み込んでＱ出力より
出力する。次に、ラッチパルスＬＰが入力された後、２
番目のクロックパルスＣＰ入力は同様にＡＮＤゲート１
４を通ってシフトレジスターに伝達される。このシフト
クロックパルスの後縁でＦＦ１７は、“Ｌ”を読み込ん
でＱ出力を“Ｌ”レベルにし、ＦＦ１８は“Ｈ”レベル
を読み込んでＱ出力を“Ｈ”レベルにする。よってＦＦ
１７のＱ出力の“Ｈ”レベルが伝達されていたＦＦ２７
はクロックパルスＣＰと同期して入力されているシリア
ルデーターＤs を読み込んでＱ出力よりドライブ回路７
へ伝達する。
クパルスＣＰの禁止は解除されているのでクロックパル
スＣＰは、ＡＮＤゲート１４、ＡＮＤゲート１６を通っ
てＦＦ２６のラッチ入力端子に伝達される。よってクロ
ックパルスＣＰに同期して入力されるシリアルデーター
Ｄs がバッファーＡ１を通ってＦＦ２６〜３０のデータ
ー入力Ｄに入力されているので初段３７のラッチパルス
ＬＰ入力後、初めに入力されるクロックパルスＣＰによ
り、ＦＦ２６は、シリアルデーターＤs を読み込んで、
ドライブ回路７へ伝送する。又、このクロックパルスＣ
Ｐの後縁で、ＦＦ１５は、“Ｌ”を読み込んでＱ出力よ
り出力するのでＡＮＤゲート１６に禁止がかかり、以
後、ＡＮＤゲート１４から出力されるシフトクロックパ
ルス（以後、このＡＮＤゲート１４の出力信号をシフト
クロックパルスと言う。）をＦＦ２６へ伝達しない。さ
らにこのシフトクロックパルスの後縁により、ＦＦ１７
は、Ｄ入力端子の“Ｈ”レベルを読み込んでＱ出力より
出力する。次に、ラッチパルスＬＰが入力された後、２
番目のクロックパルスＣＰ入力は同様にＡＮＤゲート１
４を通ってシフトレジスターに伝達される。このシフト
クロックパルスの後縁でＦＦ１７は、“Ｌ”を読み込ん
でＱ出力を“Ｌ”レベルにし、ＦＦ１８は“Ｈ”レベル
を読み込んでＱ出力を“Ｈ”レベルにする。よってＦＦ
１７のＱ出力の“Ｈ”レベルが伝達されていたＦＦ２７
はクロックパルスＣＰと同期して入力されているシリア
ルデーターＤs を読み込んでＱ出力よりドライブ回路７
へ伝達する。
【００７２】以後、同様に、ラッチパルスＬＰが入力さ
れた後、３番目のクロックパルスＣＰ入力によりＦＦ２
８は、ＦＦ１８のＱ出力信号により、シリアルデーター
Ｄsを読み込んでドライブ回路７へ出力する。これらの
動作を続けて初段３７に送るデーターの最後から３番目
のデーターがドライブ回路７へ伝達された時、ＦＦ１９
のＱ出力が“Ｈ”レベルとなり、この信号により、イネ
ーブル信号出力回路６のＳ−Ｒ・ＦＦはセットされる。
このセットされた“Ｈ”レベルが、インバーター２４を
介して“Ｌ”レベルとなって、出力端子Ｔ5 より出力さ
れる。Ｔ5 より出力されたイネーブル信号（“Ｌ”レベ
ル）は、次段７４のイネーブル信号入力端子Ｔ4 に入力
され、インバーターＡ４を介して、ＦＦ１１，１２のＤ
入力端子に伝達される。この時、ＦＦ１２のクロック入
力端子にパルスが入力されるが、イネーブル信号は初段
３７のＡＮＤゲート１４、ＦＦ１９、ＮＯＲゲート２
２，２３，インバーター２４の遅れがあり、この時の変
化を読み込めない。
れた後、３番目のクロックパルスＣＰ入力によりＦＦ２
８は、ＦＦ１８のＱ出力信号により、シリアルデーター
Ｄsを読み込んでドライブ回路７へ出力する。これらの
動作を続けて初段３７に送るデーターの最後から３番目
のデーターがドライブ回路７へ伝達された時、ＦＦ１９
のＱ出力が“Ｈ”レベルとなり、この信号により、イネ
ーブル信号出力回路６のＳ−Ｒ・ＦＦはセットされる。
このセットされた“Ｈ”レベルが、インバーター２４を
介して“Ｌ”レベルとなって、出力端子Ｔ5 より出力さ
れる。Ｔ5 より出力されたイネーブル信号（“Ｌ”レベ
ル）は、次段７４のイネーブル信号入力端子Ｔ4 に入力
され、インバーターＡ４を介して、ＦＦ１１，１２のＤ
入力端子に伝達される。この時、ＦＦ１２のクロック入
力端子にパルスが入力されるが、イネーブル信号は初段
３７のＡＮＤゲート１４、ＦＦ１９、ＮＯＲゲート２
２，２３，インバーター２４の遅れがあり、この時の変
化を読み込めない。
【００７３】初段３７に送る、最後から２番目のクロッ
クパルスが入力されると、ＦＦ１９のＱ出力端子は
“Ｌ”レベルになり、ＦＦ２０のＱ出力端子が“Ｈ”レ
ベルになる。よって、初段３７に送る最後から２番目の
シリアルデーターＤs はＦＦ２９に読み込まれて、ドラ
イブ回路７に伝達される。ＦＦ２０のＱ出力の“Ｈ”レ
ベルはＦＦ３０のＬ入力端子に送られるだけでなく、終
了パルスとしてＯＲゲート４０の第２入力端子にも伝達
される。ＯＲゲート４０は第２入力端子に入力された
“Ｈ”レベルにより、ＦＦ２１のデーター入力端子に
“Ｈ”レベル（第２レベル）を出力する。一方、次段
は、この時、ＡＮＤゲート７６からパルスが出力されな
い為、ＦＦ１２は、データー入力端子の“Ｈ”レベルを
読み込まず、ＡＮＤゲート１４の第２入力端子は、
“Ｌ”レベルを保持し、クロックパルスＣＰの入力に禁
止がかかる。初段３７に送る最後のクロックパルスＣＰ
が入力されると、ＦＦ２０のＱ出力端子が“Ｌ”レベル
になり初段に送る最後のシリアルデーターＤs は、ＦＦ
３０にラッチされドライブ回路７へ出力される。又、ゲ
ート回路５０を構成するＯＲゲート４０の第２入力端子
も“Ｌ”レベルになるが、ＦＦ２１のＱ出力は“Ｈ”レ
ベルとなるため、これがＯＲゲート４０の第１入力端子
に入力されることにより、ＯＲゲート４０の出力すなわ
ちＦＦ２１のＤ入力端子は“Ｈ”レベルを保持すること
になる。一方、このＦＦ２１の終了信号としての反転Ｑ
出力（第１クロック制御信号）は“Ｌ”レベルとなり、
ＡＮＤゲート１４の第１入力端子に入力されて、ＡＮＤ
ゲート１４の出力を“Ｌ”レベルに固定する。つまり、
初段３７はデーター生成回路から送られてくる初段分の
データー取り込み入力が終了すると直ちにクロックパル
スＣＰの入力に禁止がかかるので消費電流が、シフトレ
ジスター５やクロック制御回路３において全く流れなく
することが可能となる。又、ＦＦ２１のＱ出力が“Ｈ”
レベルになるとＯＲゲート４０によりＦＦ２１のＤ入力
端子は“Ｈ”レベルに保持されるが、ＦＦ２１の反転Ｑ
出力の“Ｈ”レベルから“Ｌ”レベルとなる変化が、伝
搬遅延により初段３７に入力される最後のクロックパル
スの次のクロックパルスＣＰの立ち上がりより遅れて、
ＡＮＤゲート１４の第１入力端子に伝達されると、ＡＮ
Ｄゲート１４の出力に、初段における本来最後のシフト
クロックパルスＣＰ後に、パルスが発生してしまう。し
かし、ＦＦ２１はＤ入力端子の“Ｈ”レベルを読み込む
ので、ＯＲゲート４０の２入力のどちらかが“Ｈ”レベ
ルである期間は常に、ＦＦ２１の終了信号としての反転
Ｑ出力は“Ｌ”レベルに保持され“Ｈ”レベルに戻って
しまうことは無い。よって、確実にＡＮＤゲート１４の
第１入力端子は“Ｌ”レベルとなり、クロックパルスＣ
Ｐの入力に禁止をかけることができる。
クパルスが入力されると、ＦＦ１９のＱ出力端子は
“Ｌ”レベルになり、ＦＦ２０のＱ出力端子が“Ｈ”レ
ベルになる。よって、初段３７に送る最後から２番目の
シリアルデーターＤs はＦＦ２９に読み込まれて、ドラ
イブ回路７に伝達される。ＦＦ２０のＱ出力の“Ｈ”レ
ベルはＦＦ３０のＬ入力端子に送られるだけでなく、終
了パルスとしてＯＲゲート４０の第２入力端子にも伝達
される。ＯＲゲート４０は第２入力端子に入力された
“Ｈ”レベルにより、ＦＦ２１のデーター入力端子に
“Ｈ”レベル（第２レベル）を出力する。一方、次段
は、この時、ＡＮＤゲート７６からパルスが出力されな
い為、ＦＦ１２は、データー入力端子の“Ｈ”レベルを
読み込まず、ＡＮＤゲート１４の第２入力端子は、
“Ｌ”レベルを保持し、クロックパルスＣＰの入力に禁
止がかかる。初段３７に送る最後のクロックパルスＣＰ
が入力されると、ＦＦ２０のＱ出力端子が“Ｌ”レベル
になり初段に送る最後のシリアルデーターＤs は、ＦＦ
３０にラッチされドライブ回路７へ出力される。又、ゲ
ート回路５０を構成するＯＲゲート４０の第２入力端子
も“Ｌ”レベルになるが、ＦＦ２１のＱ出力は“Ｈ”レ
ベルとなるため、これがＯＲゲート４０の第１入力端子
に入力されることにより、ＯＲゲート４０の出力すなわ
ちＦＦ２１のＤ入力端子は“Ｈ”レベルを保持すること
になる。一方、このＦＦ２１の終了信号としての反転Ｑ
出力（第１クロック制御信号）は“Ｌ”レベルとなり、
ＡＮＤゲート１４の第１入力端子に入力されて、ＡＮＤ
ゲート１４の出力を“Ｌ”レベルに固定する。つまり、
初段３７はデーター生成回路から送られてくる初段分の
データー取り込み入力が終了すると直ちにクロックパル
スＣＰの入力に禁止がかかるので消費電流が、シフトレ
ジスター５やクロック制御回路３において全く流れなく
することが可能となる。又、ＦＦ２１のＱ出力が“Ｈ”
レベルになるとＯＲゲート４０によりＦＦ２１のＤ入力
端子は“Ｈ”レベルに保持されるが、ＦＦ２１の反転Ｑ
出力の“Ｈ”レベルから“Ｌ”レベルとなる変化が、伝
搬遅延により初段３７に入力される最後のクロックパル
スの次のクロックパルスＣＰの立ち上がりより遅れて、
ＡＮＤゲート１４の第１入力端子に伝達されると、ＡＮ
Ｄゲート１４の出力に、初段における本来最後のシフト
クロックパルスＣＰ後に、パルスが発生してしまう。し
かし、ＦＦ２１はＤ入力端子の“Ｈ”レベルを読み込む
ので、ＯＲゲート４０の２入力のどちらかが“Ｈ”レベ
ルである期間は常に、ＦＦ２１の終了信号としての反転
Ｑ出力は“Ｌ”レベルに保持され“Ｈ”レベルに戻って
しまうことは無い。よって、確実にＡＮＤゲート１４の
第１入力端子は“Ｌ”レベルとなり、クロックパルスＣ
Ｐの入力に禁止をかけることができる。
【００７４】一方、次段７４は、初段３７の最後に入力
されたクロックパルスＣＰの後縁により、ＦＦ１２は、
データー入力端子Ｄの“Ｈ”レベルを読み込んでＱ出力
端子よりＯＲゲート１３の第２入力端子に出力する。こ
の“Ｈ”レベルにより、ＯＲゲート１３は、出力が
“Ｈ”になり、ＡＮＤゲート１４の第２入力端子へ出力
する。ＡＮＤゲート１４の第１入力端子は、ＦＦ２１の
反転Ｑ出力が入力されているが、このレベルは、すでに
ラッチパルスＬＰにより初期リセットされて“Ｈ”レベ
ルになっているので、ＡＮＤゲート１４は、第３入力端
子に入力されるクロックパルスＣＰの入力禁止を解除す
る。よって初段３７に伝送するクロックパルスＣＰ終了
後の次段に入力する第１のクロックパルスＣＰからＡＮ
Ｄゲート１４、ＡＮＤゲート１６を介して、ＦＦ２６の
ラッチ入力端子に伝達され、次段７４に送る初めのシリ
アルデーターＤs がＦＦ２６に読み込まれて、ドライブ
回路７へ伝達される。また、次段の第１クロックパルス
により、ＦＦ１５は、“Ｌ”レベルを読み込んでＱ出力
は“Ｌ”レベルになり、ＦＦ１７は、“Ｈ”レベルを読
み込んでＱ出力が“Ｈ”レベルとなる。
されたクロックパルスＣＰの後縁により、ＦＦ１２は、
データー入力端子Ｄの“Ｈ”レベルを読み込んでＱ出力
端子よりＯＲゲート１３の第２入力端子に出力する。こ
の“Ｈ”レベルにより、ＯＲゲート１３は、出力が
“Ｈ”になり、ＡＮＤゲート１４の第２入力端子へ出力
する。ＡＮＤゲート１４の第１入力端子は、ＦＦ２１の
反転Ｑ出力が入力されているが、このレベルは、すでに
ラッチパルスＬＰにより初期リセットされて“Ｈ”レベ
ルになっているので、ＡＮＤゲート１４は、第３入力端
子に入力されるクロックパルスＣＰの入力禁止を解除す
る。よって初段３７に伝送するクロックパルスＣＰ終了
後の次段に入力する第１のクロックパルスＣＰからＡＮ
Ｄゲート１４、ＡＮＤゲート１６を介して、ＦＦ２６の
ラッチ入力端子に伝達され、次段７４に送る初めのシリ
アルデーターＤs がＦＦ２６に読み込まれて、ドライブ
回路７へ伝達される。また、次段の第１クロックパルス
により、ＦＦ１５は、“Ｌ”レベルを読み込んでＱ出力
は“Ｌ”レベルになり、ＦＦ１７は、“Ｈ”レベルを読
み込んでＱ出力が“Ｈ”レベルとなる。
【００７５】以後、データー生成回路より送られてくる
クロックパルスＣＰとシリアルデーターＤs は、次段７
４の内部において、初段３７と同様にＦＦ２７〜３０に
取り込まれていく。さらに次段７４に伝達されるシリア
ルデーターの最後から、３番目のデーター伝送後、イネ
ーブル出力回路６のＮＯＲゲート２２，２３により構成
されるＳ−Ｒ・ＦＦはセットされ、インバーター２４を
介して“Ｌ”レベルとなったイネーブル信号が、３段目
のドライブ回路へ伝達される。さらに、次段７４の最後
のシリアルデーター伝送後、ＦＦ２１のＱ出力が“Ｈ”
レベルとなると、初段３７と同様に、ゲート回路５０の
ＯＲゲート４０を通してＦＦ２１のＤ入力端子に“Ｈ”
レベルが伝達される。
クロックパルスＣＰとシリアルデーターＤs は、次段７
４の内部において、初段３７と同様にＦＦ２７〜３０に
取り込まれていく。さらに次段７４に伝達されるシリア
ルデーターの最後から、３番目のデーター伝送後、イネ
ーブル出力回路６のＮＯＲゲート２２，２３により構成
されるＳ−Ｒ・ＦＦはセットされ、インバーター２４を
介して“Ｌ”レベルとなったイネーブル信号が、３段目
のドライブ回路へ伝達される。さらに、次段７４の最後
のシリアルデーター伝送後、ＦＦ２１のＱ出力が“Ｈ”
レベルとなると、初段３７と同様に、ゲート回路５０の
ＯＲゲート４０を通してＦＦ２１のＤ入力端子に“Ｈ”
レベルが伝達される。
【００７６】一方、ＦＦ２１の反転Ｑ出力の“Ｌ”レベ
ルは、ＡＮＤゲート１４の第１入力端子に伝達される
が、この“Ｌ”レベルが次段７４の最終クロックパルス
の次のクロックパルスＣＰの立ち上がりよりも遅れる
と、ＡＮＤゲート１４の出力に次段における本来最後の
シフトクロックパルス後にパルスが発生してしまう。し
かしフリップフロップ２１は、Ｄ入力端子の“Ｈ”レベ
ルを読み込み反転Ｑ出力を“Ｌ”レベルに保持するので
確実に、ＡＮＤゲート１４の第１入力端子は“Ｌ”レベ
ルになり、クロックパルスＣＰの入力に禁止をかけるこ
とができる。よって消費電流が、シフトレジスター５、
クロック制御回路３において、まったく流れなくするこ
とが可能となる。
ルは、ＡＮＤゲート１４の第１入力端子に伝達される
が、この“Ｌ”レベルが次段７４の最終クロックパルス
の次のクロックパルスＣＰの立ち上がりよりも遅れる
と、ＡＮＤゲート１４の出力に次段における本来最後の
シフトクロックパルス後にパルスが発生してしまう。し
かしフリップフロップ２１は、Ｄ入力端子の“Ｈ”レベ
ルを読み込み反転Ｑ出力を“Ｌ”レベルに保持するので
確実に、ＡＮＤゲート１４の第１入力端子は“Ｌ”レベ
ルになり、クロックパルスＣＰの入力に禁止をかけるこ
とができる。よって消費電流が、シフトレジスター５、
クロック制御回路３において、まったく流れなくするこ
とが可能となる。
【００７７】以後、３段目、４段目…等の次段も同様に
動作し、最後のシリアルデーターＤs 伝送後、全てのド
ライバー（初段３７、次段７４等）のドライブ回路１の
ラッチ入力端子にラッチパルスＬＰが入力され、ＦＦ２
６〜３０のデーター信号をラッチし、出力端子３２〜３
６へ出力し一つの周期を終了する。
動作し、最後のシリアルデーターＤs 伝送後、全てのド
ライバー（初段３７、次段７４等）のドライブ回路１の
ラッチ入力端子にラッチパルスＬＰが入力され、ＦＦ２
６〜３０のデーター信号をラッチし、出力端子３２〜３
６へ出力し一つの周期を終了する。
【００７８】以下、伝搬遅延時間とクロックパルスＣＰ
が確実に禁止できることとの関係について、図５（ａ）
及び（ｂ）を用いて詳述する。なお、図１におけるＯＲ
ゲート１３の出力、すなわちＡＮＤゲート１４の第２入
力端子のレベルが“Ｈ”となった後の動作は、初段３
７、次段７４とも等しいため初段、次段の区別をせず、
クロックパルスＣＰの入力禁止に関して動作を説明す
る。
が確実に禁止できることとの関係について、図５（ａ）
及び（ｂ）を用いて詳述する。なお、図１におけるＯＲ
ゲート１３の出力、すなわちＡＮＤゲート１４の第２入
力端子のレベルが“Ｈ”となった後の動作は、初段３
７、次段７４とも等しいため初段、次段の区別をせず、
クロックパルスＣＰの入力禁止に関して動作を説明す
る。
【００７９】図５（ａ）及び（ｂ）はそれぞれ１駆動回
路に入力される最後のクロックパルスＣＰが立上がった
後の動作を、クロックパルスＣＰが６ＭＨｚ及び１２Ｍ
Ｈｚの場合について示している。
路に入力される最後のクロックパルスＣＰが立上がった
後の動作を、クロックパルスＣＰが６ＭＨｚ及び１２Ｍ
Ｈｚの場合について示している。
【００８０】まず、クロックパルスＣＰが６ＭＨｚの場
合、図５（ａ）に示されるように、ラッチパルスＬＰに
よりＦＦ２１は初期リセットされているのでＱ出力に
“Ｌ”レベル、反転Ｑ出力に“Ｈ”レベルが出力されて
いる。この反転Ｑ出力の“Ｈ”レベルがＡＮＤゲート１
４の第１入力端子に入力され、又、ＡＮＤゲート１４の
第２入力端子には、上述したようにすでに“Ｈ”レベル
となっているため、ＡＮＤゲート１４の出力は、ＡＮＤ
ゲート１４の第３入力が出力される。
合、図５（ａ）に示されるように、ラッチパルスＬＰに
よりＦＦ２１は初期リセットされているのでＱ出力に
“Ｌ”レベル、反転Ｑ出力に“Ｈ”レベルが出力されて
いる。この反転Ｑ出力の“Ｈ”レベルがＡＮＤゲート１
４の第１入力端子に入力され、又、ＡＮＤゲート１４の
第２入力端子には、上述したようにすでに“Ｈ”レベル
となっているため、ＡＮＤゲート１４の出力は、ＡＮＤ
ゲート１４の第３入力が出力される。
【００８１】例えば今、最後のシリアルデーターＤs が
データーラッチ３０に取り込まれる直前であるとする
と、ＦＦ２０のＤ入力は“Ｌ”レベル、Ｑ出力は“Ｈ”
レベルとなっている。この“Ｈ”レベルが、ゲート回路
５０を構成するＯＲゲート４０の第２入力端子に入力さ
れることにより、ＦＦ２１のＤ入力は“Ｈ”レベルとな
っている。
データーラッチ３０に取り込まれる直前であるとする
と、ＦＦ２０のＤ入力は“Ｌ”レベル、Ｑ出力は“Ｈ”
レベルとなっている。この“Ｈ”レベルが、ゲート回路
５０を構成するＯＲゲート４０の第２入力端子に入力さ
れることにより、ＦＦ２１のＤ入力は“Ｈ”レベルとな
っている。
【００８２】この状態で、最後のクロックパルスＣＰが
入力されるとＦＦ２０のＱ出力は“Ｌ”レベルを出力
し、また、ＦＦ２１のＱ出力は“Ｈ”レベルを、反転Ｑ
出力は“Ｌ”レベルを出力する。ＦＦ２１のＱ出力の
“Ｈ”レベルは、ＯＲゲート４０の第１入力端子に入力
されることにより、ＦＦ２１のＤ入力端子に“Ｈ”レベ
ルが入力されるので、ＦＦ２０のＱ出力が“Ｌ”レベル
になってもＦＦ２１のＤ入力端子は“Ｈ”レベルが保持
される。このＦＦ２１の反転Ｑ出力の“Ｌ”レベルはＡ
ＮＤゲート１４の第１入力端子に伝達される。しかし、
ＡＮＤゲート１４の第３入力端子から出力端子までと、
シフトクロックパルスの配線（配線とＦＦ１５，１７〜
２１の負荷容量による信号の遅れ）と、フリップフロッ
プ２１のクロック入力端子に対する反転Ｑ出力、及びＦ
Ｆ２１のＱ出力からＡＮＤゲート１４の第１入力端子ま
での配線（配線と、ＡＮＤゲート１４の負荷容量による
信号の遅れ）による信号伝搬遅延時間の総和は、約８８
ｎｓあるので、ＡＮＤゲート１４の第１入力端子が
“Ｌ”レベルに固定される約５ｎｓ前にＡＮＤゲート１
４の第３入力端子が“Ｈ”レベルとなってしまう。（６
ＭＨｚの周期は約１６６．７ｎｓであるが、デューテイ
５０％のクロックパルスにおいて、“Ｌ”レベルの区間
は８３ｎｓである為。）すると、このクロックパルスＣ
Ｐの“Ｈ”レベルがＡＮＤゲート１４を通して、ＦＦ１
５，１７〜２１のクロックパルス入力端子に伝達されて
しまうことになる。
入力されるとＦＦ２０のＱ出力は“Ｌ”レベルを出力
し、また、ＦＦ２１のＱ出力は“Ｈ”レベルを、反転Ｑ
出力は“Ｌ”レベルを出力する。ＦＦ２１のＱ出力の
“Ｈ”レベルは、ＯＲゲート４０の第１入力端子に入力
されることにより、ＦＦ２１のＤ入力端子に“Ｈ”レベ
ルが入力されるので、ＦＦ２０のＱ出力が“Ｌ”レベル
になってもＦＦ２１のＤ入力端子は“Ｈ”レベルが保持
される。このＦＦ２１の反転Ｑ出力の“Ｌ”レベルはＡ
ＮＤゲート１４の第１入力端子に伝達される。しかし、
ＡＮＤゲート１４の第３入力端子から出力端子までと、
シフトクロックパルスの配線（配線とＦＦ１５，１７〜
２１の負荷容量による信号の遅れ）と、フリップフロッ
プ２１のクロック入力端子に対する反転Ｑ出力、及びＦ
Ｆ２１のＱ出力からＡＮＤゲート１４の第１入力端子ま
での配線（配線と、ＡＮＤゲート１４の負荷容量による
信号の遅れ）による信号伝搬遅延時間の総和は、約８８
ｎｓあるので、ＡＮＤゲート１４の第１入力端子が
“Ｌ”レベルに固定される約５ｎｓ前にＡＮＤゲート１
４の第３入力端子が“Ｈ”レベルとなってしまう。（６
ＭＨｚの周期は約１６６．７ｎｓであるが、デューテイ
５０％のクロックパルスにおいて、“Ｌ”レベルの区間
は８３ｎｓである為。）すると、このクロックパルスＣ
Ｐの“Ｈ”レベルがＡＮＤゲート１４を通して、ＦＦ１
５，１７〜２１のクロックパルス入力端子に伝達されて
しまうことになる。
【００８３】そして、ＡＮＤゲート１４の出力が“Ｈ”
になってから５ｎｓ後に、ＡＮＤゲート１４の第１入力
端子に入力される“Ｌ”レベルにより、ＡＮＤゲート１
４の出力は“Ｌ”レベルとなる。以上の説明からわかる
様にＡＮＤゲート１４の出力には、５ＮＳ幅のヒゲの様
なパルスが発生することになる。このヒゲの様なパルス
は、ＦＦ１５，１７〜２１のクロック入力端子に入力さ
れるが、ＦＦ１５，１７〜２０のＤ入力はすべて“Ｌ”
レベルである為、たとえＦＦ１５，１７〜２０がＤ入力
端子のレベルを読み込んだとしてもＱ出力はすべて
“Ｌ”レベルのままである。又、ＦＦ２１のＤ入力に
は、上記したように、ＦＦ２１のＱ出力の“Ｈ”レベル
がＯＲゲート４０を通して伝達されている為、たとえＦ
Ｆ２１がＤ入力端子のレベルを読み込んだとしてもＱ出
力は“Ｈ”、反転Ｑ出力は“Ｌ”のままである。よっ
て、この駆動回路に入力されるクロックパルスの周波数
が６ＭＨｚ程度まで速くなってもＦＦ１５，１７〜２１
は正常に動作し、データーラッチ回路１のＦＦ２６〜３
０は、正常な値（レベル）を保持する。これがドライブ
回路７を通して出力３２〜３６へ出力される為、出力デ
ーターは正常な値が得られる。又、ＦＦ２１の反転Ｑ出
力も“Ｌ”レベルのまま変化はないため第１クロック入
力制御信号により、カスケード接続された駆動回路に対
して次にラッチパルスＬＰが入力されるまで、ＡＮＤゲ
ート１４の出力は確実に“Ｌ”レベルに固定され、クロ
ックパルスＣＰ入力に禁止がかかる。この状態におい
て、例えば、動作時の消費電流がロジック側の電源を５
Ｖ、ＬＣドライブ側の電源を４０Ｖとした時、ＬＣＤを
負荷として接続しない状態で、又クロックパルスの周波
数が約３ＭＨｚで、クロックパルスを受け付ける状態
（第１クロック入力制御信号の“Ｌ”レベルにより、Ａ
ＮＤゲート１４の出力の、クロックパルスが禁止されな
い状態）で約５ｍＡあり、クロックパルスを受け付けな
い状態（クロックパルスが禁止された状態）で約２ｍＡ
であったとすると、これと同条件でクロックパルスの周
波数が、約６ＭＨｚになるとクロックパルスを受け付け
る状態（クロックパルスが禁止されない状態）において
前述したように約１０ｍＡとなり、クロックパルスを受
け付けない状態（クロックパルスが禁止される状態）で
約４ｍＡとなって、低消費電流化が可能となる。
になってから５ｎｓ後に、ＡＮＤゲート１４の第１入力
端子に入力される“Ｌ”レベルにより、ＡＮＤゲート１
４の出力は“Ｌ”レベルとなる。以上の説明からわかる
様にＡＮＤゲート１４の出力には、５ＮＳ幅のヒゲの様
なパルスが発生することになる。このヒゲの様なパルス
は、ＦＦ１５，１７〜２１のクロック入力端子に入力さ
れるが、ＦＦ１５，１７〜２０のＤ入力はすべて“Ｌ”
レベルである為、たとえＦＦ１５，１７〜２０がＤ入力
端子のレベルを読み込んだとしてもＱ出力はすべて
“Ｌ”レベルのままである。又、ＦＦ２１のＤ入力に
は、上記したように、ＦＦ２１のＱ出力の“Ｈ”レベル
がＯＲゲート４０を通して伝達されている為、たとえＦ
Ｆ２１がＤ入力端子のレベルを読み込んだとしてもＱ出
力は“Ｈ”、反転Ｑ出力は“Ｌ”のままである。よっ
て、この駆動回路に入力されるクロックパルスの周波数
が６ＭＨｚ程度まで速くなってもＦＦ１５，１７〜２１
は正常に動作し、データーラッチ回路１のＦＦ２６〜３
０は、正常な値（レベル）を保持する。これがドライブ
回路７を通して出力３２〜３６へ出力される為、出力デ
ーターは正常な値が得られる。又、ＦＦ２１の反転Ｑ出
力も“Ｌ”レベルのまま変化はないため第１クロック入
力制御信号により、カスケード接続された駆動回路に対
して次にラッチパルスＬＰが入力されるまで、ＡＮＤゲ
ート１４の出力は確実に“Ｌ”レベルに固定され、クロ
ックパルスＣＰ入力に禁止がかかる。この状態におい
て、例えば、動作時の消費電流がロジック側の電源を５
Ｖ、ＬＣドライブ側の電源を４０Ｖとした時、ＬＣＤを
負荷として接続しない状態で、又クロックパルスの周波
数が約３ＭＨｚで、クロックパルスを受け付ける状態
（第１クロック入力制御信号の“Ｌ”レベルにより、Ａ
ＮＤゲート１４の出力の、クロックパルスが禁止されな
い状態）で約５ｍＡあり、クロックパルスを受け付けな
い状態（クロックパルスが禁止された状態）で約２ｍＡ
であったとすると、これと同条件でクロックパルスの周
波数が、約６ＭＨｚになるとクロックパルスを受け付け
る状態（クロックパルスが禁止されない状態）において
前述したように約１０ｍＡとなり、クロックパルスを受
け付けない状態（クロックパルスが禁止される状態）で
約４ｍＡとなって、低消費電流化が可能となる。
【００８４】次に、クロックパルスの周波数が１２ＭＨ
ｚ程度となった場合について図５（ｂ）を用いて説明す
る。この場合、１駆動回路に入力される最後のクロック
パルスの入力が、ＡＮＤゲート１４の第３入力端子に入
力されてから、約８８ｎｓ後にＡＮＤゲート１４の第１
入力端子に“Ｌ”レベルが伝達されるという動作はクロ
ックパルスの周波数が約６ＭＨｚの場合と同様である。
しかし、１２ＭＨｚの周期は約８３ｎｓである為、クロ
ックパルスＣＰの“Ｌ”レベルの区間は約４２ｎｓとな
るので、ＦＦ２１の反転Ｑ出力（“Ｌ”レベル）により
ＡＮＤゲート１４の出力が“Ｌ”レベルに固定される前
に、ＡＮＤゲート１４の出力は、その駆動回路に入力さ
れる最後のクロックパルスＣＰの出力後に、さらに約２
ＮＳ幅のパルスが１つ出力される。しかし、この場合も
クロックパルスの周波数が、約６ＭＨｚの場合と同様に
ＦＦ２１のＤ入力には、ＦＦ２１のＱ出力の“Ｈ”レベ
ルがＯＲゲート４０を通して伝達されている為、たとえ
ＦＦ２１がＤ入力端子のレベルを読み込んでも、Ｑ出力
は“Ｈ”、反転Ｑ出力は“Ｌ”のままである。よって、
クロックパルスが１２ＭＨｚ程度まで速くなっても、Ｆ
Ｆ１５，１７〜２１は正常に動作し、ＡＮＤゲート１４
の出力は確実に“Ｌ”レベルに固定され、クロックパル
スＣＰ入力に禁止がかかる。この場合においては、クロ
ックパルスが約６ＭＨｚの場合と同条件で、クロックパ
ルスの周波数のみが１２ＭＨｚとなったとすると、クロ
ックパルスを受付ける状態では、約２０ｍＡの消費電流
となり、クロックパルスを受け付けない状態において、
約８ｍＡとなって、低消費電流化が可能となる。
ｚ程度となった場合について図５（ｂ）を用いて説明す
る。この場合、１駆動回路に入力される最後のクロック
パルスの入力が、ＡＮＤゲート１４の第３入力端子に入
力されてから、約８８ｎｓ後にＡＮＤゲート１４の第１
入力端子に“Ｌ”レベルが伝達されるという動作はクロ
ックパルスの周波数が約６ＭＨｚの場合と同様である。
しかし、１２ＭＨｚの周期は約８３ｎｓである為、クロ
ックパルスＣＰの“Ｌ”レベルの区間は約４２ｎｓとな
るので、ＦＦ２１の反転Ｑ出力（“Ｌ”レベル）により
ＡＮＤゲート１４の出力が“Ｌ”レベルに固定される前
に、ＡＮＤゲート１４の出力は、その駆動回路に入力さ
れる最後のクロックパルスＣＰの出力後に、さらに約２
ＮＳ幅のパルスが１つ出力される。しかし、この場合も
クロックパルスの周波数が、約６ＭＨｚの場合と同様に
ＦＦ２１のＤ入力には、ＦＦ２１のＱ出力の“Ｈ”レベ
ルがＯＲゲート４０を通して伝達されている為、たとえ
ＦＦ２１がＤ入力端子のレベルを読み込んでも、Ｑ出力
は“Ｈ”、反転Ｑ出力は“Ｌ”のままである。よって、
クロックパルスが１２ＭＨｚ程度まで速くなっても、Ｆ
Ｆ１５，１７〜２１は正常に動作し、ＡＮＤゲート１４
の出力は確実に“Ｌ”レベルに固定され、クロックパル
スＣＰ入力に禁止がかかる。この場合においては、クロ
ックパルスが約６ＭＨｚの場合と同条件で、クロックパ
ルスの周波数のみが１２ＭＨｚとなったとすると、クロ
ックパルスを受付ける状態では、約２０ｍＡの消費電流
となり、クロックパルスを受け付けない状態において、
約８ｍＡとなって、低消費電流化が可能となる。
【００８５】以上の説明から明らかな様に最後のクロッ
クパルスＣＰが入力された後、ＦＦ２１の反転Ｑ出力に
よるクロックパルスの入力禁止が遅れて、多数（例えば
２パルス以上）のパルスがＦＦ１５，１７〜２１に入力
されても正常に動作して、ＡＮＤゲート１４の出力は確
実に“Ｌ”レベルに固定されクロックパルスＣＰ入力に
禁止がかかる事は明白であり、図１で示した回路の第１
クロック制御信号のタイミングでは駆動回路の最高動作
周波数が決定されず、他の要因（例えば、シフトレジス
ター５を構成するＦＦ１５，１７〜２１）で決定される
最高動作周波数まで周波数を高くでき、又多数カスケー
ド接続された場合、大幅な消費電力の低減化がはかれ
る。
クパルスＣＰが入力された後、ＦＦ２１の反転Ｑ出力に
よるクロックパルスの入力禁止が遅れて、多数（例えば
２パルス以上）のパルスがＦＦ１５，１７〜２１に入力
されても正常に動作して、ＡＮＤゲート１４の出力は確
実に“Ｌ”レベルに固定されクロックパルスＣＰ入力に
禁止がかかる事は明白であり、図１で示した回路の第１
クロック制御信号のタイミングでは駆動回路の最高動作
周波数が決定されず、他の要因（例えば、シフトレジス
ター５を構成するＦＦ１５，１７〜２１）で決定される
最高動作周波数まで周波数を高くでき、又多数カスケー
ド接続された場合、大幅な消費電力の低減化がはかれ
る。
【００８６】以上で、本発明を使用した第１の実施例の
説明を終了するが、本文中で述べたシフトレジスター５
を構成するデーターＦＦ１５，１７〜２１は、クロック
パルスＣＰの立ち上がりで動作する場合も可能である。
しかしクロックに対する動作エッジが変わるだけなの
で、説明を省略する。
説明を終了するが、本文中で述べたシフトレジスター５
を構成するデーターＦＦ１５，１７〜２１は、クロック
パルスＣＰの立ち上がりで動作する場合も可能である。
しかしクロックに対する動作エッジが変わるだけなの
で、説明を省略する。
【００８７】本発明の第１の実施例において、ゲート回
路５０をＯＲゲート４０で構成した場合を述べたが、リ
ード回路５０にＮＯＲゲートを使用しても同様の効果が
得られる。この例を第２の実施例として図６に示す。図
６は、シフトレジスター５の一部分及びゲート回路５０
のみを抜粋したものであり、他の部分は、図１と同じ
為、図を省略している。第１の実施例と異なり、ＦＦ２
１ａに入力されるラッチパルスは、セット入力に入力さ
れる。ゲート回路５０を構成するＮＯＲゲート４０ａは
第１入力端子にはＦＦ２１ａの反転Ｑ出力、第２入力端
子には、ＦＦ２０のＱ出力が接続され、ＮＯＲゲート４
０ａの出力は、ＦＦ２１ａのＤ入力端子に入力されてい
る。他の結線は、図１と同様である。これは、ＦＦ２１
ａに入力されるラッチパルスがセット入力に入力され、
Ｄ入力端子に入力される論理レベルが第１の実施例と逆
になっていることにより、ＦＦ２１のＱ出力と反転Ｑ出
力のレベルが第１の実施例と逆になるだけであるので、
同一の動作をすることは明白である。
路５０をＯＲゲート４０で構成した場合を述べたが、リ
ード回路５０にＮＯＲゲートを使用しても同様の効果が
得られる。この例を第２の実施例として図６に示す。図
６は、シフトレジスター５の一部分及びゲート回路５０
のみを抜粋したものであり、他の部分は、図１と同じ
為、図を省略している。第１の実施例と異なり、ＦＦ２
１ａに入力されるラッチパルスは、セット入力に入力さ
れる。ゲート回路５０を構成するＮＯＲゲート４０ａは
第１入力端子にはＦＦ２１ａの反転Ｑ出力、第２入力端
子には、ＦＦ２０のＱ出力が接続され、ＮＯＲゲート４
０ａの出力は、ＦＦ２１ａのＤ入力端子に入力されてい
る。他の結線は、図１と同様である。これは、ＦＦ２１
ａに入力されるラッチパルスがセット入力に入力され、
Ｄ入力端子に入力される論理レベルが第１の実施例と逆
になっていることにより、ＦＦ２１のＱ出力と反転Ｑ出
力のレベルが第１の実施例と逆になるだけであるので、
同一の動作をすることは明白である。
【００８８】又ゲート回路５０に、ＮＡＮＤゲート４０
ｂを使用した第３の実施例を図７に示す。図７は、シフ
トレジスター５及びゲート回路５０のみを抜粋したもの
であり、他の部分については図１と同様の為、図を省略
している。ＮＡＮＤゲート４０ｂの第１入力端子には、
ＦＦ２１の反転Ｑ出力、第２入力端子には、ＦＦ２０の
反転Ｑ出力が接続され、ＮＡＮＤゲート４０ｂの出力
は、ＦＦ２１のＤ入力端子に接続されており、他の結線
については図１と同じである。これは、図１のＯＲゲー
ト４０の部分について論理変換を行ないＮＡＮＤゲート
４０ｂで構成したにすぎない為、同様の効果が得られる
ことは明白である。
ｂを使用した第３の実施例を図７に示す。図７は、シフ
トレジスター５及びゲート回路５０のみを抜粋したもの
であり、他の部分については図１と同様の為、図を省略
している。ＮＡＮＤゲート４０ｂの第１入力端子には、
ＦＦ２１の反転Ｑ出力、第２入力端子には、ＦＦ２０の
反転Ｑ出力が接続され、ＮＡＮＤゲート４０ｂの出力
は、ＦＦ２１のＤ入力端子に接続されており、他の結線
については図１と同じである。これは、図１のＯＲゲー
ト４０の部分について論理変換を行ないＮＡＮＤゲート
４０ｂで構成したにすぎない為、同様の効果が得られる
ことは明白である。
【００８９】次に、ＦＦ２６〜３０にＬ入力端子が
“Ｌ”レベルとなった時にシリアルデーターＤs を読み
込むタイプのデーターラッチを使用し、ゲート回路５０
をＡＮＤゲート４０ｃで構成した第４の実施例を図８に
示す。図８は、シフトレジスター５、データーラッチ回
路１及びゲート回路５０のみを抜粋したものであり、他
の部分は、図１と同じ為、図を省略している。ＦＦ１５
ｃのＤ入力端子には、ＶDD（“Ｈ”レベル）が接続さ
れ、ＮＡＮＤゲート１６ｃの第１入力端子には、ＦＦ１
５ｃの反転Ｑ出力、第２入力端子には、ＡＮＤゲート１
４出力が接続されており、バッファーＡ３を介して入力
されるラッチパルスＬＰは、ＦＦ１５ｃのリセット入
力、ＦＦ１７ｃ〜２１ｃのセット入力へ接続される。又
ゲート回路５０を構成するＡＮＤゲート４０ｃ第１入力
端子には、ＦＦ２１ｃのＱ出力、第２入力端子には、Ｆ
Ｆ２０ｃのＱ出力が接続され、ＦＦ２１ｃのＱ出力はＡ
ＮＤゲート１４の第１入力端子へ接続されており、他の
配線は、図１と同様である。この場合、ラッチパルスＬ
Ｐが入力されることによりＦＦ１５ｃはリセットされ、
ＦＦ１７ｃ〜２１ｃはセットされる。各部の詳しい動作
は省略するが今、最後のシリアル・データーＤs がデー
ターラッチ３０ｃに取り込まれる直前であるとすると、
ＦＦ２０ｃのＤ入力は“Ｈ”レベル、Ｑ出力は、“Ｌ”
レベルとなっている。この“Ｌ”レベルがゲート回路５
０を構成するＡＮＤゲート４０ｃの第２入力端子に入力
されることにより、ＦＦ２１のＤ入力は、“Ｌ”レベル
（第２レベル）となっている。この状態で、最後のクロ
ックパルスＣＰが入力されると、ＦＦ２０ｃのＱ出力は
“Ｈ”レベルを出力し、ＦＦ２１のＱ出力は“Ｌ”レベ
ルを出力する。この“Ｌ”レベルがゲート回路５０を構
成するＡＮＤゲート４０ｃの第１入力端子に入力される
ことにより、ＦＦ２１ｃのＤ入力端子に“Ｌ”レベルが
入力される為、ＦＦ２０ｃのＱ出力が“Ｈ”レベルにな
ってもＦＦ２１ｃＤ入力端子は“Ｌ”レベルが保持され
ることによりＱ出力も“Ｌ”レベルに保持される。よっ
てこのＦＦ２１ｃのＱ出力の“Ｌ”レベルがＡＮＤゲー
ト１４の第１入力端子に入力され、出力を“Ｌ”レベル
に固定するので、第１の実施例と同様の効果が得られる
のは明白である。（この第４の実施例において、シフト
レジスター５を構成する要素１６ｃにＮＡＮＤゲートを
用いたがＦＦ２６ｃのラッチ入力信号が“Ｌ”レベルに
なるのを防ぐ目的で使用しているだけであり、ＦＦ２６
ｃ〜３０ｃにクロック入力の立ち上りエッジで動作する
データーＦＦを使用する場合は、ＮＡＮＤゲート１６ｃ
は不要である。）又、第１クロック制御信号が“Ｈ”レ
ベルでクロック制御回路３に禁止がかかる場合を、クロ
ック制御回路３を構成するＡＮＤゲート１４の代りにＯ
Ｒゲート１４ｄで構成した例を図９に示す。図９は、図
１におけるシフトレジスター５の一部分、ゲート回路５
０、及び、クロック制御回路３の一部分のみを抜粋した
ものである。ＯＲゲート１４ｄの第１入力端子には、Ｆ
Ｆ２１のＱ出力、第２入力端子には、ＯＲゲート１３の
出力をインバーター４１を通して接続してあり、第３入
力端子にはクロックパルスＣＰが入力されている。他の
部分の配線は、図１と同様である。この例は、ＦＦ２１
のＱ出力が“Ｈ”レベルとなり、この“Ｈ”レベルがＯ
Ｒゲート１４ｄの第１入力端子に入力される事により、
ＯＲゲート１４ｄの出力が“Ｈ”レベルに固定されシフ
トパルスの出力が禁止されるだけであり、第１の実施例
と同一の動作となることは明白である。
“Ｌ”レベルとなった時にシリアルデーターＤs を読み
込むタイプのデーターラッチを使用し、ゲート回路５０
をＡＮＤゲート４０ｃで構成した第４の実施例を図８に
示す。図８は、シフトレジスター５、データーラッチ回
路１及びゲート回路５０のみを抜粋したものであり、他
の部分は、図１と同じ為、図を省略している。ＦＦ１５
ｃのＤ入力端子には、ＶDD（“Ｈ”レベル）が接続さ
れ、ＮＡＮＤゲート１６ｃの第１入力端子には、ＦＦ１
５ｃの反転Ｑ出力、第２入力端子には、ＡＮＤゲート１
４出力が接続されており、バッファーＡ３を介して入力
されるラッチパルスＬＰは、ＦＦ１５ｃのリセット入
力、ＦＦ１７ｃ〜２１ｃのセット入力へ接続される。又
ゲート回路５０を構成するＡＮＤゲート４０ｃ第１入力
端子には、ＦＦ２１ｃのＱ出力、第２入力端子には、Ｆ
Ｆ２０ｃのＱ出力が接続され、ＦＦ２１ｃのＱ出力はＡ
ＮＤゲート１４の第１入力端子へ接続されており、他の
配線は、図１と同様である。この場合、ラッチパルスＬ
Ｐが入力されることによりＦＦ１５ｃはリセットされ、
ＦＦ１７ｃ〜２１ｃはセットされる。各部の詳しい動作
は省略するが今、最後のシリアル・データーＤs がデー
ターラッチ３０ｃに取り込まれる直前であるとすると、
ＦＦ２０ｃのＤ入力は“Ｈ”レベル、Ｑ出力は、“Ｌ”
レベルとなっている。この“Ｌ”レベルがゲート回路５
０を構成するＡＮＤゲート４０ｃの第２入力端子に入力
されることにより、ＦＦ２１のＤ入力は、“Ｌ”レベル
（第２レベル）となっている。この状態で、最後のクロ
ックパルスＣＰが入力されると、ＦＦ２０ｃのＱ出力は
“Ｈ”レベルを出力し、ＦＦ２１のＱ出力は“Ｌ”レベ
ルを出力する。この“Ｌ”レベルがゲート回路５０を構
成するＡＮＤゲート４０ｃの第１入力端子に入力される
ことにより、ＦＦ２１ｃのＤ入力端子に“Ｌ”レベルが
入力される為、ＦＦ２０ｃのＱ出力が“Ｈ”レベルにな
ってもＦＦ２１ｃＤ入力端子は“Ｌ”レベルが保持され
ることによりＱ出力も“Ｌ”レベルに保持される。よっ
てこのＦＦ２１ｃのＱ出力の“Ｌ”レベルがＡＮＤゲー
ト１４の第１入力端子に入力され、出力を“Ｌ”レベル
に固定するので、第１の実施例と同様の効果が得られる
のは明白である。（この第４の実施例において、シフト
レジスター５を構成する要素１６ｃにＮＡＮＤゲートを
用いたがＦＦ２６ｃのラッチ入力信号が“Ｌ”レベルに
なるのを防ぐ目的で使用しているだけであり、ＦＦ２６
ｃ〜３０ｃにクロック入力の立ち上りエッジで動作する
データーＦＦを使用する場合は、ＮＡＮＤゲート１６ｃ
は不要である。）又、第１クロック制御信号が“Ｈ”レ
ベルでクロック制御回路３に禁止がかかる場合を、クロ
ック制御回路３を構成するＡＮＤゲート１４の代りにＯ
Ｒゲート１４ｄで構成した例を図９に示す。図９は、図
１におけるシフトレジスター５の一部分、ゲート回路５
０、及び、クロック制御回路３の一部分のみを抜粋した
ものである。ＯＲゲート１４ｄの第１入力端子には、Ｆ
Ｆ２１のＱ出力、第２入力端子には、ＯＲゲート１３の
出力をインバーター４１を通して接続してあり、第３入
力端子にはクロックパルスＣＰが入力されている。他の
部分の配線は、図１と同様である。この例は、ＦＦ２１
のＱ出力が“Ｈ”レベルとなり、この“Ｈ”レベルがＯ
Ｒゲート１４ｄの第１入力端子に入力される事により、
ＯＲゲート１４ｄの出力が“Ｈ”レベルに固定されシフ
トパルスの出力が禁止されるだけであり、第１の実施例
と同一の動作となることは明白である。
【００９０】以下、同様にして、類似の実施例も考えら
れるが省略する。また、実施例の説明ではシリアルデー
ターが１bit の場合について説明したが２bit 、４bit
等についても適用可能であることは言うまでもない。さ
らに、外部から入力され終了信号に応答して入力が禁止
される信号として、クロックパルスについて説明した
が、シリアルに入力される駆動データー等の入力を禁止
する終了信号として、また、クロックパルス及び駆動デ
ーター共に入力を禁止する終了信号としても適用可能で
ある。
れるが省略する。また、実施例の説明ではシリアルデー
ターが１bit の場合について説明したが２bit 、４bit
等についても適用可能であることは言うまでもない。さ
らに、外部から入力され終了信号に応答して入力が禁止
される信号として、クロックパルスについて説明した
が、シリアルに入力される駆動データー等の入力を禁止
する終了信号として、また、クロックパルス及び駆動デ
ーター共に入力を禁止する終了信号としても適用可能で
ある。
【００９１】
【発明の効果】以上詳細に説明したように、本発明は、
ＬＣＤ等の大画面化に伴ない、データー転送のクロック
パルスＣＰが高速になり、その周期が短くなったとして
も、カスケード接続した駆動回路中のデーター取り込み
中の各々の駆動回路において、データー取り込み終了
後、から次にこの駆動回路が出力すべきデーターの取り
込みを開始するまで、この駆動回路に関して、シフトレ
ジスターへのクロック入力を確実に禁止することによ
り、システム全体の大幅な低消費電力化が可能となる。
この効果は表１に示したように、４μｍ程度のＣ−ＭＯ
Ｓで構成した駆動回路１６個をカスケード接続した場合
の消費電流からも理解できる。
ＬＣＤ等の大画面化に伴ない、データー転送のクロック
パルスＣＰが高速になり、その周期が短くなったとして
も、カスケード接続した駆動回路中のデーター取り込み
中の各々の駆動回路において、データー取り込み終了
後、から次にこの駆動回路が出力すべきデーターの取り
込みを開始するまで、この駆動回路に関して、シフトレ
ジスターへのクロック入力を確実に禁止することによ
り、システム全体の大幅な低消費電力化が可能となる。
この効果は表１に示したように、４μｍ程度のＣ−ＭＯ
Ｓで構成した駆動回路１６個をカスケード接続した場合
の消費電流からも理解できる。
【００９２】
【表１】
【図１】この発明の実施例を説明するための駆動回路の
回路図。
回路図。
【図２】図１に示した回路各部の動作波形図。
【図３】従来回路の回路図。
【図４】図３に示した回路の動作波形図。
【図５】伝搬遅延を考慮した動作波形図。
【図６】本発明の第２の実施例を示す部分回路図。
【図７】本発明の第３の実施例を示す部分回路図。
【図８】本発明の第４の実施例を示す部分回路図。
【図９】本発明の第５の実施例を示す部分回路図。
１ データーラッチ回路 ２ 初段／次段判定回路 ３ クロック制御回路 ４ イネーブルラッチ回路 ５ シフトレジスター ６ イネーブル信号出力回路 ７ ラッチ付きドライブ回路 ８ カウント回路 ５０ ゲート回路 Ｌｐ ラッチパルス Ｄｓ シリアルデーター Ｃｐ クロックパルス １５，２１ａ，１７ｃ〜２１ｃ セット付きデーター
ＦＦ ９，１０，１２，１７〜２１，７５，１５ｃ リセッ
ト付きデーターフリップフロップ ２６〜３０，２６ｃ〜３０ｃ データーラッチＦＦ １４，１６，７６，４０ｃ ＡＮＤゲート １３，４０，１４ ＯＲゲート Ａ１，Ａ２，Ａ３ バッファー Ａ４，２４，４１ インバーター ２２，２３，４０ａ ＮＯＲゲート ３７ 初段ＬＣＤドライバー ７４ 次段ＬＣＤドライバー ４０ｂ ＮＡＮＤゲート
ＦＦ ９，１０，１２，１７〜２１，７５，１５ｃ リセッ
ト付きデーターフリップフロップ ２６〜３０，２６ｃ〜３０ｃ データーラッチＦＦ １４，１６，７６，４０ｃ ＡＮＤゲート １３，４０，１４ ＯＲゲート Ａ１，Ａ２，Ａ３ バッファー Ａ４，２４，４１ インバーター ２２，２３，４０ａ ＮＯＲゲート ３７ 初段ＬＣＤドライバー ７４ 次段ＬＣＤドライバー ４０ｂ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 G09G 3/04 G09G 3/36
Claims (2)
- 【請求項１】 駆動データがシリアルに入力されるデー
タ入力端子と、複数のラッチ手段から構成され前記駆動
データを順次ラッチしてパラレルに出力するデータラッ
チ回路と、前記ラッチ手段をラッチ可能状態にするラッ
チ信号をクロックパルに応答して前記複数のラッチ手段
に順番に出力する複数の第1フリップフロップと前記複
数のラッチ手段へのラッチ信号出力が終了した後終了信
号を出力する第2フリップフロップと前記複数のラッチ
手段へのラッチ信号出力の終了に伴って所定の前記第1
フリップフロップから出力される終了パルス及び前記第
2フリップフロップからの出力信号を入力とし論理演算
をとることによりこの論理演算により得られた信号を前
記第2フリップフロップへ出力するゲート回路とを有す
るシフトレジスターと、前記終了信号を入力とし前記終
了信号に応答して外部から入力される前記駆動データの
入力を禁止する禁止回路とを備えてなることを特徴とす
る駆動回路。 - 【請求項２】 前記禁止回路は前記クロックパルスの前
記シフトレジスターへの入力も禁止する請求項１記載の
半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01067991A JP3256551B2 (ja) | 1991-01-31 | 1991-01-31 | 駆動回路 |
| US07/825,384 US5227790A (en) | 1991-01-31 | 1992-01-24 | Cascaded drive units having low power consumption |
| KR1019920001473A KR0143397B1 (ko) | 1991-01-31 | 1992-01-31 | 구동회로 |
| DE69218642T DE69218642T2 (de) | 1991-01-31 | 1992-01-31 | Kaskadierte Steuerungseinheiten, zum Beispiel für Flüssigkristallanzeige |
| EP92101643A EP0497378B1 (en) | 1991-01-31 | 1992-01-31 | Cascaded drive units, for example for a liquid crystal display device |
| DE69228011T DE69228011T2 (de) | 1991-01-31 | 1992-01-31 | Kaskadierte Steuerungseinheiten, zum Beispiel für eine Flüssigkristallanzeige |
| EP95117339A EP0701240B1 (en) | 1991-01-31 | 1992-01-31 | Cascaded drive units, for example for a liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01067991A JP3256551B2 (ja) | 1991-01-31 | 1991-01-31 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245291A JPH04245291A (ja) | 1992-09-01 |
| JP3256551B2 true JP3256551B2 (ja) | 2002-02-12 |
Family
ID=11756949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01067991A Expired - Fee Related JP3256551B2 (ja) | 1991-01-31 | 1991-01-31 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3256551B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3802492B2 (ja) | 2003-01-29 | 2006-07-26 | Ｎｅｃエレクトロニクス株式会社 | 表示装置 |
| JP6994305B2 (ja) * | 2017-03-21 | 2022-01-14 | ラピスセミコンダクタ株式会社 | ゲートドライバ回路 |
-
1991
- 1991-01-31 JP JP01067991A patent/JP3256551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04245291A (ja) | 1992-09-01 |
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