KR0143397B1 - 구동회로 - Google Patents

구동회로

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KR0143397B1
KR0143397B1 KR1019920001473A KR920001473A KR0143397B1 KR 0143397 B1 KR0143397 B1 KR 0143397B1 KR 1019920001473 A KR1019920001473 A KR 1019920001473A KR 920001473 A KR920001473 A KR 920001473A KR 0143397 B1 KR0143397 B1 KR 0143397B1
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야스히로 신
히데따까 고다마
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고스기 노부미쓰
오끼덴끼고오교 가부시끼가이샤
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Abstract

LCD 등의 디스플레이 장치의 구동회로에 있어서, 구동회로를 케스케이드 접속한때, 비동작 구동회로의 데이터 래치회로나 쉬프트 레지스터의 동작을 확실하게 정지하여 저 소비전류화를 실현한다. 또한 구동회로 전체의 동작 속도를 향상시키며 그리고 소비전력을 저감한다.
데이터가 시리얼로 입력되는 입력단자 T1과 복수의 래치수단 26~30으로 구성되고 상기 데이터를 순차로 래치하여 패러렐로 출력하는 데이터 래치회로(1)와, 상기 래치 수단을 래치가 가능상태로 하는 래치신호를 출력하고 또한 래치 신호 출력의 종료에 있어 종료 신호를 출력하는 쉬프트 레지스터(5)와, 케스케이드 접속시에 있어서의 드라이버 회로(37,74)의 동작·비동작 판정회로(2,4)와, 입력단자 T1과 데이터 래치회로(1)의 사이에 상기 종료 신호 또는 비동작 판정 출력에 응답하여 데이터의 데이터 래치회로(1)로의 입력을 금지하는 게이트 회로를 설치하였다.
또한, 구동데이터를 페러렐로 출력하는 데이터 래치회로(1)에 래치 신호를 출력하는 쉬프트 레지스터(5)의 래치 신호 출력이 종료한 후 종료신호를 출력하는 제2플립플롭(21)의 입력으로서, 래치 신호 출력의 종료에 수반하여 소정의 제1플립플롭(20)으로부터 출력되는 종료 펄스 및 제2플립플롭(21)으로부터의 출력신호를 입력으로서 논리 연산을 취함으로써 이들 2 입력에 의한 기간 소정 레벨을 출력하는 게이트 회로를 형성한 케스케이드 접속용의 구동회로이다.

Description

구동회로
제1도는 종래 구동회로의 구성도
제2도는 제1도에 나타낸 구동회로 각부의 동작 파형도
제3도는 본 발명의 제1실시예를 설명하기 위한 구동회로의 구성도
제4도는 제3도에 나타낸 구동회로 각부의 동작 파형도
제5도는 본 발명의 제2실시예를 설명하기 위한 부분 회로도
제6도는 본 발명의 제3실시예를 설명하기 위한 부분 회로도
제7도는 본 발명의 제4실시예를 설명하기 위한 구동회로의 회로도
제8도는 제7도에 나타낸 회로 각부의 동작 파형도
제9도는 전달지연을 고려한 동작 파형도
제10도는 본 발명의 제5실시예를 나타내는 부분 회로도
제11도는 본 발명의 제6실시예를 나타내는 부분 회로도
제12도는 본 발명의 제7실시예를 나타내는 부분 회로도
제13도는 본 발명의 제8실시예를 나타내는 부분 회로도
*도면의 주요부분에 대한 부호의 설명
1:데이터 래치회로 2:초단 다음단 판정회로
3:클럭 제어회로 4:인에이블 래치회로
5:쉬프트 레지스터 6:인에이블 신호출력회로
7:래치 단자가 있는 드라이브 회로 8:카운트 회로
50:데이터 입력 제어회로 60:게이트 회로
LP:래치펄스 DS:시리얼 데이터
CP:클럭펄스
15,21a,17c~21c:세트 단자가 있는 데이터 플립플롭
9,10,12,17~21,75,15c:리세트 단자가 있는 데이터 플립플롭
26~30,26c~30c:데이터 래치 플립플롭
14,16,76,40c:AND 게이트 13,40,14:OR 게이트
37:초단 LCD 드라이버 A1,A2,A3:버퍼
74:다음단 LCD 드라이버 A2,24,41:인버터
40b:NAND 게이트 22,23,40a:NOR 게이트
본 발명은 구동회로에 관한 것으로, 특히 액정 디스플레이(이하, LCD라 함) 구동용 IC와 같이 구동회로를 케스케이드 접속하여, 시리얼로 보내오는 다량의 데이터를 래치하고 페러렐로 출력하는 회로를 구성하는 경우에 있어서, 소비전력을 저감화 시키는데 적합한 것이다. 또한 본 발명은 구동회로 전체의 동작속도를 향상시키며, 소비전력을 저감화시키는데 적합한 것에 관한 것이다.
예를 들면, LCD 표시용의 구동회로와 같이 다수의 출력이 필요한 구동회로는 데이터 생성회로로부터 시리얼로 출력된 데이터를 페러렐 데이터로 변환하는 데이터 래치회로를 갖는 구동회로가 사용되고 있다.
일반적으로, 이와같은 데이터 래치회로를 갖는 구동회로는 단자수가 100핀 정도의 대형 IC에 의하여 구성된다. 그런데, 단자수가 100핀 정도인 IC인 경우에는 80 출력이 한도이며, 또 TAB에 의한 단자수가 180핀 정도의 IC인 경우에는 160 출력이 한도이다. 따라서 전송하는 데이터가 640 비트와 같은 다수의 데이터를 처리하는 시스템을 구성할 경우에는 80~160 출력의 IC를 8~4개 케스케이드 접속할 필요가 있다.
이와같은 회로는 일본 특원평 01-326580호로서 본 발명자들에 의해 제안된 것이 있는데, 다음에서 도면을 사용하여 설명한다.
제1도는 종래의 구동회로를 케스케이드 접속한 상태를 나타낸 회로구성도, 제2도는 제1도의 회로 각 부의 동작 파형도이다.
그리고, 다음의 설명에 있어 케스케이드 접속의 2단째를 다음단이라 하고, 3단째 이후의 각 단을 대표한 것으로 한다. 또, 다음단 LCD 드라이버(74)의 회로구성은 초단 LCD 드라이버(37)와 동일하므로 생략한다.
제1도에 있어서, 도시하지 않은 데이터 생성회로로부터 시리얼로 보내오는 데이터(DS)는 초단 LCD 드라이버(37) 및 다음단 LCD 드라이버(74)의 입력단자 T1에 각각 주어진다. 또 상기 시리얼 데이터(DS)에 동기하여 입력되는 클록펄스(CP)를 래치하기 위한 래치펄스(LP)가 각단의 입력단자 T2에 주어짐과 동시에, 상기 시리얼 데이터(DS)를 래치하기 위한 래치펄스(LP)가 각단의 입력단자 T3에 주어진다.
인에이블 신호는 전단의 드라이버의 단자 T5로 출력되어 후단 드라이버의 단자 T4에 주어진다. 그리고, 초단 LCD 드라이버(37)의 경우에는 전단의 드라이버가 없으므로, 인에이블 입력단자 T4는 접지(L레벨에 접속)된다.
입력단자 T1에 주어진 시리얼 데이터(DS)는 버퍼(A1)를 통해 데이터 래치회로(1)에 주어진다. 데이터 래치회로(1)는 래치 수단으로서 복수의 플립플롭회로(이하 FF 라 한다) 26~30에 의하여 구성되어 있다. 이들 FF 26~30은 데이터 FF 나 또는 데이터 래치가 사용되며, 시리얼 데이터(DS)는 각 FF 26~30의 데이터 입력단자(D)에 주어진다.
한편, 입력단자 T3에 주어진 래치펄스(LP)는 버퍼(A3)를 통하여 초단 다음단 판정회로(2), 인에이블 래치회로(4) 쉬프트 레지스터(5), 인에이블 신호 출력회로(6), 래치 단자있는 드라이브 회로(7) 및 카운트 회로(8)에 각각 공급된다.
쉬프트 레지스터(5)는 FF 15, 17~21과 AND 게이트(16)에 구성되며, 상기 래치 펄스(LP)는 FF 15의 셋 입력단자(S)에 주어짐과 동시에 FF 17~21의 리셋 입력단자(R)에 주어진다.
이들 FF 15, 17~21은 앞의 FF 의 출력단자 Q 로부터 출력된 신호가 다음의 FF 의 데이터 입력단자(D)에 주어지도록 접속된다. 그리고, 처음의 FF 15의 데이터 입력단자(D)는 접지(L 레벨에 접속)되어 있다.
이들 FF 15, 17~20의 출력단자 Q 로부터 출력된 신호중, FF 17~20의 Q 출력이, 데이터 래치회로(1)를 구성하는 FF 27~30의 래치 입력단자(L)에 주어진다.
또, 쉬프트 레지스터(5)에 있어서의 FF 15의 Q 출력은, AND 게이트(16)를 통해 데이터 래치회로(1)에 있어서의 FF 26의 래치 입력단자(L)에 주어진다.
상기 AND 게이트(16)의 한쪽의 입력단자에는, 클록 제어회로(3)를 구성하는 3 입력 AND 게이트(14)의 출력이 주어지며, AND 게이트(14)의 출력이 H 레벨로 되는 타이밍으로 상기 FF 15의 Q 출력신호가 상기 FF 26의 래치 입력단자 L에 주어진다.
상기 클록 제어회로(3)는 상기 3 입력 AND 게이트(14)와 OR 게이트(13)로써 구성되며, 상기 클록 펄스(CP), 초단 다음단 판정회로(2)의 출력신호, 인에이블·래치회로(4)의 출력신호 및 쉬프트 레지스터(5)에 있어서의 최종단의 FF 21의 반전 Q 단자 출력 신호에 의해 회로의 동작 클록 신호를 출력한다.
상기 클록 제어회로(3)로부터 출력되는 쉬프트 클록신호는 상기 AND 게이트(16)이외에, FF 15, 17~21의 입력단자에 각각 주어진다.
상기 초단 다음단 판정회로(2)는 데이터 생성회로로부터 보내지고 있는 시리얼 데이터(DS)가 당해회로에 주어지는 것인지 또는 다음단 회로에 주어지는 것인가를 판정하기 위하여 형성되며, 3개의 D형의 FF (9, 10, 11)에 의해 구성되어 있다.
또, 카운트 회로(8)는 클록펄스를 분주하여, 인에이블 신호의 수신용 클록을 간인함으로써, 인에이블 신호의 지연시간의 영향을 받지 않도록 하기 위하여 설치되어 있으며, D형 FF 75와, 2입력 AND 게이트(76)에 의하여 구성되어 있다.
또, 인에이블 래치회로(4)는, 입력단자 T4에 주어지는 인에이블 신호를 전기 카운트 회로(8)의 출력에 의하여 래치하기 위하여 형성되며, D형 FF 12에 의하여 구성되어 있다.
한편, 상기 쉬프트 레지스터(5)에 있어서의 최종단 보다도 2개앞의 단에 형성되어 있는 FF 19의 Q 출력단자가 인에이블 신호 출력회로(6)를 구성하는 NOR 게이트(2)의 일방의 입력단자에 주어진다. 상기 인에이블 신호 출력회로(6)는 상기 NOR 게이트(23)와 NOR 게이트(22) 및 인버터(24)에 의해 구성되며, 상기 NOR 게이트(23,22)에 의하여, R-S·FF 가 구성된다.
상기 인버터(24)의 출력이 단자 T5에 주어지며, 이것이 인에이블 신호로서, 후단의 구동회로의 입력단자 T4에 도출된다.
다음에, 케스케이드 접속시의 동작에 관하여 설명한다.
데이터 생성회로로부터 보내오는 시리얼 데이터 신호(DS), 클록펄스 신호(CP), 래치 펄스 신호(LP)는 제4도의 파형도로 나타낸 바와 같은 파형으로 되어 있으며, 파형은 연속해 있다.
래치펄스(LP)가 입력되면, FF 10, 75, 12, 17~21이 래치펄스 H레벨의 부분에서 리셋되므로, 이들 FF 의 Q 출력단자는 L레벨로 된다.
FF 21의 경우에는 반전 Q 출력이 H로 되어 AND 게이트(14)의 제1입력 단자에 이 신호를 보낸다. NOR 22, 23에 의해 구성되는 R-S·FF 은 마찬가지로 리셋되어 Q 출력은 L레벨로 되는데, 인버터(24)를 통하여, T5로부터 H 레벨을 출력한다.
FF 15는 래치펄스의 H레벨에 의하여 리셋되어, Q 출력단자가 H레벨로 된다.
다음에, 래치펄스(LP)가 H→L로 하강하였을 때, FF 9의 Q 출력이 H레벨로 된다. 이 FF 9의 Q 출력이 D 입력단자에 보내지며, 또, 래치회로 26~30에 래치되어 있던 시리얼 데이터(DS)가 래치 단자있는 LCD 드라이브 회로(7)에 래치되어 출력단자 32~36으로부터 LCD 구동 레벨이 출력된다.
다음에, 데이터 생성회로로부터 보내오는 클록펄스(CP)의 상승시점에서는 데이터 생성회로로부터 보내오는 시리얼 데이터(DS)가 데이터 래치회로(1)의 각 FF 26~30의 D 입력단자에 입력된다.
또, 초단 LCD 드라이브 회로(37)의 입력단자T4는 L레벨로 설정되어 있으며, 이 L레벨이 인버터(A4)에서 반전됨으로써 H레벨로 되어, FF 11과 12의 D 입력단자에 보내지고 있다. 따라서 한번이라도 FF 10의 Q 출력이 하강하면, FF 11의 Q 출력이 H레벨로 된다. 이 H레벨의 출력은 2 입력 OR 게이트(13)의 제1입력단자 및 3 입력 AND 게이트(14)의 제2입력단자에 보내진다.
이 경우 3 입력 AND 게이트(14)의 제1입력단자는 H레벨로 되어 있으므로, 이 AND 게이트(14)의 제3입력단자에 주어지는 클록펄스(CP)는 그대로 출력된다.
한편, 다음단 LCD 드라이버(74)의 입력단자 T4는 초단 LCD 드라이브 회로(37)의 출력단자 T5로부터 H레벨의 인에이블 신호가 주어진다. 이 H레벨의 신호는 인버터(A4)에 의해 L 레벨로 반전되어, FF 11, 12의 D 입력단자에 보내진다.
또, FF 11의 클록 입력단자에 주어지는 FF 10의 Q출력이 한번이라도 H로부터 L레벨로 하강하면 FF 11의 Q출력은, L 레벨로 고정되며, 이것이 2 입력 OR 게이트(13)의 제1입력단자에 공급된다.
한편, 상기 게이트(13)의 제2입력단자에 주어지는 FF 12의 Q 출력은 L레벨이므로, 2 입력 OR 게이트(13)의 출력은 L레벨로 된다.
따라서, 이 경우 2 입력 OR 게이트(13)의 출력이 공급되는 3 입력 AND 게이트(14)에 있어서는 AND 조건이 성립하지 못하므로, 이 AND 게이트(14)의 제3입력단자에 주어져 있는 클록펄스(CP)의 통과가 금지되어 있다.
그런데, 초단 LCD 드라이버(37)는 이상의 상태에 있어 클록펄스(CP)가 입력되면, AND 게이트(14)를 통해 2 입력 AND 게이트(16)의 제2입력단자에 보내진다. 이때, 상기 2 입력 AND 게이트(16)의 제1입력단자는 H레벨이므로, 상기 2 입력 AND 게이트(16)의 출력은 H로 된다.
다음에, 이 클록펄스(CP)가 H→L로 하강하면, 제4도에 나타낸 바와 같이 FF 15의 Q 출력은, L레벨로 되며, FF 17의 Q 출력은 H레벨로 된다. 이때, 2 입력 AND 게이트(16)의 출력은 L레벨로 되며, 이 출력신호가 FF 26의 래치 입력단자(L)에 보내지므로, 시리얼 데이터(DS)의 최초의 데이터가 FF 26에 래치된다. 이와 동시에 FF 10의 Q 출력은 H레벨로되어 FF 9를 리셋한다. 마찬가지로 FF 75는 1 카운트에 진행되어 Q 출력이 H로 된다. 다음단 LCD 드라이버(74)의 FF9, 10, 75도 같은 동작을 한다.
다음에 2번째의 시리얼 데이터(DS)와 클록펄스(CP)가 보내오면, FF 17의 Q 출력은 L레벨로 되며, FF 18의 Q 출력은 H 레벨로 된다. 이때, FF 17의 Q 출력은 FF 27의 래치 입력단자(L)에 주어지므로 2번째의 시리얼 데이터(DS)가 FF 27에 래치된다. 이때, FF 75의 Q 출력이 입력되어 있는 2 입력 AND 게이트(76)의 제1입력단자에는, H레벨이 입력되어 있으므로 제2입력단자의 클록펄스(CP)는 AND 게이트(76)를 통하여 FF 12의 클록 입력단자에 입력된다. FF 12는 데이타 입력단자의 H 레벨(반전 T4신호)를 판독하여 Q 출력으로부터 출력한다. 이하, FF 75, 12, AND 게이트(76)에 의해 클록펄스의 우수회마다 T4단자에 입력되는 신호를 판독하여, OR 게이트(13)의 제2입력단자에 H레벨로 출력한다.
또 ,동시에 FF 10은 FF 9의 Q 출력의 L레벨을 판독하여 Q 출력단자로부터 출력한다. 이 하강에 의해 FF 11는 T4단자에 입력되는 신호의 역논리를 판독하여 (이 경우에는 H)을 OR 게이트(13)의 제1입력단자로 출력한다.
다음단 LCD 드라이버(74)에서는 FF 9, 10, 11, 75, 12, AND 게이트(76)에 의해 마찬가지로 동작하여 FF 11, 12로부터 L레벨이 판독되어서 OR 게이트(13)에 출력한다.
OR 게이트(13)는 입력된 신호가 2개 모두 L이므로 3 입력 AND 게이트의 제2입력다자를 L로 하여, 제3입력단자의 클록펄스(CP) 신호에 금지를 건다.
다음에 초단의 LCD 드라이버(37)에 3번째의 시리얼 데이터(DS)와 클록펄스(CP)가 보내오면, FF 18의 Q 출력은 L레벨로 되며, 이때 FF 18의 Q 출력이 FF 28의 래치 입력단자에 주어지므로, 3번째의 시리얼 데이터가 FF 28의 래치된다. 이와같이 하여, 데이터 생성회로로부터 보내오는 시리얼 데이터(DS)를 클록펄스(CP)에 동기하여 순차로 데이터 래치회로(1)의 각 FF 26~30에 래치해간다. 그리하여, 초단 LCD 드라이버(37)에 대응하는 최후의 데이터의 하나 앞의 시리얼 데이터(DS)가 입력되며(최종 클록펄스(CP)의 2개 앞의 클록이 입력되면) FF 19의 Q 출력이 H레벨로 되어 인에이블 신호출력회로(6)의 2 입력 NOR 게이트(23)에 전달된다.
NOR 게이트(23)는, NOR 게이트(22)와 R-S·FF를 구성해 있으며, 전달된 신호에 의하여 R-S·FF는 셋되는데, 인버터(24)에 의해 반전된 L레벨을 T5로부터 출력하여, 다음단의 T4에 전송한다. 이 신호가 인에이블 신호로서, 다음단의 LCD 드라이버(74)의 입력단자 T4를 통하여, 초단 LCD 드라이버(73)과 같이 인버터(A4)를 통해 FF 11 및 12의 각 D 입력 단자에 주어진다.
여기서, 또한 클록펄스(CP)가 입력되면, FF 19의 Q 출력은 L로 되며, 이 19의 Q 출력 FF 29의 래치 입력단자에 주어지므로 최후로부터 2번째 데이터가, FF 29에 래치된다. 동시에 FF 20의 Q 출력이 H레벨로 된다. 이때 다음단의 FF 75의 Q 출력이 H로 되지만, 아직 AND 게이트(76)의 출력은 펄스가 출력되지 않는다.
또한, 클록펄스(CP)가 입력되면 FF 20의 Q 출력은 L레벨로 되며, 이 FF 20의 Q 출력이 FF 30의 래치 입력단자에 주어지므로 초단의 최후 데이터(DS)가 FF 30에 래치된다. 한편, FF 21의 Q 출력은 H레벨에 또, 반전 Q 출력은 L레벨로 된다. 이 반전 Q 출력신호의 L레벨이 종료신호로서 3 입력 AND 게이트(14)의 제1입력에 가해진다. 이 결과, 데이터 생성회로로부터 보내오는 클록펄스(CP)가 상기 3 입력 AND 게이트(14)에서 금지된다.
한편, 이와 동시에 다음단 LCD 드라이어(74)의 플립플롭(75)의 Q 출력이 H이므로, 클록펄스(CP)는 AND 게이트(76)를 통하여서 FF 12의 클록 입력단자에 전달되므로 FF 12는 클록펄스(CP)의 하강시에 인에이블 신호를 반전한 H 레벨을 판독하여 Q 출력으로부터 2 입력 OR 게이트(13)의 제2입력단을 통하여, 3 입력 AND 게이트(14)의 제2입력단에 전달한다. 이 AND 게이트(14)의 제1입력단도 H레벨로 되어있으므로, 이후, 데이터 생성회로로부터 보내오는 클록펄스(CP)는 3 입력 AND 게이트(14)를 통하는 것이 가능하여, FF 15, 17~21의 클록입력단자와, 2 입력 AND 게이트(16)의 제2입력단자에 보내지게 된다.
다음에, 데이터 생성회로로부터 보내오는 클록펄스(CP)가 다음단이 최초로 동작하는 펄스이며, 이 클록펄스의 하강으로 FF 15의 Q 출력은 H→L레벨과 반전함과 동시에, FF 17의 Q 출력이 H레벨로 된다. 또, 이때 2 입력 AND 게이트(16)의 제1입력을 이 클록펄스가 하강할 때까지 H가 입력되어 있었으므로 이 1회만 클록펄스(CP)는 AND 게이트(16)을 통하여 FF 26의 래치 입력단자에 입력된다.
FF 26~30이 D 입력단자에는 데이터 생성회로로부터 시리얼 데이터(DS)가 입력되어 있으므로, 다음단 LCD 드라이버(74)는 상기 클록펄스(CP)의 하강으로 FF 26은 데이터(DS)를 래치하여 Q 출력으로부터 드라이브회로(7)로 보낸다.
다음에 클록펄스(CP)가 데이터 생성회로로부터 보내오면, FF 17의 Q 출력은 L레벨 FF 18의 Q출력은 H레벨로 되며, 이 클록(CP)에 대응한 시리얼 데이터(DS)가 FF 27에 래치된다. 이후 마찬가지로, 데이터 생성회로로부터 보내오는 시리얼 데이터(DS)가 클록펄스(CP)에 의해 순차로 래치되어 간다.
그리고, 다음단 LCD 드라이버(74)에 입력되는 최후의 클록펄스(CP)의 2개 앞의 클록펄스(CP)가 입력되면, 쉬프트 레지스터(5)에 있어서의 최종단으로부터 2개 앞의 FF 19의 Q 출력이 H레벨로 된다. 이 H레벨에 의해 2 입력 NOR(23,22)로 구성되는 R-S·FF가 셋되며, 이 H레벨이 인버터(24)를 통하여 L레벨로 되어, 출력단자 T5로부터 3단째의 LCD 드라이버의 인에이블 입력단자 T4에 보내진다.
다음의 클록펄스(CP)가 데이터 생성회로로부터 보내오면 다음단 LCD 드라이버(74)의 FF 19의 Q 출력은 L로 되며, FF 20의 Q 출력은 H로 된다. 이때, FF 19의 Q 출력은 FF 29의 래치단자(L)에 보내지며, 이에 대응하는 시리얼 데이터가 FF 29에 래치된다.
다음에 클록펄스(CP)가 레이터 생성회로로부터 보내오면 FF 20의 Q 출력은 L로 되며, FF 21의 Q 출력은 H, 반전 Q 출력은 L로 된다. 이때 FF 20의 Q 출력은 FF 30의 래치단자(L)로 보내지며, 이에 대응하는 시리얼 데이터가 FF 30에 래치된다.
한편, FF 21의 반전 Q 출력(L레벨)이, 3 입력 AND 게이트(14)의 제1입력단자에 주어짐으로써, 3 입력 AND 게이트(14)의 출력은 L에 고정된다.
FF 26~30의 Q 출력은 래치단자있는 드라이버 회로(7)에 보내진다.
이후, 마찬가지로 3단째 이후의 LCD 드라이버에도 데이터가 전송된 후 데이터 생성회로로부터 래치펄스(LP)가 보내오면, LCD 드라이버 회로(7)는 LCD 드라이버의 데이터 래치회로(1)로부터 래치단자 있는 LCD 드라이버 회로(7)에 입력되어있는 데이터를 래치하여 출력단자 32~36에 패러렐로 출력한다.
이상 설명한 바와 같이 종래의 구동회로에서는 케스케이드 접속에 있어서의 저소비전력화를 위하여, 인에이블 신호를 사용하여서 데이터 생성회로로부터 전송되어오는 데이터를 래치하여서 출력하는 IC만에 클록이 들어가고, 기타는 입력에 금지가 걸리도록 하고 있는 것이다.
이로써, 동작시의 소비전류가 로직측의 전원을 5V, LCD 드라이브측의 전원을 40V로 했을 때 LCD을 접속하지 않은 상태에서, 또 클록펄스 속도가 3MHz 정도로 약 5mA이고, 클록을 받아들이지 않은 상태에서 2mA 정도로는 되어 있었다.
또, 종래에는 1 BIT의 데이터 전송의 경우를 나타냈지만 LCD 화면의 대형화에 따라서 4 BIT, 8 BIT, 12 BIT 등으로 증가하고, 또, 데이터를 전송하는 클록펄스(CP)의 주파수도 3MHz로부터 6MHz, 8MHz로 증가하게 된다.
이에따라서 소비전류도 클록펄스의 주파수와 거의 비례하여 5mA(3MHz), 10mA(6HMz), 13mA(8MHz), 마찬가지로 클록을 받아들이지 않은 상태에 있어서도 2mA(3MHz), 4mA(6MHz), 5mA(8MHz) 또, 데이터의 BIT 수에 따라서도 13mA(1 BIT), 19mA(4 BIT), 27mA(8 BIT), 35mA(12 BIT), 마찬가지로 클록을 받아 들이지 않은 상태에서도 5mA(1 BIT), 11mA(4 BIT), 19mA(8 BIT), 27mA(12 BIT)로 증가하게 된다.
이는, 대화면의 LCD 표시를 위한 구동회로에 있어서의 전력화의 과제이다.
또한, 제1도의 종래회로를 4㎛정도의 C-MOS로써 구성한 경우에는 다음에 설명하는 바와 같은 문제가 있었다.
데이터 생성회로로부터 보내오는 클록펄스(CP)의 주파수가 고주파, 예를 들면, 6MHz 정로로되면, 클록 제어회로(3)의 AND 게이트(14)의 제3입력단자에 입력되는 상기 주파수의 클록펄스(CP)는 AND 게이트(14)를 통하여 쉬프트 클록펄스로서 FF 15, 17~21의 클록입력단자에 전달된다. 여기서, 최후의 쉬프트 데이트(DS)가 래치(30)에 취입될 때라고 하면, 상기 클록펄스(CP)는 이 IC에 입력되는 최후의 클록펄스로서 FF 20의 Q 출력을 H로부터 L레벨로 또, FF 21은 FF 20의 Q 출력의 H레벨을 판독하여 반전 Q 출력으로부터 L 레벨을 출력한다. 이 L레벨이 AND 게이트(14)의 제1입력단자에 전달되므로써 다음에 클록펄스(CP)가 H레벨로 변화하여도, AND 게이트(14)의 출력은 L에 고정되게 되는 것이다. 그러나 4㎛의 C-MOS 프로세스에 있어서, AND 게이트(14)이 제3입력단자로부터 출력단자까지의 지연과, 쉬프트 클록펄스의 배선에 의한 지연(배선과 FF 15, 17~21의 부하 용량에 의한 신호지연)과, FF 21의 클록입력 단자에 대한 반전 Q 출력까지의 지연 및 FF 21의 반전 Q 출력으로부터 AND 게이트(1)의 제1입력단자까지의 배선(배선과 AND 게이트(14)의 부하용량에 의한 신호지연)에 의한 신호 전달 지연시간의 총합은 약 88NS이므로 AND 게이트(14)의 제1입력단자가 L레벨로 되는 약 5NS 전에 AND 게이트(14)의 제3입력단자가 H레벨로 되어버린다(6MHz의 주기는 166 NS이나 듀티 50%의 클록펄스에 있어서 L레벨구간은, 83NS 밖에 있으므로). 그러면, 이 클록펄스(CP)의 H 레벨이 AND 게이트(14)를 통하여 FF 15, 17~21의 클록펄스 입력단자에 전달되어 버리게 된다. 그리고, 5 NS 후에 AND 게이트 14의 제1입력단자에 입력되는 L레벨에 의하여, AND 게이트(14)의 출력은 L레벨로 된다. 이로써, AND 게이트(14)의 출력에는 짧은 기간의 팰퍼스(palpus)와 같은 펄스가 발생하게 된다. 이 팰퍼스 펄스는 FF 15, 17~21의 Q 출력은 모두 L로 되는데 FF 21의 반전 Q 출력은 H 레벨로 되어버린다. 그러면, FF 21의 Q 출력의 H레벨은 다시 AND 게이트(14)의 제1입력단자에 전달되므로, AND 게이트(14)의 제3입력단자의 클록펄스(CP) 입력의 금지가 해제되어, 이후 클록펄스(CP)는 AND 게이트(14)를 통하여 쉬프트 클록으로서 FF 15, 17~21의 클록 입력단자에 전달되어 계속 하게된다. 일단, FF 15, 17~20의 Q 출력은 이 사이 L 레벨이므로, 데이터 래치회로(1)의 데이터 래치 26~30은 쉬프트 데이터(DS)의 취입은 행하지 않고, 래치펄스(LP)가 입력되어서, 데이터 래치회로(1)의 출력이 드라이브 회로(7)를 통하여 출력단자(32~36)에 출력되어도 정상적인 출력이므로, 오동작하고 있는 것 같이는 보이지 않으나 내부에 있어서는 클록펄스(CP)의 입력 금지가 걸리지 않게 된다.
이 상태에 있어서, 예를 들면 동작시의 소비전류가 로직측의 전원을 5V, LCD 드라이브측의 전원을 40V로 했을 때, LCD를 부하로서 접속하지 않은 상태에서, 또, 클록펄스 속도가 3MHz 정도로 약 5mA이고, 클록을 받아들이지 않은 상태에서 약 2mA이었다고 하면, 같은 조건에 있어 클록펄스 속도가 6MHz 정도로 약 10mA이었다고 하면, 클록펄스를 받아들이지 않은 상태에 있어서, 약 4mA로 될 것이라고 추찰(推察)되지만 실제로는 약 10mA로 되어버린다. 이는, 이 IC를 다수 예를 들면 16개 정도 사용하는 대화면의 LCD 표시에 있어, 저소비전력화의 과제로 되어 있었다.
본 발명은 상기 과제들을 해결하기 위하여 구동데이터가 시리얼로 입력되는 데이터 입력단자와, 복수의 래치수단으로써 구성되며 상기 구동데이터를 순차로 래치하여 패러렐로 출력하는 데이터 래치회로와, 상기 래치 수단을 래치가 가능상태로 하는 래치신호를 클록펄스 입력단자에 입력되는 클록펄스에 응답하여 상기 복수의 래치 수단에 순차적으로 출력하며, 또한 상기 복수의 래치 수단으로서의 래치신호 출력의 종료에 있어 종료신호를 출력하는 쉬프트 레지스터와, 상기 데이터 입력단자와 상기 데이터 래치회로의 사이에 상기 종료 신호가 입력된때 상기 구동데이터의 상기 데이터 래치 회로로의 입력을 금지하는 제1게이트 회로를 갖는 것을 특징으로 하는 구동회로이며, 또, 상기 클록펄스 입력단자와 상기 쉬프트 레지스터 사이에 상기 종료 신호가 입력된때 상기 클록펄스의 상기 쉬프트 레지스터의 입력을 금지하는 제2게이트 회로를 형성한 것이다.
또, 케스케이드 접속시에 인에이블 신호를 입력하기 위해 설치된 인에이블 신호 입력단자와, 상기 인에이블 신호를 다음단에 접속되어 있는 구동회로로 출력하기 위하여 설치된 인에이블 신호 출력단자와, 상기 쉬프트 트레지스터로부터 출력되는 소정의 상기 래치 신호에 응답하여 상기 인에이블 신호를 상기 인에이블 신호 출력단으로 출력하는 인에이블 신호 출력회로를 구비하고, 상기 제2게이트 회로는 상기 종료 신호와 함께 상기 인에이블 신호에도 응답하여 상기 클록펄스의 상기 쉬프트 레지스터로의 입력을 금지하도록 한 것이다.
또, 구동데이터가 시리얼로 입력되는 데이터 입력단자와, 복수의 래치수단으로 구성되고, 상기 구동데이터를 순차로 래치하여 패러렐로 출력하는 데이터 래치회로와, 상기 래치 수단을 래치 가능상태로 하는 래치신호를 클록펄스에 응답하여 상기 복수의 래치 수단으로 출력하는 쉬프트 레지스터를 구비하는 드라이버 회로를 복수 케스케이드 접속한 구동회로에 있어서, 상기 복수의 드라이버 회로중 동작하는 소정의 드라이버 회로에 입력되는 인에이블 신호의 인에이블 신호 입력 단자와, 이 인에이블 신호 입력단자에 입력되는 인에이블 신호에 의해서 동작·비동작을 판정하는 판정회로와, 상기 데이터 입력단자와 상기 데이터 래치회로의 사이에 이 판정회로부터의 비동작 판정을 출력에 응답하여 상기 구동데이터의 상기 데이터 래치회로로의 입력을 금지하는 게이트회로를 각각의 상기 드라이버 회로에 형성하였음을 특징으로 한다.
본 발명은 또한 구동데이터가 시리얼로 입력되는 데이터 입력단자와, 복수의 래치수단으로 구성되고 상기 구동데이터를 순차로 래치하여서 페러렐로 출력하는 데이터 래치회로와, 상기 래치수단을 래치 가능상태로 하는 래치 신호를 클록펄스에 응답하여 상기 복수의 래치수단으로 순서에 따라 출력하는 복수의 제1플립플롭과 상기 복수의 래치 수단으로의 래치 신호출력이 종료한 후 종료 신호를 출력하는 제2플립플롭과 상기 복수의 래치수단으로의 래치 신호출력의 종료에 따라서 소정의 상기 제1플립플롭으로부터 출력되는 소정 레벨의 종료펄스 및 상기 제2플립플롭으로부터의 출력신호를 입력으로 하여 논리 연산을 함으로써 이들 종료펄스 및 출력신호에 의한 기간 상기 소정 레벨을 상기 제2플립플롭으로 출력하는 게이트 회로를 갖는 쉬프트 레지스터와, 상기 종료 신호를 입력으로하여 상기 종료 신호에 응답하에 외부로부터 입력되는 상기 클록 펄스나 상기 구동데이터 등의 입력 신호의 상기 쉬프트 레지스터로의 입력이나 상기 데이터 래치회로로의 입력을 금지하는 금지회로를 갖는 것을 특징으로 하는 구동회로를 제공한다.
이상과 같이, 본 발명에 의하면, 케스케이드 접속된 복수의 구동회로 각각에 있어서, 클록펄스(CP)를 받아들이 상태에서, 데이터 입력도 받아들이고, 클록펄스(CP)를 받아들이지 않은 상태에서, 데이터 입력도 받아들이지 않은 상태로 되므로, 동작은 정상으로 향해지며, 그리고 비동작 상태에서는 데이터 래치회로와 쉬프트 레지스터 등이 비동작 상태로 되어, 대표적인 소비전류의 저감화가 가능하게 된다.
본 발명에 의하면, 복수의 래치수단으로의 래치 신호 출력이 종료한 후, 종료신호를 출력하는 제2플립플롭의 입력으로서, 복수의 래치수단으로의 신호출력의 종료에 따라서 소정의 제1플립플롭으로부터 출력되는 소정 레벨의 종료 펄스 및 제2플립플롭으로부터의 출력신호를 입력으로서 논리연산을 함으로써 이들 종료펄스 및 출력신호에 의한 그 소정 레벨을 출력하는 게이트 회로로부터의 출력을 사용하고 있으므로, 입력을 금지할 클록펄스가 지연에 의하여 제2플립플롭의 쉬프트 클록펄스로서 입력되어도 상기 종료펄스 및 제2플립플롭의 출력 신호에 의한 기간은, 제2플립플롭의 데이터 입력이 상기 소정 레벨로 유지되어 있으므로 클록펄스의 입력에 불구하고 소정 레벨의 유지기간, 제2플립플롭 종료 신호를 출력할 수 있으므로, 이 종료신호에 응답하여 외부로부터 입력되는 클록펄스나 구동데이터 등의 입력신호의 쉬프트 레지스터나 데이터 래치회로로의 입력을 확실하게 금지하는 것이 가능하다.
제3도는 본 발명의 실시예를 나타낸 회로도이며, 제4도는 제3도의 회로 각부의 동작 파형도로서, 이하 도면을 사용하여 설명한다.
그리고, 제3도의 회로에 있어서, 제1도와 동일한 부분에는 동일한 부호를 부치고 설명을 생략한다. 그리고, 이하의 설명에 있어 케스케이드 접속의 2단째를 다음단이라 하여 3단째 이후의 각 단을 대표하고, 또 다음단 LCD 드리이버(74)의 회로구성은 초단 LCD 드라이버(37)와 동일하므로 생략한다.
제3도에 있어서, 도시하지 않은 데이터 생성회로로부터 시리얼로 보내오는 데이터(DS)는 초단 LCD 드라이버(37) 및 다음단 LCD 드라이버(74)의 입력단자 T1에 각각 주어진다. 또, 상기 시리얼 데이터(DS)에 동기하여 입력되는 클록펄스(CP)가 각단의 입력단자 T2에 주어짐과 동시에, 상기 시리얼 데이터(DS)를 래치하기 위한 래치펄스(LP)가 각단의 입력단자 T3에 주어진다.
인에이블 신호는 전단의 드라이버 단자 T5로부터 출력되어, 후단 드라이버의 단자 T4에 주어진다. 그리고 초단 LCD 드라이버(37)의 경우에는 전단의 드라이버가 없으므로 인에이블 입력단자 T4는 접지(L 레벨접속)된다.
입력단자 T1에 주어지는 시리얼 데이터(DS)는 데이터 입력제어 회로(50) 내의 2 입력 AND 게이트(A40)의 제1입력단자에 입력된다. AND 게이트(A40)의 출력은 데이터 래치회로(1)내의 복수의 FF(26~30)의 데이터 입력단자에 접속된다. 이들 FF(26`30)는 데이터 플립플롭(D-F/F), 또는 데이터 래치(D-래치)가 사용된다.
한편, 입력단자 T3에 주어진 래치펄스(LP)는 버퍼(A30를 통하여 초단/다음단 판정회로(2), 카운트 회로(8), 인에이블 래치회로(4), 인에이블 신호 출력회로(6), 쉬프트 레지스터(5), 래치부, 드라이버 회로(7)에 각각 공급된다.
쉬프트 레지스터(5)는 FF 15, 17~21에 의해 구성되며, 상기 래치펄스(LP)는 FF 15의 셋 입력단자(S)에 주어짐과 동시에 FF 17~21의 리셋 입력단자(R)에도 주어진다.
이들 FF 15, 17~21은 앞의 FF의 출력단자(Q)로부터 출력된 신호가 다음의 데이터 입력단자(D)에 주어지도록 접속된다. 그리고, 처음의 FF 15의 데이터 입력단자(D)는 접지(L 레벨에 접속) 되어 있다.
이들 FF 15, 16~20의 출력단자(Q)로부터 출력된 신호중 FF 17~20의 Q 출력이 데이터 래치회로(1)를 구성하는 FF 27~30의 래치입력 단자(L)에 주어진다.
또, 쉬프트 레지스터(5)에 있어서의 FF 15의 Q 출력은 AND 게이트(16)의 제1입력 단자에 접속되며 16의 출력은 데이터 래치회로(1)의 FF 26의 래치단자(L)에 입력된다.
또, 입력단자T2에 주어진 클록펄스(CP)는 버퍼(A2)를 통하여 초단 다음단 판정회로(2), 카운트 회로(8), 클록 제어회로(3)에 공급된다.
초단 다음단 판정회로(2)는 FF 9, 10, 11에 의해 구성되며, FF 9의 데이터 입력단자는, VDD(H레벨)에 접속되며, 클록 입력단자는 래치펄스(LP)가 입력되어 있다. Q 출력은, FF 10의 데이터 입력에 접속되며 FF 10의 클록입력 단자에는, 클록펄스(CP)가 입력되고, 리셋 입력단자(R)에는, 래치 펄스(LP)가 입력되며, Q출력은 FF9의 리셋 입력단자(R)와 FF 11의 클록 입력단자에 접속되어 있다. FF 11의 데이터 입력단자에는 인에이블 신호로서 초단의 경우에는 T4입력단자의 L레벨을 인버터(A4)를 통하여 H레벨이 입력된다. 다음단의 경우에는, T4입력단자의 H레벨을 인버터(A4)를 통하여 L레벨이 입력된다. 그리고, FF 11의 Q 출력은 초단시 H, 다음단시 L로 되는 클록 제어신호로 된다. 그리고, IC의 핀이 있는 경우에는, 이 초단 다음단 판정회로를 제거하여, 직접 입력신호로서 H 또는 L을 IC외부로부터 입력할 수도 있다.
또, 카운터회로(8)는 FF 75와 AND 게이트(76)에 의하여 구성되며, FF 75의 반전 Q 출력단자는 D(데이터) 입력단자에 접속됨으로써, T-플립플롭(이하 T-FF라 한다)로서 동작한다. 또한 클록 입력단자에는, 클록펄스(CP)가 입력되어서, 그 네가티브에지에서 동작한다. Q 출력단자는 AND 게이트(76)의 제1입력단자에 접속되며 제1입력단자에는, 클록펄스(CP)가 접속된다. AND 게이트(76)의 출력단자에는 인에이블 래치회로(4)의 FF 12의 클록입력단자에 접속된다. FF 12는 상기 인에이블 신호가 입력된다.
FF 11의 Q 출력은 클록 제어회로(3)의 OR 게이트(13)의 제1입력단자에, FF 12의 Q 출력은 OR 게이트(13)의 제2입력단자에 접속되며, OR 게이트(13)의 출력은 AND 게이트(A41)의 제2입력단자에 접속되고, 제1입력단자에는, 상기 FF 21의 반전 Q 출력이 접속되며, AND 게이트(A41)의 출력은, AND 게이트(42)의 제1입력단자와, 상기 입력데이터 제어회로(50)의 AND 게이트(A40)의 제2입력단자에 접속된다. AND 게이트(A42)의 제2입력단자에는, 클록펄스(CP)가 입력되며, 출력단자는 FF 15~21의 클록입력단자와 AND 게이트(16)의 제2입력단자에 접속된다. 인에이블 출력회로(6)는 2 입력 NOR (22,23)와 인버터(24)에 의해 구성된다. NOR(22)의 제1입력단자에는, 래치펄스(LP)가 입력되며 제2입력단자에는, NOR(23)의 출력이 접속된다. NOR(22)의 출력단자에는 NOR(23)의 제1입력단자와, 인버터(24)를 통하여, 인에이블 출력단자 T5에 접속된다. NOR(23)의 제2입력단자에는 상기 FF 19의 Q 출력단자가 접속된다.
드라이브 회로(래치 단자 있는 드라이브회로) (1)의 입력 단자에는 래치펄스(LP)가 접속되며, 데이터 래치회로(1)의 FF 26~30의 Q 출력으로부터의 입력은 드라이브 회로(1)를 통해 출력단자(32~36)에 접속된다.
다음에, 케스케이드 접속시의 동작에 대하여 제4도의 동작파형도를 사용하여 설명한다.
데이터 생성회로로부터 보내오는 시리얼 데이터신호(DS), 클록펄스(CP), 래치펄스 신호(LP)는 제4도의 파형도에 나타낸 바와 같은 파형으로 되어 있으며, 파형은 연속해 있다.
우선, 초단 다음단 판정회로(2)는 종래와 같이, 래치펄스(LP)가 입력된 후의 클록펄스(CP)의 2클록째의 네가티브에지에서, 인에이블 입력단자의 반전한 레벨을 FF 11이 판독함으로써 실행된다.
이로써 초단은 H레벨을 판독하여, FF 11의 Q 출력으로부터 출력한다. 한편, 인에이블 신호 출력회로(6)의 NOR(22,23)는 R-S·FF을 구성하고 있으며, 상기 래치펄스(LP)에 의해 리셋된다. 이 출력신호가 인버터(24)를 통하여 H레벨로 되어 다음단의 인에이블 신호 입력으로 된다. 따라서, 다음단의 FF 11은, 인버터(A40로부터 반전된 L레벨을 판독하여서 FF 11의 Q 출력으로부터 출력한다. 이에 의해, 초단은 H, 다음단은 L로 판정된다.
초단의 37에 있어서는, FF 11의 Q 출력DL H레벨이므로, OR 게이트(13)의 출력은 H레벨에 고정된다. 다음단 74에 있어서는 FF 11의 Q 출력이 L 레벨이므로 OR 게이트(13)의 출력은, FF 12의 Q 출력에 의해 결정된다.
카운터회로(8)는 래치펄스(LP)에 의해 초기 리셋되며, 이후 입력되는 클록펄스(CP)의 우수개째의 펄스만을 통과시키도록 동작한다. 이 클록의 네가티브에지에서 인에이블 래치회로(4)의 FF 12는 초단(37)의 경우에는 H를 다음단(74)의 경우에는 L을 판독하여서 OR 게이트(13)의 제2입력에 각 레벨을 출력한다. (그리고, 초단의 경우는, 인에이블 입력단자 T4가 L레벨 고정이므로, 이후의 동작은 동일하므로 생략한다.) 따라서, 다음단 OR 게이트(13)의 입력은 2개 모두 L레벨이므로 출력은 L레벨로 되며, 다음단의 AND 게이트(A41)의 출력도 L, AND 게이트(A42)의 출력도 L, AND 게이트(A40)의 출력도 L에 고정된다.
즉, 다음단 74에 있어서는, 클록펄스(CP)와 데이터 입력신호(DS)에 금지가 걸려서 AND 게이트(A40, A42)의 출력이 L레벨에 고정되므로, 스태틱 상태로 유지되며, 소비전류가 쉬프트 레지스터(5)나 데이터 래치회로(1), 데이터 입력제어회로(50), 클록제어회로(3)에 있어 전혀 흐르지 않는다.
한편, 초단 37의 AND 게이트(A41)의 제2입력단자는 H레벨이며, 제1입력단자에 접속되는 FF 21의 반전 Q는, 래치펄스(LP)에 의하여 초기 리셋되어 H레벨로 되어, AND 게이트(A41)의 출력도 H레벨로 된다. 이 AND 게이트(A41)의 H레벨은 AND 게이트(A40)의 제2입력단자와, AND 게이트(A42)의 제1입력단자에 전달되어, 각 AND 게이트(A40, A42)의 입력금지를 해제하며, AND 게이트(A40)는, 제1입력단자에 입력되는 시리얼 데이터 신호를 AND 게이트(A42)는 제2입력단자에 입력되는 클록펄스 신호를 각각 출력한다. 그런데, 초단 37, 다음단 74의 쉬프트 레지스터(5)의 FF 15, 17~21 중, FF 15는 래치펄스(LP)에 의해, 셋되어 Q 출력이 H레벨로 다른 FF 17~21은 리셋되어서 Q 출력이 L레벨로 되어있다.
따라서, AND 게이트(16)의 제1입력단자가 H레벨로 되어, 금지가 해제되며, AND 게이트(A42)의 출력펄스를 통하여 FF 26의 래치 입력단자(L)에 전달한다. (FF26~30이 데이터 래치를 사용한 경우에는 이와같이 FF 26의 래치입력신호가 H로 되는 것을 방지하기 위하여 AND 게이트(16)가 필요하지만 FF 26~30이 데이트 플립플롭을 사용한 경우에는, 클록의 에지에서 데이터를 취입하므로 AND 게이트(16)는 불필요하다). 그러나, 다음단의 경우에는 AND 게이트(A42)의 출력이 L 고정이므로, 데이터 래치회로로의 래치 신호는 금지되어 있다.
초단의 경우에는 AND 게이트(A40, A42) 모두 금지가 해제되어 있으므로, 클록펄스(CP)는 AND 게이트(A42), AND 게이트(16)를 통하여 FF 26의 래치입력 단자에 전달된다. 따라서, 클록펄스(CP)에 동기하여 입력되는 시리얼 데이터(DS)는 AND 게이트(A40)를 통하여, FF 26~30의 데이터 입력에 입력되어 있으므로, 초단 37의 래치펄스(LP)입력 후, 처음 입력되는 클록펄스(CP)에 의하여, FF 26은 시리얼 데이터(DS)를 판독하여서 드라이브회로(7)에 전송한다. 또, 이 클록펄스의 네가티브에지에서 FF 15은 L을 판독하여 Q 출력으로부터 출력하므로, AND 게이트(16)에 금지가 걸리며, 이후 AND 게이트(A42)로부터 출력되는 쉬프트클록 펄스(클록펄스 CP)를 FF 26에 전달하지 않는다. 또한, 이 클록펄스(쉬프트 클록펄스)의 네가티브에지에 의해 FF 17은 D 입력단자의 H레벨을 판독하여 Q 출력으로부터 출력한다.
다음에, 래치펄스(LP)가 입력된 후, 2번째의 클록펄스(CP) 입력은 마찬가지로 AND 게이트(A42)를 통해 쉬프트 레지스터(5)에 전달된다. (이후 이 AND 게이트(A42)의 출력신호를 쉬프트 클록펄스라 한다.) 이 펄스의 네가티브에지에서 FF 17은 L을 판독하여 Q 출력을 L 레벨로 하고, FF 18은 H을 판독하여 Q 출력을 H 레벨로 한다.
따라서 FF 17의 Q 출력의 H 레벨이 전달되어 있던 FF 27은 클록펄스(CP)와 동기하여 입력되어 있는 시리얼 데이터(DS)를 판독하여서 Q 출력에 의해, 드라이브 회로(7)에 전달한다.
이후, 마찬가지로 래치펄스(LP)가 입력된 후, 3번째의 클록펄스(CP) 입력에 의해 FF 28은 FF 18의 Q 출력신호에 의해, 시리얼 데이터(DS)를 판독하여 드라이브 회로(7)에 출력한다.
이들 동작을 계속하여 초단(37)에 보내는 데이터의 최후로부터 3번째의 데이터가 드라이브회로(7)에 전달되었을 때, FF 19의 Q 출력이 H 레벨로 되며, 이 신호에 의해, 인에이블 신호출력회로(6)의 R-S·FF은 셋된다. 이 셋된 H 레벨이 인버터(24)를 통하여 L 레벨로 되어서 출력단자 T5로부터 출력된다.
T5로부터 출력된 인에이블 신호(L레벨)는 다음단 74의 인에이블 신호 입력단자 T4에 입력되어 인버터(A4)를 통하여 FF 11, 12의 데이터 입력단자에 전달된다. 이때, FF 12의 클록 입력단자에 펄스가 입력되는데, 인에이블 신호는 첫째단 37의 AND 게이트(A42), FF 19, NOR 게이트(23,22), 인버터(24)의 지연이 있으며, 이때의 변화를 판독할 수가 없다. 초단 37에 보내는 최후로부터 2번째의 클록펄스(CP)가 입력되면, FF 19의 Q 출력단자는 H 레벨로 되며, FF 20의 Q 출력단자가 H 레벨로 된다. 따라서, 초단 37에 보내는 최후로부터의 2번째의 시리얼 데이터(DS)는 FF 29에 판독되어 드라이브회로(7)에 전달된다.
다음단은, 이때, AND 게이트(76)으로부터 펄스가 출력되지 않으므로 FF 12는 데이터 입력단자의 H 레벨을 판독하지 않으며 AND 게이트(A41)의 제2입력단자는 L 레벨을 유지하며, 시리얼 데이터(DS) 입력과 클록펄스(CP) 입력에 금지가 걸린다.
초단 37에 보내는 최후의 클록펄스(CP)가 입력되면, (FF 26~30로의 래치펄스 출력의 종료에 있어), FF 20의 Q 출력단자가 L 레벨, FF 21의 Q 출력단자가 H 레벨, 반전 Q 출력단자가 L 레벨로 된다. 따라서, 초단 37에 보내는 최후의 시리얼 데이터(DS)는, FF 30에 판독되어서, 드라이브 회로(7)에 전달된다. 그리고, FF 21의 반전 Q 출력의 L 레벨이 AND 게이트(A41)의 제1입력단자에 입력되어, AND 게이트(A41)로부터 AND 게이트(A40)의 제2입력단자와, AND 게이트(A42)의 제1입력단자로 전달되며, AND 게이트(A40과 A42)의 출력을 L 레벨에 고정한다.
즉, 초단 37은 데이터 생성회로로부터 보내오는 초단 분의 데이터 취입입력이 종료하면, 곧 시리얼 데이터(DS) 입력과, 클록펄스(CP)의 입력에 금지가 걸려서, 소비전류가 쉬프트 레지스터(5)나 데이터 래치회로(1), 데이터 입력제어 회로(50), 클록제어회로(3)에 있어서, 전혀 흐르지 않게된다.
한편 다음단 74는, 초단 37의 최후에 입력된 클록펄스(CP)의 네가티브에지에 의해, FF 12는 데이터 입력단자의 H 레벨을 판독하여 Q 출력단자로부터 OR 게이트(13)의 제2입력단자에 출력한다. 이 H 레벨에 의하여 OR 게이트(13)은 출력이 H로 되며, AND 게이트(A41)의 제2입력단자로 출력한다. AND 게이트(A41)의 제1입력단자는 FF 21의 반전 Q 출력이 입력되어 있는데, 이 레벨은 이미 래치펄스(LP)에 의해 초기 리셋되어 H 레벨로 되어 있으며, AND 게이트(A41)의 출력은 H로 된다. AND 게이트(A41)의 H 레벨은 AND 게이트(A40)의 제2입력단자와 AND 게이트(A42)의 제1입력단자에 전달되어, 지금까지의 데이터 입력과 클록펄스(CP)의 입력 금지를 해제한다.
따라서, 초단 74에 전송하는 클록펄스(CP) 종료후의 클록펄스(CP)(다음단에 입력하는 처음의 클록펄스)로부터 (이후 다음단의 제1펄스라 한다.) AND 게이트(A42), AND 게이트(16)를 통해, FF 26의 래치 입력단자에 전달되어, 다음단 74에 보내는 처음의 시리얼 데이터(DS)가 FF 26에 판독되어 드라이브 회로(7)로 전달된다.
또, 다음단의 제1펄스에 의해, FF 15는 L 레벨을 판독하여 Q 출력은 L 레벨로 되며, FF 17은 H 레벨을 판독하여 Q 출력이 H 레벨로 된다.
이후, 데이터 생성회로로부터 보내오는 클록펄스(CP)와 시리얼 데이터(DS)는 다음단 74의 내부에 있어 초단 37과 같이, FF 27~30에 취입되어 간다. 또한, 다음단 74에 전달되는 시리얼 데이터의 최후로부터 3번째의 데이터 전송후, 인에이블 출력회로의 R-S·FF는 셋되어, 인버터(24)를 통하여 L 레벨로 된 인에이블 신호가, 3단째의 드라이브 회로에 전달된다.
또한, 다음단 74의 최후의 시리얼 데이터 전송후, FF 21의 반전 Q 출력이 L 레벨로 되어서, AND 게이트(A41)의 출력이 L 레벨로 되며, 이 L 레벨에 의해, AND 게이트(A40, A42)는 출력이 L 레벨로 고정되어서 시리얼 데이터(DS) 입력과 클록펄스(CP) 입력에 금지가 걸려서 소비전류가 쉬프트 레지스터(5), 데이터 래치회로(1), 데이터 입력회로(50), 클록제어회로(3)에 있어 전혀 흐르지 않게 된다.
이후, 3단째, 4단째--- 등의 다음단도 동일하게 동작하여, 최후의 데이터 전송후, 래치펄스(LP)가 입력되어 모든 드라이버(초단 37, 다음단 74 등)의 드라이브 회로(1)의 래치입력 단자에, 래치펄스(LP)가 입력되며, FF 26~30의 데이터 신호를 래치하며, 출력단자 32~36로 출력하여 하나의 주기를 종료한다.
이상, 설명한 바와 같이 본 발명의 실시예에 의하며 선택되어 데이터 전송 실행중에만 데이터 래치회로(1)과 쉬프트 레지스터(5)가 동작하며, 또 데이터 입력 제어회로(50)와 클록펄스 제어회로(3)의 입력금지가 해제되어서 정상으로 동작하여 비선택으로 데이터 전송입력이 행해지지 않는 동안은 데이터 래치회로(1)과 쉬프트 레지스터(5)가 정지하며, 또 데이터 입력제어 회로(50)와 클록펄스 제어회로(3)의 입력에 그미가 걸려서 출력이 L 레벨 고정으로 된다. 따라서, 로직측의 전원을 5V, LCD 드라이브측의 전원을 40V로 하여 LCD 부하를 접속하지 않은 상태에서, 클록펄스의 주파수가 3MHz 정도에서는 소비전류가 선택시 약 5mA이며, 비선택시 약 1mA로 된다.
만약에 종래의 구동회로를 사용한 IC를 8개 사용한 경우의 시스템 소비전류는 5+2×7=19mA이다. 이에 본 발명을 사용하면 5+1×7=12mA로 되어 약 63%로 저하함을 알 수 있다.
또, 제3도의 구동회로에 있어는 데이터 입력제어 회로(50)의 구성을 AND 게이트(A40)로 구성한 경우를 설명하였는데, OR 게이트를 사용하여도 같은 효과가 얻어진다. 이 예를 제5도에 나타낸다.
제5도는 제3도의 데이터 입력 제어회로(50)와 클록 제어회로(3)의 부분만을 발췌한 것이다. 다른 부분은 제3도와 같으므로, 도면을 생략하고 있다. 제5도의 데이터 입력단자 T1은 데이터 입력제어 회로(50)를 구성하는 OR 게이트(A44)의 제1입력단자에 접속되며, 클록 제어회로(3)의 AND 게이트(A41)의 출력신호는 인버터(43)를 통하여 OR 게이트(A44)의 제2입력단자에 접속되고, OR 게이트(A44)의 출력은 FF 26~36의 데이터 입력단자에 접속된다. 제3도의 동작과 다른점은 선택시, AND 게이트(A42)의 출력은 H 레벨이며, 이 H 레벨은 인버터(A43)을 통하여 L 레벨로 되며, OR 게이트(A44)의 제2입력단자에 접속된다. 따라서, 데이터 입력단자 T1의 신호가 OR 게이트(A44)를 통하여 FF 26~30의 데이터 입력단자에 전달된다.
또, 비선택시, AND 게이트(A42)의 출력은 L 레벨이며, 이 L 레벨은 인버터(A43)을 통하여 H 레벨로 되며, OR 게이트(A44)의 제2입력단자에 접속된다. 따라서 데이터 입력단자 T1신호에 의하지 않고, OR 게이트(A44)의 출력은 H 레벨로 되며, FF 26~30의 데이터 입력단자에 전달된다.
따라서 데이터 입력제어 회로(50)의 비선택시의 레빌이 H 레벨로 되는 것만으로 제3도의 구동회로와 같은 결과가 얻어짐은 명백하다.
다음에 데이터 생성회로로부터 보내오는 시리얼 데이터가 BIT의 경우를 제6도에 나타낸다. 시리얼 데이터가 8 BIT나 12 BIT 등에 있어서도 4 BIT와 같이, 데이터 입력 제어회로내를 구성하는 게이트를 증가 변경하면되므로 설명을 생략한다.
제6도는 제3도의 데이터 입력제어 회로(50), 클록펄스 제어회로(3), 데이터 래치회로(1), 쉬프트 레지스터(5)의 부분만을 발췌한 것이다. 다른 부분은 제3도와 같으므로, 도면을 생략한다. 제6도의 데이터 입력단자 T11, T12, T13, T14는 각각 데이터 입력 제어회로(50)를 구성하는 2 입력 AND 게이트의 A 401, A 402, A 403, A 404의 제1입력단자에 접속되어 클록 제어회로(3)의 AND 게이트(A4)의 출력이 A 401, A 402, A 403, A 404의 제2입력단자에 접속된다. AND 게이트 A 401, A 402, A403, A 404의 출력은 데이터 래치회로(1)의 4 BIT 데이 FF(이후 4 BIT-FF라 한다.) 26a~30a의 데이터 입력단자 D0, D1, D2, D3에 접속되며, 4 BIT - FF 26a~30a의 Q0, Q1, Q2, Q3 출력단자는 드라이브회로(7)에 접속된다. 4 BIT-FF 26a의 래치신호는 쉬프트 레지스터(5)의 AND 게이트(16)의 출력단자, 4 BIT-FF 27a의 래치신호는 FF 17의 Q 출력단자, 4 BIT-FF 29a의 래치신호는 FF 19의 Q 출력단자, 4 BIT-FF 30a의 래치신호는 FF 20의 Q 출력단자가 각각 접속되어 있다. 제3도의 동작과 다른점은 시리얼 데이터(DS)가 D0S, D1S, D2S, D3S의 4 BIT로 됨으로써, 데이터 입력제어 회로(50)를 구성하고 있는 2 입력 AND 게이트가 입력 BIT 수와 동수인 4개로 증가하며(A401, A402, A403, A404) 또, 쉬프트 레지스터(5)에 의해 출력되는 래치신호에 의하여 입력데이터 제어회로의 출력신호를 판독하는 FF 26~30이, 1 BIT의 데이터를 판독하는 데이터 래치로부터 4 BIT의 데이터를 판독하는 데이터 래치로 되어있는 점이다.
이로써 제3도와 같은 클록펄스(CP)의 주파수에 의해 전송되는 데이터가 4배로 되어, 1 BIT 시리얼에 비하여 4 BIT 시리얼에서는 4배의 면적의 LCD 표시화면을 구동할 수가 있다. 뿐만 아니라 비선택상태에 있어 동작하고 있는 부분을 제3도의 경우와 같은 부분만이며, 기타는 전혀 동작하고 있지 않으므로 소비전류적으로는 1 BIT 시와 전혀 변화가 없다.
따라서, 로직부를 5V, LCD 드라이브부를 40V로 하고 LCD 부하를 접속하지 않은 상태에서 클록펄스의 주파수가 3MHz에서는 선택시 약 7.25mA이며, 비선택시 약 1mA로 감소한다.(종래는 선택시 약 7.25mA, 비선택시 약 4.25mA) 만약에 종래의 구동회로를 사용한 IC를 8개 사용한 경우의 시스템 소비전류는 7.25+4.25×7=37mA이며, 본 발명을 사용하면, 7.25+1×7=14.25mA로 되어, 약 38.5%를 저하하게 된다.
마찬가지로 8 BIT 시리얼 데이터, 12 BIT 시리얼 데이터에 있어서도 저소비 전류로 되어 다음표와 같이 된다.
따라서, 본 발명은 LCD 등의 대화면화에 따라서, 데이터 전송의 클록펄스(CP)의 고속화나, 시리얼 데이터의 다(多) BIT화에 있어서, 시리얼 데이터 입력부에 데이터 입력제어 회로를 구비하고, 클록펄스를 제어하는 클록펄스 제어회로와 함께 데이터 입력도 제어하여 선택시만 데이터 입력과 클록펄스 입력의 금지를 해제하여 데이터 래치회로나 쉬프트 레지스터가 동작하여 비선택시에는 클록펄스 입력에 금지를 걸어서 데이터 래치회로나 쉬프트 레지스터의 동작을 정지할 뿐 아니라 데이터 입력에도 금지를 걸어서 내부의 데이터 배선의 논리 레벨을 고정하여 데이터 입력버퍼의 동작 소비전류와 배선 용량이나, 데이터 래치회로의 입력 용량의 충방전류도 정지하도록 하였으므로, 시스템 전체의 대폭적인 저소비 전류화를 행할 수 가 있다.
다음은 본 발명의 제4실시예를 도면 제7도와 제8도를 참조하여 설명한다.
제7도의 회로에 있어서, 제1도와 같은 부분에는 같은 부호를 부치고 설명을 생략하다. 또, 다음단 LCD 드라이버(74)의 회로 구성은 초단 LCD 드라이버(37)와 같으므로 생략한다.
제7도에 있어서 도시하지 않은 데이터 생성회로로부터 시리얼로 보내오는 시리얼 데이터(DS)는 초단 LCD 드라이버(37) 및 다음단 LCD 드라이버(74)의 입력단자 T에 각각 주어진다. 또, 상기 시리얼 데이터(DS)에 동기하여서 입력되는 클록펄스(CP)가 각단의 입력단자 T에 주어짐과 동시에 상기 시리얼 데이터(DS)를 래치하기 위한 래치펄스(LP)가 각 단의 입력단자 T에 주어진다. 인에이블 신호는 전단의 드라이버 단자 T로부터 출력되어 후단 드라이버의 단자 T에 주어진다. 그리고 초단 LCD 드라이버(37)의 경우, 전단의 드라이버가 없으므로, 인에이블 입력단자 T는 접지(L 레벨에 접속)된다. 입력단자 T에 주어지는 시리얼 데이터(DS)는 버퍼(A1)를 통하여 데이터 래치회로(1)내의 래치수단으로서의 복수의 FF 26~30의 데이터 입력단자에 접속된다. 이들 FF 26~30은, 데이터 FF나 또는 데이터 래치가 사용된다. 한편, 입력단자 T에 주어진 래치펄스(LP)는 버퍼(A3)를 통하여 초단/다음단 판정회로(2), 인에이블 래치회로(4), 쉬프트 레지스터(5), 인에이블 신호 출력회로(6), 래치단자있는 드라이브회로(7), 카운트회로(8)에 각각 공급된다.
쉬프트 레지스터(5)는, FF 15, 17~21에 의해 구성되며, 상기 래치펄스(LP)는 FF 15의 셋 입력단자(S)에 주어짐과 동시에 FF 17~21의 리셋 입력단자(R)에도 주어진다. 이들 FF 15, 17~20은 앞의 FF의 출력단자 Q로부터 출력된 신호가 다음의 FF의 데이터 입력단자(D)에 주어지도록 접속된다. 또, FF 20의 Q 출력은 FF 26~30로의 래치 신호 출력의 종료에 따라서 출력되는 소정 레벨의 종료펄스를 출력하여, 게이트 회로(60)를 구성하는 OR 게이트(40)의 제1입력단자와 접속되어 있다. OR 게이트(40)의 제2입력단자는 FF 21의 Q 출력단자와 접속되어 있으며, OR 게이트(40)의 출력단자는 FF 21의 데이터 입력단자(D)에 접속되어 있다. 그리고, 처음의 FF 15의 데이터 입력단자(D)는 접지(L 레벨에 접속) 되어있다. 이들 FF 15, 17~20의 출력단자 Q로부터 출력된 신호중, FF 17~20의 Q 출력이 데이터 래치회로(1)를 구성하는 FF 27~30의 래치 입력단자(L)에 주어진다.
또, 쉬프트 레지스터(5)에 있어서의 FF 15의 Q 출력은 AND 게이트(16)의 제1입력단자에 접속되며, 출력은 데이터 래치회로(1)의 FF 26의 래치입력단자(L)에 입력된다.
또, 입력단자 T에 주어진 클록펄스(CP)는 버퍼(A2)를 통하여 초단/다음단 판정회로(2), 카운터 회로(8), 클록 제어회로(3)에 공급된다. 초단/다음단 판정회로(2)는, FF 9, 10, 11에 의하여 구성되며, FF 9의 데이터 입력단자(D)는 V(H레벨)에 접속되며, 클록 입력단자는 래치펄스(LP)가 입력되어 있다. FF 9의 Q 출력은 FF 10의 데이터 입력단자(D)에 접속되고, FF 10의 클록 입력단자에는 클록펄스(CP)가 입력되며, 리셋 입력단자(R)에는 래치펄스(LP)가 입력되고, Q 출력은 FF 9의 리셋 입력단자(R)와 FF 11의 클록 입력단자에 접속되어 있다. FF 11의 데이터 입력단자는 인에이블 신호(초단의 경우, T입력단자의 L레벨을 인버터(A4)를 통하여 H 레벨, 다음단의 경우에는 T입력단자의 H 레벨을 인버터(A4)를 통하여 L 레벨)이 입력된다. 그리고, FF 11의 Q 출력은 초단시 H, 다음단시 L로 되는 클록 제어신호로 된다. 또, IC의 핀이 갖는 경우에는 이 초단/다음단 판정회로를 제거하여 직접 입력신호로서, M 또는 C 레벨을 IC 외부로부터 입력할 수도 있다.
또, 카운터 회로(8)는 FF 75와 AND 게이트(76)에 의해 구성되며, FF 75의 반전 Q 출력단자는 데이터 입력단자(D)에 접속됨으로써 T-FF로서 동작한다. 또한, FF75의 클록입력 단자에는 클록펄스(CP)가 입력되어 이 클록이 H 레벨로부터 L레벨로 강하한 점(네가티브에지)에서 동작한다. FF 75의 Q 출력단자는 AND 게이트(76)의 제1입력단자에 접속되며, AND 게이트(76)의 제2입력단자에는 클록펄스(CP)가 접속되어 있다. AND 게이트(76)이 출력단자는 인에이블 래치회로(4)의 FF 12의 클록 입력단자에 접속되어 있다. (그리고, FF 75와 AND 게이트(76)는 FF 12의 클록 입력단자에 클록펄스(CP)를 접속하므로 생략할 수 있다.) FF 11의 Q 출력은 클록 제어회로(3)의 OR 게이트(13)의 제1입력단자에, FF 12의 Q 출력은 OR 게이트(13)의 제2입력단자에 접속되며, OR 게이트(13)의 출력단자는 AND 게이트(14)의 제2입력단자에 접속된다. AND 게이트(14)의 제1입력단자에는 FF 21의 반전 Q 출력이 접속되며, 제3입력단자에는 클록펄스(CP)가 입력된다. AND 게이트(14)의 출력단자는 FF 15, 17~21의 클록 입력단자 및 AND 게이트(16)의 제2입력단자에 접속된다. 인에이블 출력회로(6)는 2 입력 NOR 게이트(16)의 제2입력단자에 접속된다. 인에이블 출력회로(6)는 2 입력 NOR 게이트(22,23)와 인버터(24)에 의하여 구성된다. NOR 게이트(22)의 제1입력단자에는 래치펄스(LP)가 입력되며, 제2입력단자는 NOR 게이트(23)의 출력단자와 접속된다. NOR 게이트(22)의 출력단자는 NOR 게이트(23)의 제1입력단자와 인버터(24)를 통하여 인에이블 출력단자 T5에 접속된다. NOR 게이트(23)의 제2입력단자에는 전기 FF 19의 Q 출력단자가 접속된다. (그러나, 전기 플립플롭(75)과 AND 게이트(76)를 생략한 경우에는 NOR 게이트(23)의 제2입력단자에는 FF 20의 출력단자를 접속할 필요가 있다.)래치 단자있는 드라이브 회로(7)의 L 입력단자에는 래치펄스(LP)가 접속되며, 데이터 래치회로(1)의 FF 26~30의 Q 출력으로부터의 입력은 드라이브 회로(7)를 통하여 출력단자(32~36)에 접속된다.
다음에, 케스케이드 접속시의 동작에 대하여 제8도의 동작 파형도를 사용하여 설명한다.
데이터 생성회로로부터 보내오는 시리얼 데이터 신호(DS), 클록펄스(CP), 래치펄스 신호(LP)는, 제8도의 파형도에 나타낸 바와 같은 파형으로 되어 있으며, 파형은 연속해 있다.
먼저, 초단/다음단 판정회로(2)는 종래와 같이 래치펄스(LP)가 입력된 후의 클록펄스(CP)의 2 클록째의 네가티브에지에서 인에이블 입력단자의 반전한 레벨을 FF 11이 판독하여 Q 출력으로부터 출력함으로써 실행된다. 이로써 초단은 H 레벨을 판독하여서 FF 11의 Q 출력으로부터 출력한다. 한편, 인에이블 신호 출력회로(6)의 NOR 게이트(22,23)는 S-R·FF을 구성해 있으며, 상기 래치펄스(LP)에 의하여 리셋된다. 이 출력신호가 인버터(24)를 통하여 H 레벨로 되며, 다음단의 인에이블 신호입력으로 된다. 따라서, 다음단의 FF 11은 입너터(A4)에 의하여 반전된 L 레벨을 판독하여서 FF 11의 Q 출력으로부터 출력한다. 이로써, 초단은 H, 다음단은 L로 판정된다.
초단의 37에 있어서, FF 11의 Q 출력이 H 레벨이므로, OR 게이트(13)의 출력은 H레벨에 고정된다. 다음단 74에 있어서는 FF 11의 Q 출력이 L 레벨이므로, OR 게이트(13)의 출력은, FF 12의 Q 출력에 의해 결정된다. 카운터 회로(8)는 래치펄스(LP)에 의해 초기 리셋되며, 이후, 입력되는 클록펄스(CP)의 펄스(CP)의 우수개째의 펄스만을 통과시키도록 동작한다. 이 클록의 네가티브에서 인에이블 래치회로(4)의 FF 12는 초단 12는 초단 37의 경우에는 H 레벨을, 다음단 74의 경우에는 L 레벨을 판독하여 OR 게이트(13)의 제2입력에 각 레벨을 출력한다. (그리고, 초단의 경우에는 인에이블 입력단자 T가 L 레벨 고정이므로 이후의 동작은 동일하므로 생략한다.) 따라서, 다음단의 OR 게이트(13)의 입력은 2개 모두 L 레벨이므로 출력은 L 레벨로 되며, 다음단의 AND 게이트(14)의 출력도 L 레벨로 고정된다. 즉 다음단 74에 있어는 클록펄스(CP)의 입력에 금지가 걸려서 AND 게이트(14)의 출력이 L 레벨로 고정되므로, 스태틱 상태로 유지되어 소비전류가 쉬프트 레지스터(5)와 클록 제어회로(3)에 있어 전혀 흐르지 않는다.
한편, 초단(37)의 AND 게이트(14)의 제2입력단자는 H 레벨이며, 제1입력단자에 접속되는 FF 21의 반전 Q 출력은 래치펄스(LP)에 의해 초기 리셋되어서 H 레벨로 되어 있으며, AND 게이트(14)의 출력은 제3입력단자에 입력되는 클록펄스 신호(CP)를 출력하여 이제까지의 클록펄스(CP)의 입력금지를 해제한다.
그런데 초단(37), 다음단(74)의 쉬프트 레지스터(5)의 FF 15, 17~21 중, FF 15는 래치펄스(LP)에 의해 리셋되어 Q 출력이 H 레벨로 되며, 다른 FF 17~21은 리셋되어 Q 출력이 L 레벨로 되어있다. 여기서 게이트 회로(60)를 구성하는 OR 게이트(40)의 2 입력은 모두 L 레벨이므로 OR 게이트(40)는 L 레벨(제1레벨)을 FF 21의 데이터 입력단자에 출력한다. 따라서, 초단의 AND 게이트(16)의 제1입력단자가 H 레벨로 되어 금지가 해제되면, AND 게이트(14)의 출력펄스(쉬프트클록)를 통하여 래치신호는 FF 26의 래치 입력단자(L)에 전달된다(FF 26~30이 데이터 래치를 사용한 경우에는 이와 같이 FF 26의 래치입력 신호가 H로 됨을 방지하기 위하여, AND 게이트(16)가 필요하지만, FF 26~30에 데이터 FF을 사용한 경우에는 클록의 에지에서 데이터의 취입을 행하므로 AND 게이트(16)는 불필요하다). 그러나, 다음단의 경우에는 AND 게이트(14)의 출력이 L 고정이므로, 데이터 래치회로(1)에의 래치 신호는 금지되어 있다.
초단의 경우에는 AND 게이트(14)의 클록펄스(CP)의 금지는 해제되어 있으므로 클록펄스(CP)는 AND 게이트(14), AND 게이트(16)를 통하여 FF 26의 래치입력단자에 전달된다. 따라서 클록펄스(CP)에 동기하여 입력되는 시리얼 데이터(DS)가 버퍼(A1)를 통하여 FF 26~30의 데이터 입력(D)에 입력되어 있으므로 초단 37의 래치펄스(LP) 입력후, 처음에 입력되는 클록펄스(CP)에 의해, FF 26은 시리얼 데이터(DS)를 판독하여서 드라이브 회로(7)에 전송한다. 또, 이 클록펄스(CP)의 네가티브에지에서, FF 15는 L을 판독하여서 Q 출력하므로 AND 게이트(16)에 금지가 걸려서, 이후 AND 게이트(14)로부터 출력되는 쉬프트 클록펄스(이후, 이 AND 게이트(14)의 출력 신호를 쉬프트 클록펄스라 한다.)를 FF 26에 전달하지 않는다. 또한 이 쉬프트 클록펄스의 네가티브에지에 의해 FF 17은 D 입력단자의 H 레벨을 판독하여 Q 출력으로부터 출력한다. 다음에 래치펄스(LP)가 입력된 후, 2번째의 클록펄스(CP) 입력은 마찬가지로 AND 게이트(14)를 통하여 쉬프트 레지스터에 전달된다. 이 쉬프트 레지스터 펄스의 네가티브에서 FF 17은 L을 판독하여 Q 출력을 L 레벨로 하고, FF 18은 H 레벨을 판독하여 Q 출력을 H 레벨로 한다. 따라서 FF 17의 Q 출력의 H 레벨이 전달되고 있던 FF 27은 클록펄스(CP)아 동기하여 입력되어 있는 시리얼 데이터(DS)를 판독하여서 Q 출력으로부터 드라이브회로(7)에 전달한다.
이후, 마찬가지로 래치펄스(LP)가 입력된 후 3번째의 클록펄스(CP) 입력에 의해 FF 28은 FF 18의 Q 출력 신호에 의해 시리얼 데이터(DS)를 판독하여서 드라이브 회로(7)에 출력한다. 이들 동작을 계속하여 초단 37에 보내는 데이터의 최후로부터 3번째의 데이터가 드라이브 회로(7)에 전달된 때 FF 19의 Q 출력이 H레벨로 되며, 이 신호에 의하여 인에이블 신호 출력회로(6)의 S-R·FF는 셋된다. 이 셋된 H 레벨이 인버터(24)를 통하여 L 레벨로 되어서, 출력단자 T로부터 출력된다. T로부터 출력된 인에이블 신호(L 레벨)는 다음단 74의 인에이블 신호 입력단자 T에 입력되며, 인버터(A4)를 통하여 FF 11, 12의 D 입력단자에 전달된다. 이때, FF 12의 클록 입력단자에 펄스가 입력되지만, 인에이블 신호는 초단 37의 AND 게이트(14), FF 19, NOR 게이트(22,23) 인버터(24)의 지연이 있으므로 이때의 변화를 판독할 수가 없다.
초단 37에 보내는 최후로부터 2번째의 클록펄스가 입력되면, FF 19의 Q 출력단자는 L 레벨로 되며, FF 20의 Q 출력단자가 H 레벨로 된다. 따라서, 초단 37에 보내는 최후로부터 2번째의 시리얼 데이터(DS)는 FF 29에 판독되어서 드라이브 회로(7)에 전달된다. FF 20의 Q 출력의 H 레벨은 FF 30의 L 입력단자에 보내질 뿐만 아니라, 종료펄스로서 OR 게이트(40)의 제2입력단자에도 전달된다. OR 게이트(40)는 제2입력단자에 입력된 H 레벨에 의해 FF 21의 데이터 입력단자에 H 레벨(제2레벨)을 출력한다. 한편, 다음단은 이때 AND 게이트(76)으로부터 펄스가 출력되지 않으므로 FF 12는 데이터 입력단자의 H 레벨을 판독하지 못하며, AND 게이트(14)의 제2입력단자는 L 레벨을 유지하여, 클록펄스(CP)의 입력에 금지가 걸린다. 초단 37에 보내는 최후의 클록펄스(CP)가 입력되면 FF 20의 Q 출력단자가 L 레벨로 되며 초단에 보내는 최후의 시리얼 데이터(DS)는 FF 30에 래치되어 드라이브 회로(7)에 출력된다. 또, 게이트 회로(60)을 구성하는 OR 게이트(40)의 제2입력단자도 L 레벨로 되는데, FF 21의 Q 출력은 H 레벨로 되므로 이것이 OR 게이트(40)의 제1입력단자에 입력됨으로써 OR 게이트(40)의 출력 즉, FF 21의 D 입력단자는 H 레벨을 유지하게 된다. 한편, 이 FF 21의 종료신호로서의 반전 Q 출력(제1클록제어신호)은 L 레벨로 되며, AND 게이트(14)의 제1입력단자에 입력되어서 AND 게이트(14)의 출력을 L 레벨에 고정한다. 즉, 초단 37은 데이터 생성회로로부터 보내오는 초단분의 데이터 취입 입력이 종료하면 곧 클록펄스(CP)의 입력에 금지가 걸리므로 소비전류가 쉬프트 레지스터(5)나 클록 제어회로(3)에 있어 전혀 흐르지 않게 할 수가 있게 된다. 또, FF 21의 Q 출력이 H 레벨로 되면 OR 게이트(40)에 의해 FF 21의 D 입력단자는 H 레벨에 유지되는데 FF 21의 반전 Q 출력의 H 레벨로부터 L 레벨로 되는 변화가 전달 지연으로 초단 37에 입력되는 최후의 클록펄스의 다음의 클록펄스(CP)의 상승보다 지연되어서 AND 게이트(14)의 제1입력단자에 전달되면, AND 게이트(14)의 출력에 초단에 있어서, 본래 최후의 쉬프트 클록펄스(CP) 후에 펄스가 발생해 버린다. 그러나, FF 21은 D 입력단자의 H 레벨을 판독하므로, OR 게이트(40)의 2 입력의 어느 하나가 H 레벨인 기간은 항상 FF 21의 종료신호로서의 반전 Q 출력은 L 레벨에 의해 유지되며 H 레벨로 되돌아오는 일은 없다. 따라서, 확실하게 AND 게이트(14)의 제1입력단자는 L 레벨로 되어, 클록펄스(CP)의 입력에 금지를 거는 일이 없다.
한편, 다음단 74은 초단 37의 최후에 입력된 클록펄스(CP)의 네가티브에 의해 FF 12는 데이터 입력단자(D)의 H 레벨을 판독하여서 Q 출력단자로부터 OR 게이트(13)의 제2입력단자에 출력한다. 이 H 레벨에 의해 OR 게이트(13)는 출력이 H로 되어 AND 게이트(14)의 제2입력단자에 출력한다. AND 게이트(14)의 제1입력단자는 FF 21의 반전 Q 출력이 입력되어 있는데, 이 레벨은 이미 래치펄스(LP)에 의해 초기 리셋되어서 H 레벨로 되어 있으므로, AND 게이트(14)는, 제3입력단자에 입력되는 클록펄스(CP)의 입력금지를 해제한다. 따라서 초단 37에 전송하는 클록펄스(CP)의 입력금지를 해제한다. 따라서 초단 37에 전송하는 클록펄스(CP) 종료후의 다음단에 입력하는 제1클록펄스(CP)로부터 AND 게이트(14), AND 게이트(16)을 통해, FF 26의 래치입력단자에 전달되며, 다음단 74에 보내는 처음의 시리얼 데이터(DS)가 FF 26에 판독되어서 드라이브 회로(7)에 전달된다. 또, 다음단의 제1클록펄스에 의하여 FF 15는 L 레벨을 판독하여 출력은 L 레벨로 되며, FF 17은 H 레벨을 판독하여 Q 출력이 H 레벨로 된다.
이후, 데이터 생성회로로부터 보내오는 클록펄스(CP)와 시리얼 데이터(DS)는 다음단 74의 내부에 있어서 초단 37과 같이 FF 27~30에 취입되어 간다. 또한 다음단 74에 전달되는 시리얼 데이터의 최후로부터 3번째의 데이터 전송후 인에이블 출력회로(6)의 NOR 게이트(22,23)에 의해 구성되는 S-R·FF은 셋되며, 인버터(24)를 통해 L 레벨로 된 인에이블 신호가 3번째의 드라이브 회로에 전달된다. 또한, 다음단 74의 최후의 시리얼 데이터 전송후 FF 21의 Q 출력이 H 레벨로 되면 초단 37과 같이 게이트회로(60)의 OR 게이트(40)를 통해 FF 21의 D 입력단자에 H 레벨이 전달된다.
한편, FF 21의 반전 Q 출력의 L 레벨은 AND 게이트(14)의 제1입력단자에 전달되는데, 이 L 레벨이 다음단 74의 최후 클록펄스의 다음의 클록펄스(CP)의 상승보다도 지연되면 AND 게이트(14)의 출력에 다음단에 있어서의 본래 최후의 쉬프트 펄스 후에 펄스가 발생해버린다. 그러나 플립플롭(21)은 D 입력단자의 H 레벨을 판독하여 반전 Q 출력을 L 레벨에 유지하므로 확실하게 AND 게이트(14)의 제1입력단자는 L 레벨로 되어 클록펄스(CP)의 입력에 금지를 거는 일이 없다. 따라서 소비전류가 쉬프트 레지스터(5), 클록 제어회로(3)에 있어 전혀 흐르지 않게할 수가 있다.
이후, 3단째, 4단째--- 등의 다음단도 마찬가지로 동작하며, 최후의 시리얼 데이터(DS) 전송후, 모든 드라이버(초단 37, 다음단 74 등)의 드라이브 회로(1)의 래치입력단자에 래치펄스(LP)가 입력되며, FF 26~30의 데이터 신호를 래치하고, 출력단자 32~36에 출력하여 하나의 주기를 종료한다.
이하, 전달 지연시간과 클록펄스(CP)가 확실하게 금지된 사실관계에 대하여 제9도(a) 및 (b)를 사용하여 상술한다. 그리고, 제7도에 있어서의 OR 게이트(13)의 출력, 즉 AND 게이트(14)의 제2입력단자의 레벨이 H로 된 후의 동작은 초단 37, 다음단 74 모두 같으므로 초단 다음단의 구별을 하지 않고, 클록펄스(CP)의 입력금지에 관하여 동작을 설명한다.
제9도(a) 및 (b)는 각가 1 구동회로에 입력되는 최후의 클록펄스(CP)가 강하한 후의 동작을 클록펄스(CP)가 6MHz 및 12MHz 인 경우에 대하여 나타내고 있다.
먼저, 클록펄스(CP)가 6MHz인 경우, 제9도(a)에 나타낸 바와 같이, 래치펄스(LP)에 의해 FF 21은 초기 리셋되어 있으므로 Q 출력에 L 레벨, 반전 Q 출력에 H 레벨이 출력되어 있다. 이 반전 Q 출력의 H 레벨이 AND 게이트(14)의 제1입력단자에 입력되며, 또 AND 게이트(14)의 제2입력단자에는 상술한 바와 같이 이미 H 레벨로 되어 있으므로 AND 게이트(14)의 출력은 AND 게이트(14)의 제3입력이 출력된다.
예를 들면 여기서, 최후의 시리얼 데이터(DS)가 데이터 래치(30)에 취입되기 직전이라고 하면, FF 20의 D 입력은 L 레벨 Q 출력은 H 레벨로 되어 있다. 이 H 레벨이 게이트 회로(60)를 구성하는 OR 게이트(40)의 제2입력단자에 입력됨으로써 FF 21의 D 입력은 H레벨로 되어있다.
이 상태에서 최후의 클록펄스(CP)가 입력되면 FF 20의 Q 출력은 L 레벨을 출력하며, 또 FF 21의 Q 출력은 H 레벨을 반전 Q 출력은 L 레벨을 출력한다. FF 21의 Q 출력의 H 레벨은 OR 게이트(40)의 제1입력단자에 입력되는 것에 의해 FF 21의 D 입력 단자에는 H 레벨이 입력되므로, F 20의 Q 출력이 L 레벨로 되어도 FF 21의 D 입력단자는 H 레벨이 유지된다. 이 FF 21의 반전 Q 출력의 L 레벨은 AND 게이트(14)의 제1입력단자에 전달된다. 그러나, AND 게이트(14)의 제3입력단자로부터 출력단자까지와, 쉬프트 클록펄스의 배선(배선과 FF 15, 17~21의 부하 용량에 의한 신호의 지연)과, 플립플롭 21의 클록 입력단자에 대한 반전 Q 출력 및 FF 21의 Q 출력으로부터 AND 게이트(14)의 제1입력단자까지의 배선(배선과 AND 게이트(14)의 부하 용량에 의한 신호의 지연)에 의한 신호 전달지연 시간의 총합은 약 80ns이므로, AND 게이트(14)의 제1입력단자가 L 레벨에 고정되는 약 5ns 전에 AND 게이트(14)의 제3입력단자가 H 레벨로 되어버린다. (6MHz의 주기는 약 166.7ns인데, 듀티 50%의 클록펄스에 있어, L 레벨의 구간은 83ns이므로) 그렇게 되면, 이 클록펄스(CP)의 H 레벨이 AND 게이트(14)를 통하여, FF 15, 17~21의 클록펄스 입력단자에 전달되어 버리게 된다. 그리고, AND 게이트(14)의 출력이 H로 되어있으므로 5ns 후에 AND 게이트(14)의 제1입력단자에 입력되는 L 레벨에 의하여, AND 게이트(14)의 출력은 L 레벨로 된다.
이상의 설명에 의해 알 수 있는 바와 같이 AND 게이트(14)의 출력에는 5NS 폭의 팰퍼스(palpus)와 같은 펄스가 발생하게 된다. 이 팰퍼스와 같은 펄스는 FF 15, 17~21의 클록 입력 단자에 입력되지만, FF 15, 17~20의 D 입력은 모두 L 레벨이므로, 예를들면 FF 15, 17~20이 D 입력단자의 레벨을 판독하였다고 하여도 Q 출력은 모두 L 레벨 그대로이다. 또, FF 21의 D 입력에는 상기한 바와 같이, FF 21의 Q 출력의 H 레벨이 OR 게이트(40)을 통하여 전달되고 있으므로, 예를 들면 FF 21이 D 입력단자의 레벨을 판독하였다고 하여도 Q 출력은 H, 반전 Q 출력은 L대로이다. 따라서, 이 구동회로에 입력되는 클록펄스의 주파수가 6MHz 정도까지 빨라져도 FF 15, 17~21은 정상으로 동작하여 데이터 래치회로(1)의 FF 26~30은 정상의 값(레벨)을 유지한다. 이것이 드라이브 회로(7)를 통하여 출력 32~36에 출력되므로 출력데이터는 정상의 값이 얻어진다. 또, FF 21의 반전 Q 출력도 L 레벨대로 변화하지 않으므로 제1클록 입력제어신호에 의하여, 케스케이드 접속된 구동회로에 대하여 다음에 래치펄스(LP)가 입력될 때까지 AND 게이트(14)의 출력은 확실하게 L 레벨에 고정되어 클록펄스(CP) 입력에 금지가 걸린다. 이 상태에 있어, 예를 들면, 동작시의 소비 전류가 로직측의 전원을 5V, LCD 드라이브측의 전원을 40V로 했을 때, LCD를 부하로 하여 접속하지 않은 상태에서 또 클록펄스의 주파수가 약 3MHz에서 클록펄스를 받아들이는 상태(제1클록 입력 제어신호의 L 레벨에 의하여 AND 게이트(14)의 클록펄스가 금지되지 않은 상태)에서 약 5mA이며, 클록펄스를 받아들이지 않은 상태(클록펄스가 금지된 상태)에서 약 2mA이었다고 하면, 이와같은 조건으로 클록펄스의 주파수가 약 6MHz로 되면 클록펄스를 받아들이는 상태(클록펄스가 금지되지 않은 상태)에 있어, 전술한 바와 같이 약 10mA로 되며, 클록펄스를 받아들이지 않은 상태(클록펄스가 금지되는 상태)에서 약 4mA로 되어서, 저소비 전류화가 가능하게 된다.
다음에 클록펄스의 주파수가 12MHz 정도로 된 경우에 대하여 제9도 (b)를 사용하여 설명한다. 이 경우, 1 구동회로에 입력되는 최후의 클록펄스의 입력이 AND 게이트(14)의 제3입력 단자에 입력되고 나서, 약 88ns 후에 AND 게이트(14)의 제1입력단자에 L 레벨이 전달되는 동작은 클록펄스의 주파수가 약 6MHz의 경우와 같다. 그러나, 12MHz의 주기는 약 83ns이므로, 클록펄스(CP)의 L 레벨의 구간은 약 42ns로 되므로, FF 21의 반전 Q 출력(L 레벨)에 의해 AND 게이트(14)의 출력이 L 레벨에 고정되기 전에, AND 게이트(14)의 출력은 그 구동회로에 입력되는 최후의 클록펄스(CP)의 출력후에 또한 약 42ns 폭의 펄스가 하나 출력된다. 그러나, 이 경우에도 클록펄스의 주파수가 약 6MHz의 경우와 같이 FF 21의 D 입력에는 FF 21의 Q 출력의 H 레벨이 OR 게이트(40)를 통하여 전달되고 있으므로, 예를 들면 FF 21이 D 입력단자의 레벨을 판독하여도, Q 출력은 H, 반전 Q 출력은 L 그대로이다. 따라서, 클록펄스가 12MHz 정도까지 빨라져도 FF 15, 17~21은 정상으로 동작하며, AND 게이트(14)의 출력은 확실하게 L 레벨에 고정되며, 클록펄스(CP) 입력에 금지가 걸린다. 이 경우에 있어서는 클록펄스가 약 6MHz의 경우와 같은 조건에서 클록펄스의 주파수만이 12MHz로 되었다고 하면, 클록펄스를 받아들이는 상태에서 약 20mA의 소비전류로 되며, 클록펄스를 받아들이지 않는 상태에 있어, 약 8mA로 되어서, 저소비 전류화가 가능하게 된다.
이상의 설명에 의하여 명백한 바와 같이 최후의 클록펄스(CP)가 입력된 후 FF 21의 반전 Q 출력에 의한 클록펄스의 입력 금지가 지연되어서, 다수(예를 들면 2펄스 이상)의 펄스가 FF 15, 17~21에 입력되어도 정상으로 동작하여 AND 게이트(14)의 출력은 확실하게 L 레벨로 고정되어 클록펄스(CP) 입력에 금지가 걸리는 것은 명백하며, 제7도에 나타낸 회로의 제1클록 제어신호의 타이밍에서는 구동회로의 최고 동작 주파수가 결정되지 않으며, 다른 요인(예를 들면, 쉬프트 레지스터(5)를 구성하는 FF 15, 17~21)에 의해 결정되는 최고 도작 주파수까지 주파수를 높일 수가 있으며, 또 다수 케스케이드 접속된 경우, 대폭적인 소비전력의 저감화가 이루어진다.
이상으로 본 발명을 사용한 제4의 실시예의 설명을 종료하지만, 본문중에서 설명한 쉬프트 레지스터(5)를 구성하는 데이터 FF 15, 17~21은 클록펄스(CP)의 상승에 의해 동작할 경우에도 가능하다. 클록에 대한 동작에지가 변경될 뿐이므로 설명을 생략한다.
본 발명의 제4의 실시예에 있어, 게이트 회로(60)를 OR 게이트(40)에 의해 구성한 경우를 설명하였지만, 게이트(60)에 NOR 게이트를 사용하여 같은 효과가 얻어진다. 이 예를 제5의 실시예로서 제10도에 나타낸다. 제10도는 쉬프트 레지스터(5)의 일부분 및 게이트 회로(60) 만을 발췌한 것이며, 다른 부분은 제7도와 같으므로, 도면을 생략했다. 제4의 실시예와 다르게 FF 21a에 입력되는 래치펄스는 셋 입력에 입력된다. 게이트회로(60)를 구성하는 NOR 게이트(40a)는 제1입력단자에는 FF 21a의 반전 Q 출력, 제2입력단자에는 FF 20의 Q 출력이 접속되며, NOR 게이트(40a)의 출력은 FF 21a의 D 입력단자에 입력되어 있다. 다른 결선은 제7도와 같다. 이는 FF 21a에 입력되는 래치펄스가 세 입력에 입력되며, D 입력단자에 입력되는 논리 레벨이 제4의 실시예와 반대로 되어 있음으로써, FF 21의 Q 출력과 반전 Q 출력의 레벨이 제4의 실시예와 반대로 되는 것뿐이므로 동일한 동작을 함은 명백하다.
또 게이트회로(60)에 NAND 게이트(40b)를 사용한 제6의 실시예를 제11도에 나타낸다. 제11도는 쉬프트 레지스터(5) 및 케이트회로(60)만을 발췌한 것이며, 다른 부분에 대해서는 제7도와 같으므로 도면을 생략하였다. NAND 게이트(40b)의 제1입력단자에는 FF 21의 반전 Q 출력, 제2입력단자에는 FF 20의 반전 Q 출력이 접속되며, NAND 게이트(40b)의 출력은 FF 21의 D 입력단자에 접속되고 있으며, 다른 결선에 대하여는 제7도와 같다. 이는, 제7도의 OR 게이트(40)의 부분에 대해 놀리 변환을 행하지 않는 NAND 게이트(40b)로 구성했는데 불과하므로 같은 효과가 얻어짐은 명백하다.
다음에, FF 26~30에 L 입력단자가 L 레벨로 된 때에 시리얼 데이터(DS)를 판독하는 타입의 데이터 래치를 사용하여 게이트회로(60)를 AND 게이트(40C)로 구성한 제7의 실시예를 제12도에 나타낸다. 제12도는 쉬프트 레지스터(5), 데이터 래치회로(1) 및 게이트회로(60)만을 발췌한 것이며, 다른 부분은 제7도와 같으므로, 도면을 생략하였다. FF 15C의 D 입력단자에는 V(H 레벨)이 접속되고, NAND 게이트(16C)의 제1입력단자에는 FF 15C의 반전 Q 출력, 제2입력단자에는 AND 게이트(14) 출력이 접속되어 있으며, 버퍼(A3)를 통해 입력되는 래치펄스(LP)는 FF 15C의 리셋입력, FF 17C~21C의 셋 입력에 접속된다. 또 게이트회로(60)를 구성하는 AND 게이트(40C) 제1입력단자에는, FF 21C의 Q 출력, 제2입력단자에는 FF 20C의 Q 출력이 접속되며, FF 21C의 Q 출력은 AND 게이트(14)의 제1입력단자에 접속되어 있고, 다른 배선은 제7도와 같다. 이 경우, 래치펄스(LP)가 입력됨으로써 FF 15C는 리셋되어 FF 17C!21C는 셋된다. 각 부의 상세한 동작은 생략하는데 여기서 최후의 시리얼 데이터(DS)가 데이터 래치(30C)에 취입되기 직전이라고 하면, FF 20C의 입력은 H 레벨, Q 출력은 L 레벨로 되어있다. 이 L 레벨이 게이트회로(60)를 구성하는 AND 게이트(40C)의 제2입력단자에 입력됨으로써 FF 21의 D 입력은 L 레벨(제2레벨)로 되어있다. 이 상태에서 최후의 클록펄스(CP)가 입력되면, FF 20C의 Q 출력은 H 레벨을 출력하며, FF 21의 Q 출력은 L 레벨을 출력한다. 이 L 레벨이 게이트 회로(60)를 구성하는 AND 게이트(40C)의 제1입력단자에 입력됨으로써 FF 21C의 입력단자에 L 레벨이 입력되므로, FF 20C의 Q 출력이 H 레벨로 되어도 FF 21c D입력단자는 L 레벨이 유지됨으로써 Q 출력도 L 레벨로 유지된다. 따라서 이 FF 21c의 Q 출력의 L 레벨이 AND 게이트(14)의 제1입력 단자에 입력되어 출력을 L 레벨에 고정하므로 제4의 실시예와 같은 효과가 얻어짐은 명백하다. (이 제7실시예에 있어 쉬프트 레지스터(5)를 구성하는 요소 16C에 NAND 게이트를 사용하였지만 FF 26C의 래치 입력신호가 L 레벨로 됨을 방지하기 위하여 사용하고 있는 것이며, FF 26C~30C에 클록입력의 상승에지에 의해 동작하는 데이터 FF를 사용할 경우에는 NAND 게이트16C는 불필요하다.)
또, 제1클록 제어신호가 H 레벨로 클록 제어회로(3)에 금지가 걸리는 경우를 클록 제어회로(3)를 구성하는 AND 게이트(14) 대신에 OR 게이트(14d0로 구성한 예를 제13도에 나타낸다. 제13도는 제7도에 있어서의 쉬프트 레지스터(5)의 일부분, 게이트회로(60) 및 클록 제어회로(3)의 일부분만을 발췌한 것이다. OR 게이트(14d)의 제1입력단자에는 FF 21의 Q 출력, 제2입력단자에는 OR 게이트(13)의 출력을 인버터(41)를 통해 접속해 있으며, 제3입력단자에는 클록펄스(CP)가 입력되어 있다. 다른 부분의 배선은 제7도와 같다. 이 예는 FF 21의 Q 출력이 H 레벨로 되고, 이 H 레벨이 OR 게이트(14d)의 제1입력단자에 입력됨으로써 OR 게이트(14d)의 출력이 H 레벨에 고정되어 쉬프트 레지스터의 출력이 금지될 뿐이며, 제4실시예와 동일한 동작으로 됨은 명백하다.
동일하게 유사한 실시예도 고려될 수 있으나 생략한다. 또 실시예의 설명에서는 시리얼 데이터가 1bit인 경우에 대하여 설명하였는데 2bit, 4bit 등에 대하여도 적용가능함은 더 말할 나위없다. 또한, 외부로부터 입력되고 종료신호에 응답하여서 입력이 금지되는 신호로서 클록펄스에 대하여 설명하였지만, 시리얼로 입력되는 구동데이터 등의 입력을 금지하는 종료 신호로서, 또 클록펄스 및 구동데이터 모두 입력을 금지하는 종료 신호로서도 적용가능하다.
이상 상세히 설명한 바와 같이 본 발명에 의하면 시리얼로 입력되는 구동데이터와 데이터 래치회로로의 데이터의 래치가 종료한때 쉬프트 레지스터로부터 출력되는 종료 신호나 케스케이드 접속에 있어서의 각각의 드라이버 회로의 동작·비동작을 판정하는 판정회로로부터의 비동작 판정출력을 입력으로 하는 게이트 회로를 형성하였으므로, 케스케이드 접속시에 있어서의 비동작 구동회로의 데이터 래치회로나 쉬프트 레지스터의 동작을 클록펄스와 함께 정지할 수가 있으며, 또한 이들 회로의 충방전 전류도 정지할 수가 있으므로, LCD 등의 시스템 전체의 대폭적인 저소비 전류화를 행할 수가 있는 것이다.
또한, 본 발명은 LCD 등의 대화면화에 수반하여 데이터 전송의 클록펄스(LP)가 고속으로되어 그 주기가 짧아졌다고해도 케스케이드 접속한 구동회로중의 데이터 취입 중의 각각의 구동회로에 있어, 데이터 치입 종료후로부터 다음에 이 구동회로가 출력할 데이터의 취입을 개시할 때까지, 이 구동회로에 관하여, 쉬프트 레지스터에의 클록 입력을 확실하게 금지함으로써 시스템 전체의 대폭적인 저소비 전력화가 가능하게 된다. 이 효과는 표 2에 나타낸 바와 같이, 4㎛ 정도의 C-MOS로 구성한 구동회로 16개를 케스케이드 접속한 경우의 소비 전류로부터도 이해할 수 있다.

Claims (9)

  1. 구동데이터가 시리얼로 입력되는 데이터 입력단자와, 복수의 래치회로로 구성되고 상기 구동데이터를 순차 래치하여 패러렐로 출력하는 데이터 래치회로와, 상기 래치회로를 래치 가능 상태로 하는 래치신호를 클럭펄스에 응답하여 순차로 출력하고 또한 상기 래치 신호 출력이 종료될 때 종료신호를 출력하는 카운터 회로와, 상기 데이터 입력단자와 상기 데이터 래치회로 사이에 삽입되고 상기 종료신호에 응답하여 상기 구동데이터의 출력을 금지하는 게이트 회로를 각각 구비하는 복수개의 드라이버 회로를 갖는 구동회로.
  2. 제1항에 있어서, 상기 클록펄스가 입력되는 클럭펄스 입력단자와, 상기 클록펄스 입력단자와 상기 카운터 회로 사이에 삽입되고 상기 종료신호에 응답하여 상기 클럭펄스의 출력을 금지하는 제2게이트 회로를 또한 구비하는 구동회로.
  3. 제2항에 있어서, 인에이블 신호를 입력하기 위해 설치된 인에이블 신호입력 단자로서, 상기 제2게이트 회로는 상기 인에이블 신호에 응답하여 상기 클럭펄스를 출력하는 인에이블신호 입력단자와, 상기 인에이블 신호를 출력하기 위해 설치된 인에이블 신호 출력단자와, 상기 카운터 회로로부터 출력되는 소정의 상기 래치 신호에 응답하여 상기 인에이블 신호를 상기 인에이블 신호 출력단자로 출력하는 인에이블 신호 출력 회로를 구비하는 구동회로.
  4. 케스케이드 접속된 제1 및 제2구동부를 구비하는 구동회로에 있어서, 각각 구동부는 구동데이터가 시리얼로 입력되는 데이터 입력단자와, 복수의 래치 회로로 구성되고 상기 구동데이터를 순차 래치하여 패러렐로 출력하는 데이터 래치회로와, 상기 래치회로를 래치 가능상태로 하는 래치신호를 클럭펄스에 응답하여 출력하는 카운터 회로로서, 상기 구동부 각각은 입력인에이블 신호의 입력을 위한 인에이블 신호 입력단자를 구비하는 카운터 회로와, 상기 입력 인에이블 신호에 응답하여 동작신호를 출력하는 판정회로와, 상기 데이터 입력단자와 상기 데이터 래치회로의 사이에 삽입되고 상기 판정회로로부터의 동작 출력에 응답하여 상기 구동데이터의 출력을 금지하는 게이트 회로를 구비하는 구동회로.
  5. 제4항에 있어서, 제1구동부는 상기 제2구동부의 인에이블 신호 입력단자에 출력 인에이블 신호를 출력하기 위해 구비된 인에이블 신호 출력단자와, 상기 카운터 회로로부터 출력되는 소정의 래치회로에 응답하여 상기 출력 인에이블 신호 신호를 상기 인에이블 신호 출력단자로 출력하는 인에이블 신호 신호 출력회로를 또한 구비하는 구동회로.
  6. 구동데이터가 시리얼로 입력되는 데이터 입력단자와, 복수의 래치 회로로 구성되고 상기 구동데이터를 순차 래치하여 페러렐로 출력하는 데이터 래치회로와, 상기 래치회로를 래치 가능상태로 하는 래치신호를 클럭펄스에 응답하여 순서에 따라 출력하는 복수의 제1플립플롭과, 상기 복수의 래치회로로의 래치 신호 출력이 종료한 후 출력신호와 종료신호를 출력하는 제2플립플롭과, (a)상기 복수의 래치회로로의 래치 신호 출력의 종료에 수반하여 소정의 상기 제1플립플롭으로부터 출력되는 소정 레벨의 래치 종료 신호 및 (b)상기 제2플립플롭으로부터의 출력신호를 입력으로 하여 논리연산을 함으로써 이들 래치 종료신호 및 상기 제2플립플롭의 출력신호에 의한 소정 기간 동안 상기 소정 레벨의 신호를 출력하는 게이트 회로를 갖는 카운터 회로와, 상기 종료신호에 응답하여 외부로부터 입력되는 소정의 비력신호의 입력을 금지하는 금지회로를 구비하는 구동회로.
  7. 제6항에 있어서, 상기 외부로부터 입력되는 상기 소정의 입력신호는 상기 클럭펄스이고, 상기 금지회로는 상기 클럭펄스의 상기 카운터 회로로의 입력을 금지하는 구동회로.
  8. 제6항에 있어서, 상기 외부로부터 입력되는 상기 소정의 입력신호가 상기 구동 데이터고, 상기 금지회로는 상기 구동데이터의 상기 데이터 래치회로도의 입력을 금지하는 구동회로.
  9. 제6항에 있어서, 상기 외부로부터 입력되는 상기 소정의 입력신호가 상기 클럭펄스 및 상기 구동 데이터이고, 상기 금지회로는 상기 클럭펄스의 상기 카운터 회로로의 입력 및 상기 구동데이터의 상기 데이터 래치회로로의 입력을 금지하는 구동회로.
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