KR100333564B1 - 인터페이스 회로 - Google Patents

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Abstract

클록신호(CK)의 주파수를 1/2 로 하여 데이터전송을 실시함으로써, 소비전력의 억제와 EMI 잡음의 저감을 도모한다.
데이터 타이밍신호(TM)는 FF(플립플롭)(11)에서 1/2 로 분주(分周)되어, 상보적인 클록신호(CK,/CK)로서 FF(31, 32)의 클록단자(C)에 부여된다. 축차(逐次) 입력되는 데이터(DT) 중 홀수번째의 홀수 데이터신호(DTO)가 FF(31)에서 유지되고, 짝수번째의 짝수 데이터신호(DTE)가 FF(32)에서 유지되어 각각 출력된다. n 단의 유지부를 갖는 시프트 레지스터(20)에 의해 데이터(DT)의 시작을 나타내는 시작신호(ST)가 순차적으로 후단으로 시프트되며, 각 유지부로부터 펄스 폭이 긴 래치신호(L1 ∼ Ln)가 출력된다. 래치신호(L1 ∼ Ln)에 기초하여 홀수 데이터신호(DTO) 및 짝수 데이터신호(DTE)가 데이터 래치(40)내의 각 래치(411∼ 41n)에서 유지되어 출력된다.

Description

인터페이스 회로
본 발명은, 예컨대 중앙처리장치(이하,「CPU」) 등으로부터 액정표시장치 (이하,「LCD」) 등의 주변장치에 대하여 고속으로 데이터를 전송하기 위한 인터페이스 회로, 특히 그러한 고속 데이터전송에 따른 노이즈 대책에 관한 것이다.
도 2 는 종래의 LCD 에 대한 인터페이스 회로의 일례를 나타내는 개략 구성도이다.
이 인터페이스 회로는 도시하지 않은 CPU 등으로부터 데이터전송 타이밍을 나타내는 클록신호(CK)와, 데이터전송의 시작을 나타내는 시작신호(ST)가 부여되는 시프트 레지스터(1)와, CPU 등으로부터의 표시용 데이터(DT)가 순차적으로 부여되며, 이들 데이터(DT)를 표시하기 위하여 유지하는 데이터 래치(2)로 구성되어 있다.
시프트 레지스터(1)는 n 단의 종속(縱續)접속된 지연형 플립플롭(이하,「FF」) (11,12,…,1n)으로 구성되어 있다. 그리고, 첫단 FF(11)의 입력단자(D)에 시작신호(ST)가 부여되고, 각 단 FF(11∼1n)의 클록단자(C)에는 클록신호(CK)가 공통으로 부여되어 있다.
또한, 데이터 래치(2)는 n 개의 래치(21,22,…,2n)로 구성되어 있으며, 이들 래치(21∼ 2n)의 입력단자(D)에는 데이터(DT)가 공통으로 부여되어 있다. 또한, 각 래치(2i)(단, i=1∼n)의 인에이블 단자(G)는 시프트 레지스터(1)내의 대응하는 FF(1i)의 출력측에 접속되며, CPU 등으로부터 순차적으로 부여되는 n 개의 데이터(DT)를 그 순서대로 유지하도록 되어 있다.
또한, n 개의 래치(21∼ 2n)의 출력단자(Q)는 래치회로(3)의 입력측에 접속되며, 래치신호(LA)에 기초하여 동일 타이밍으로 이 래치회로(3)에 표시용 데이터(DT)가 유지되도록 되어 있다. 래치회로(3)의 출력측은 구동회로(4)의 입력측에 접속되어 있다. 구동회로(4)는 각 데이터(DT)를 LCD 구동용 구동신호로 변환하는 것으로, 이 구동회로(4)의 출력측에 LCD(5)가 접속되어 있다.
도 3 은 도 2 의 인터페이스 회로의 동작시퀀스를 나타내는 타이밍차트이다. 이하, 도 3 을 참조하여 도 2 의 인터페이스 회로의 동작을 설명한다.
도 3 에 도시한 바와 같이 클록신호(CK)가 레벨“H”에서 레벨“L”로 하강하면, 이것에 동기하여 시작신호(ST)가“H”로 변화된다.
이어서, 클록신호(CK)가“L”에서“H”로 상승하면, 이 상승 타이밍에 의하여 도 2 의 FF(11)의 입력단자(D)에 부여되어 있는 시작신호(ST)의 레벨“H”가 유지되며, 이 FF(11)의 출력신호(L1)가“H”로 된다. 이와 동시에 CPU 등으로부터 데이터(DT)로서“DT1”이 출력된다. FF(11)의 출력신호(L1)가“H”로 되면, 래치(21)에 데이터 "DT1”이 유지되며, 이 래치(21)의 출력단자(Q)에는 출력신호(DD1)로서 데이터“DT1”이 출력된다.
이 후, 클록신호(CK)가“L”로 변화되면, 이에 맞춰 시작신호(ST)도 동시에“L”로 변화된다. 또한, 클록신호(CK)가“H”로 변화되면, FF(11)의 출력신호(L1)는“L”로 변화되고, 래치(21)의 출력신호(DD1)는“DT1”그대로 유지된다. 한편, FF(12)의 출력신호(L2)는“H”로 변화되고, 이 타이밍에서 CPU 등으로부터 출력되는 데이터(DT)가“DT2”로 변경된다. 그럼으로써, 래치(22)에는 데이터“DT2”가 유지되며, 이 래치(22)의 출력단자(Q)에는 출력신호(DD2)로서 데이터“DT2”가 출력된다.
이와 같이 클록신호(CK)의 상승에 동기하여 순차적으로 CPU 등으로부터 부여되는 데이터(DT)가 데이터 래치(2)내의 대응하는 래치(21∼ 2n)에 유지되며, 래치회로(3) 및 구동회로(4)를 통해 LCD(5)에 부여된다.
그러나, 종래의 인터페이스 회로에서는 다음 (1), (2) 의 과제가 있었다.
(1) LCD(5) 등의 표시장치의 화면사이즈가 대형화되고 있으며, 이에 따라 전송해야 할 데이터량이 증가하고 있다. 1 화면의 표시주기는 인간의 눈의 특성에 따라 거의 정해져 있기 때문에, 데이터량의 증가는 전송속도의 고속화에 의해 해결해야 한다. 전송속도를 고속화하기 위해서는 데이터전송용 클록신호(CK)의 주파수를 높일 필요가 있다. 그러나, 클록신호(CK)의 주파수를 높이면 인터페이스 회로의 소비전류가 증가한다.
(2) 클록신호(CK)의 주파수를 높이면, 고주파신호가 외부로 방사되어, 소위 EMI(Electromagnetic Interference : 전자기 장해)잡음이 발생한다.
본 발명은 클록신호(CK)의 주파수를 올리지 않고 전송데이터량의 증가를 가능하게 함으로써, 상기 종래기술이 가지고 있던 (1), (2) 의 과제를 해결한 인터페이스 회로를 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예를 나타내는 인터페이스 회로의 구성도;
도 2 는 종래의 인터페이스 회로의 일례를 나타내는 개략 구성도;
도 3 은 도 2 의 인터페이스 회로의 동작시퀀스를 나타내는 타이밍차트;
도 4 는 도 1 의 인터페이스 회로의 동작시퀀스를 나타내는 타이밍차트;
도 5 는 본 발명의 제 2 실시예를 나타내는 인터페이스 회로의 구성도; 및
도 6 은 본 발명의 제 3 실시예를 나타내는 인터페이스 회로의 구성도.
*도면의 주요부분에 대한 부호의 설명*
11,13,21,31,32,35,37 : FF(플립플롭) 14, 36 : 셀렉터
20 : 시프트 레지스터 222∼ 22n, 441∼ 44n: 래치
33,34 : 데이터라인 40 : 데이터 래치
상기 과제를 해결하기 위하여, 본 발명 중의 제 1 발명은, 인터페이스 회로에 있어서, 일정주기로 부여되는 데이터 타이밍신호를 분주하여, 상기 일정주기의 2 배의 주기로 상이한 제 1 및 제 2 레벨로 교대로 변화하는 클록신호를 생성하는 분주수단과, 데이터의 시작타이밍을 나타내는 시작신호에 기초하여 입력이 시작되며, 상기 데이터 타이밍신호에 동기하여 순차적으로 입력되는 n 개의 데이터 중 홀수번째 데이터를 상기 클록신호가 제 1 레벨에서 제 2 레벨로 변화하는 타이밍에서 유지하여 출력하는 제 1 유지수단과, 상기 n 개의 데이터 중 짝수번째 데이터를 상기 클록신호가 제 2 레벨에서 제 1 레벨로 변화하는 타이밍에서 유지하여 출력하는 제 2 유지수단과, 다음과 같은 시프트수단과, 복수의 제 1 및 제 2 데이터 유지수단을 구비하고 있다.
시프트수단은, 종속접속된 n 단의 유지부를 가지며, 이 유지부의 첫단에 부여된 상기 시작신호를 상기 클록신호에 기초하여 순차적으로 후단으로 시프트시켜 유지하는 것이다. 복수의 제 1 데이터 유지수단은, 각각 상기 제 1 유지수단으로부터 출력되는 상기 홀수번째의 각 데이터를 상기 시프트수단에 대응하는 각 홀수단째 유지부의 출력신호에 따라 유지하여 출력하는 것이다. 복수의 제 2 데이터 유지수단은, 각각 상기 제 2 유지수단으로부터 출력되는 상기 짝수번째의 각 데이터를 상기 시프트수단에 대응하는 각 짝수단째 유지부의 출력신호에 따라 유지하여 출력하는 것이다.
제 2 발명은, 인터페이스 회로에 있어서, 데이터의 시작타이밍을 나타내는 시작신호에 기초하여 입력이 시작되며, 상이한 제 1 및 제 2 레벨로 교대로 변화하는 클록신호에 동기하여 순차적으로 입력되는 n 개의 데이터 중 홀수번째 데이터를 상기 클록신호가 제 1 레벨에서 제 2 레벨로 변화하는 타이밍에서 유지하여 출력하는 제 1 유지수단과, 제 1 발명과 동일한 제 2 유지수단과, 시프트수단과, 제 1 및 제 2 데이터 유지수단을 구비하고 있다.
제 3 발명은, 제 1 및 제 2 발명의 인터페이스 회로에 있어서의 시프트수단을, 상기 시작신호를 상기 클록신호가 제 1 레벨에서 제 2 레벨로 변화하는 타이밍 또는 제 2 레벨에서 제 1 레벨로 변화하는 타이밍에서 유지하여 출력하는 동기형 FF 에 의한 첫단 유지부와, 이 첫단 유지부의 출력측에 종속접속되며, 전단(前段)의 출력신호를 상기 클록신호에 기초하여 유지하여 출력하는 비동기형 FF 에 의한 n-1 단의 유지부로 구성되어 있다.
제 1 및 제 3 발명에 의하면, 이상과 같은 인터페이스 회로의 구성에 의해, 다음과 같은 작용이 이루어진다.
데이터 타이밍신호는 분주수단에 의해 1/2 로 분주되어 클록신호가 생성된다. 순차적으로 입력되는 데이터 중 홀수번째 데이터가 제 1 유지수단에서, 짝수번째 데이터가 제 2 유지수단에서 각각 클록신호의 상승 또는 하강변화의 타이밍에서 유지되어 출력된다. 한편, n 단의 유지부를 갖는 시프트수단에 있어서, 데이터의 시작을 나타내는 시작신호는 클록신호에 기초하여 순차적으로 후단으로 시프트되어 유지된다.
제 1 데이터 유지수단에 있어서, 제 1 유지수단으로부터 출력된 홀수번째 데이터는 시프트수단의 홀수단째 유지부의 출력신호에 의해 유지되어 출력된다. 또한, 제 2 데이터 유지수단에 있어서, 제 2 유지수단으로부터 출력된 짝수번째 데이터는 시프트수단의 짝수단째 유지부의 출력신호에 의해 유지되어 출력된다.
제 2 및 제 3 발명에 의하면, 다음과 같은 작용이 이루어진다.
클록신호의 상승 및 하강에 동기하여 순차적으로 입력되는 데이터 중의 홀수번째 데이터가 제 1 유지수단에서, 짝수번째 데이터가 제 2 유지수단에서 각각 유지되어 출력된다. 한편, 시프트수단에 있어서, 데이터의 시작을 나타내는 시작신호는 클록신호에 기초하여 순차적으로 후단으로 시프트되어 유지된다.
제 1 데이터 유지수단에 있어서, 제 1 유지수단으로부터 출력된 홀수번째 데이터는 시프트수단의 홀수단째 유지부의 출력신호에 의해 유지되어 출력된다. 또한, 제 2 데이터 유지수단에 있어서, 제 2 유지수단으로부터 출력된 짝수번째 데이터는 시프트수단의 짝수단째 유지부의 출력신호에 의해 유지되어 출력된다.
제 1 실시예
도 1 은 본 발명의 제 1 실시예를 나타내는 인터페이스 회로의 구성도이다.
이 인터페이스 회로는 분주수단(예를 들면, 지연형 FF)(11)을 갖고 있다. FF(11)의 클록단자(C)에는, 도시하지 않은 CPU 등으로부터 데이터전송 타이밍을 나타내는 데이터 타이밍신호(TM)가 부여되어 있다. FF(11)의 반전 출력단자(/Q)(여기서,「/」은 반전을 의미함)는 입력단자(D)에 접속되어 있고, 출력단자(Q) 로부터 데이터 타이밍신호(TM)가 1/2 로 분주되며, 이 데이터 타이밍신호(TM)의 상승에 동기된 클록신호(CK)가 출력된다. 또한, 반전 출력단자(/Q)로부터는 클록신호(CK)를 반전시킨 클록신호(/CK)가 출력되도록 되어 있다.
또한, 이 인터페이스 회로는 시프트수단(예를 들면, 시프트 레지스터)(20)을 갖고 있다. 시프트 레지스터(20)는 첫단 유지부로서 동기형 FF, 즉 지연형 FF(21)가 설치되며, 이 FF(21)의 후단에 종속접속된 비동기형 FF인 래치(222,223,…,22n) 에 의해 n-1 단의 유지부가 접속된 구성으로 되어 있다. 그리고, FF(21)의 입력단자(D)에는 CPU 등으로부터의 데이터(DT)의 시작을 나타내는 시작신호(ST)가 부여되도록 되어 있다. 또한, 시프트 레지스터(20)의 홀수단째 유지부, 즉 FF(21)의 클록단자(C) 및 래치(233,235,…)의 인에이블 단자(G)에는 FF(11)로부터의 클록신호(CK)가 부여되고, 짝수단째 유지부, 즉 래치(232,234,…) 의 인에이블 단자(G)에는 FF(10)으로부터의 클록신호(/CK)가 부여되어 있다. 그리고, FF(21) 및 래치(222∼ 22n)의 각 유지부의 출력단자(Q)로부터 각각 래치신호(L1,L2,…,Ln)가 출력되도록 되어 있다.
또한, 이 인터페이스 회로는 제 1 및 제 2 유지수단(예를 들면, 지연형 FF)(31,32)을 갖고 있다. FF(31,32)의 입력단자(D)에는 CPU 등으로부터 데이터(DT)가 공통으로 부여되도록 되어 있다. 또한, FF(31,32)의 각 클록단자(C)에는 FF(11)으로부터의 클록신호(CK,/CK)가 각각 부여되어 있다.
FF(31,32)의 출력단자(Q)에는 n 개의 래치(411,412,…,41n)로 구성되는 데이터 래치(40)가 접속되어 있다. 즉, FF(31)의 출력단자(Q)에는 제 1 데이터 유지수단(예를 들면, 홀수번째 래치)(411,413,…)의 입력단자(D)가 공통으로 접속되고, FF(32)의 출력단자(Q)에는 제 2 데이터 유지수단(예를 들면, 짝수번째 래치)(412,414,…)의 입력단자(D)가 공통으로 접속되어 있다. 또한, 데이터 래치(40)의 각 래치(411∼ 41n)의 인에이블 단자(G)에는 시프트 레지스터(20)로부터의 래치신호(L1∼ Ln)가 각각 부여되도록 되어 있다.
도 4 는 도 1 의 인터페이스 회로의 동작 시퀀스를 나타내는 타이밍차트이다. 이하, 도 4 를 참조하여 도 1 의 인터페이스 회로의 동작을 설명한다.
도 1 중의 FF(11)에 의해 데이터 타이밍신호(TM)가 1/2 로 분주되어 이 데이터 타이밍신호(TM)의 상승에 동기하여 레벨“H”,“L”로 교대로 변화하는 클록신호(CK)와 이 클록신호(CK)를 반전한 클록신호(/CK)가 생성된다.
도 4 의 시각(t1)에 있어서, 데이터 타이밍신호(TM)의 하강에 동기하여 시작신호(ST)가“H”로 변화되고, 이와 함께 CPU 등으로부터 데이터(DT)로서“DT1”의 데이터가 출력된다.
시각(t2)에 있어서, 데이터 타이밍신호(TM)가 상승하면, FF(11)에서 생성되는 클록신호(CK)는“L”에서“H”로 변화된다. FF(31)의 클록단자(C)에는 클록신호(CK)가 부여되어 있기 때문에, 이 클록신호(CK)의 상승타이밍에 따라 데이터(DT)가 유지된다. 이것에 의해, FF(31)의 출력측 홀수 데이터신호(DTO)는“DT1”으로 된다.
한편, 시작신호(ST)는 시프트 레지스터(20)에 있어서의 FF(21)의 입력단자(D)에 부여되어 있기 때문에, 클록신호(CK)의 상승에 의해 이 FF(21)에 유지되며, 래치신호(L1)는“H”로 변화된다. 그리고, 래치신호(L1)는 래치(411)의 인에이블 단자(G)에 부여되어 있기 때문에, 이 래치(411)에 의해 FF(31)로부터 출력되는 홀수 데이터신호(DTO)가 유지되며, 래치(411)의 출력신호(DD1)는“DT1”으로 된다.
시각(t3)에 있어서, 데이터 타이밍신호(TM)가 하강하고, 시작신호(ST)가“L”로 변화되며, 그리고 데이터(DT)가“DT2”로 변경된다.
시각(t4)에 있어서, 데이터 타이밍신호(TM)가 상승하면, FF(11)에서 생성되는 클록신호(/CK)는“L”에서“H”로 변화된다. FF(32)의 클록단자(C)에는 클록신호(/CK)가 부여되어 있기 때문에, 이 클록신호(/CK)의 상승에 의해 데이터(DT)가 래치된다. 그럼으로써, FF(32)의 출력측 짝수 데이터신호(DTE)가“DT2”로 된다.
한편, 래치신호(L1)는 시프트 레지스터(20)에 있어서의 래치(222)의 입력단자(D)에 부여되어 있기 때문에, 클록신호(/CK)의 상승에 의해 이 래치(222)에 유지되며, 래치신호(L2)는“H”로 변화된다. 그리고, 래치신호(L2)는 래치(412)의 인에이블 단자(G)에 부여되어 있기 때문에, 이 래치(412)에 의해 FF(32)로부터 출력되는 짝수 데이터신호(DTE)가 유지되며, 래치(412)의 출력신호(DD2)는“DT2”로 된다.
시각(t5)에 있어서의 데이터 타이밍신호(TM)의 하강에 동기하여 데이터(DT)는“DT3”로 변경된다.
시각(t6)에 있어서, 데이터 타이밍신호(TM)가 상승하면, FF(11)에서 생성되는 클록신호(CK)는“L”에서“H”로 변화된다. 그럼으로써, FF(31)의 출력측 홀수 데이터신호(DTO)는“DT3”로 된다.
FF(21)의 입력단자(D)에 부여되는 시작신호(ST)는“L”로 되어 있기 때문에, 클록신호(CK)의 상승에 의해 래치신호(L1)는“L”로 변화된다. 그럼으로써, 래치(411)의 인에이블 단자(G)에 부여되는 신호는“L”로 변화되며, 이 래치(411)의 출력신호(DD1)는“DT1”그대로 유지된다.
한편, 래치신호(L2)는“H”로 되어 있기 때문에, 클록신호(CK)의 상승에 의해 래치(223)로부터 출력되는 래치신호(L3)는“H”로 변화된다. 또한, 래치신호(L3)는 래치(413)의 인에이블 단자(G)에 부여되어 있기 때문에, 이 래치(413)에 의해 FF(31)로부터 출력되는 홀수 데이터신호(DTO)가 유지되며, 래치(413)의 출력신호(DD3)는“DT3”로 된다.
시각(t7)에 있어서의 데이터 타이밍신호(TM)의 하강에 동기하여 데이터(DT)는“DT4”로 변경된다.
시각(t8)에 있어서, 데이터 타이밍신호(TM)가 상승하면, 클록신호(/CK)는“L”에서“H”로 변화된다. 그럼으로써, FF(32)의 출력측 짝수 데이터신호(DTE)는“DT4”로 된다. 또한, 래치(222)의 입력단자(D)에 부여되는 래치신호(L1)는“L”로 되어 있기 때문에, 클록신호(/CK)의 상승에 의해 래치신호(L2)는“L”로 변화한다. 그럼으로써, 래치(412)의 인에이블 단자(G)에 부여되는 신호는“L”로 변화되며, 이 래치(412)의 출력신호(DD2)는“DT2”그대로 유지된다.
한편, 래치신호(L3)는“H”로 되어 있기 때문에, 클록신호(/CK)의 상승에 의해 래치(224)로부터 출력되는 래치신호(L4)는“H”로 변화된다. 그리고, 래치신호(L4)는 래치(414)의 인에이블 단자(G)에 부여되어 있기 때문에, 이 래치(414)에 의해 FF(32)로부터 출력되는 짝수 데이터신호(DTE)가 유지되며, 래치(414)의 출력신호(DD4)는“DT4”로 된다.
이와 같은 동작의 반복에 의해 데이터 래치(40)내의 각 래치(411∼ 41n)에는 CPU 등으로부터 순차적으로 부여되는 데이터(DT)가 순차적으로 유지되어 출력신호(DD1 ∼ DDn)로서 각각“DT1 ∼ DTn”의 데이터가 출력된다.
이상과 같이, 이 제 1 실시예의 인터페이스 회로는, 데이터(DT)의 전송 타이밍을 나타내는 데이터 타이밍신호(TM)를 1/2 로 분주하여 1/2 주파수의 클록신호(CK,/CK)를 생성하는 FF(11)과, 이들 클록신호(CK,/CK)의 상승 타이밍에서 데이터(DT)를 순차적으로 유지하기 위한 시프트 레지스터(20), FF(31,32) 및 데이터 래치(40)를 갖고 있다. 이 때문에, 도 2 의 종래의 인터페이스 회로의 1/2 주파수의 클록신호(CK,/CK)로 데이터전송을 수행하는 것이 가능하게 되어 상기 (1), (2) 의 과제를 해결할 수 있다.
그리고, 시프트 레지스터(20)는 비동기형 FF 인 래치(222∼ 22n)로 구성되어 있기 때문에, 도 2 의 종래의 동기형 FF(11∼ 1n)로 구성된 시프트 레지스터(1)에 비하여 회로규모를 간소화할 수 있는 이점이 있다.
제 2 실시예
도 5 는 본 발명의 제 2 실시예를 나타내는 인터페이스 회로의 구성도이며, 도 1 중의 요소와 공통된 요소에는 공통된 부호가 붙어 있다.
이 인터페이스 회로는, 예를 들면 CPU 등으로부터 부여되는 데이터(DT)의 변화에 맞춰“L”및“H”의 레벨이 변화하는 클록신호(CK)가 부여되는 경우의 인터페이스 회로이다. 즉, 도 1 에 있어서의 데이터 타이밍신호(TM)가 아니라, 이 데이터 타이밍신호(TM)를 1/2 로 분주한 클록신호(CK)가 직접 부여되도록 되어 있다. 이 때문에, 도 1 중의 FF(11)를 삭제함과 동시에 부여된 클록신호(CK)를 반전시켜 반전된 클록신호(/CK)를 생성하기 위한 인버터(12)를 설치하고 있다. 그 외의 구성은 도 1 과 동일하다.
이 제 2 실시예의 인터페이스 회로에 있어서의 데이터 전송동작은, 도 1 의 제 1 실시예의 인터페이스 회로와 동일하고 동일한 이점을 갖는다. 또한, CPU 등으로부터의 클록신호(CK)의 주파수가 1/2 로 되기 때문에, 클록 전송로(傳送路)로부터의 EMI 잡음이 저감된다는 이점을 갖는다.
제 3 실시예
도 6 은 본 발명의 제 3 실시예를 나타내는 인터페이스 회로의 구성도이며, 도 1 중의 요소와 공통된 요소에는 공통된 부호가 붙어 있다.
이 인터페이스 회로는, 예를 들면 CPU 등으로부터 순차적으로 부여되는 데이터(DT)를 미리 홀수 데이터신호(DTO), 즉“DT1”,“DT3”,“DT5”, … 로, 짝수 데이터신호(DTE), 즉“DT2”,“DT4”,“DT6”, … 로 분리하여 각각의 데이터라인(33,34)을 통해 부여할 수 있게 한 것이다.
이 인터페이스 회로는 지연형 FF(13)와 셀렉터(14)를 갖고 있으며, 이 FF(13)의 클록단자(C)와 셀렉터(14)의 입력단자(A)에 데이터 타이밍신호(TM) 또는 클록신호(CK)가 부여되도록 되어 있다. FF(13)의 출력단자(/Q)는 이 FF(13)의 입력단자(D)에 접속되어 있다. 또한, FF(13)의 출력단자(Q)는 셀렉터(14)의 입력단자(B)에 접속되어 있다. 셀렉터(14)의 선택단자(S)에는 선택신호(SEL)가 부여되어 있으며, 이 선택신호(SEL)가“L”일 때에 입력단자(A)가,“H”일 때에 입력단자(B)가 선택되어 출력단자(X)에 접속되도록 되어 있다. 셀렉터(14)의 출력측은 시프트 레지스터(20)내의 홀수단째 유지부, 즉 FF(21)의 클록단자(C) 및 래치(233,235,…)의 인에이블 단자(G)에 접속되어 있다. 또한, 셀렉터(14)의 출력측은 인버터(15)를 통해 시프트 레지스터(20)내의 짝수단째 유지부, 즉 래치(232,234,…)의 인에이블 단자(G)에 접속되어 있다.
또한, 이 인터페이스 회로는 데이터(DT) 또는 홀수 데이터신호(DTO)가 부여되는 데이터라인(33)과, 짝수 데이터신호(DTE)가 부여되는 데이터라인(34)을 갖고 있다. 데이터라인(33)은 지연형 FF(35)의 입력단자(D)와 셀렉터(36)의 입력단자(B)에 접속되어 있다. 데이터라인(34)은 셀렉터(36)의 입력단자(A)에 접속되어 있다. 셀렉터(36)의 선택단자(S)에는 선택신호(SEL)가 부여되어 있으며, 이 선택신호(SEL)가“L”일 때에 입력단자(A)가,“H”일 때에 입력단자(B)가 선택되어 출력단자(X)에 접속되도록 되어 있다. 셀렉터(36)의 출력측은 지연형 FF(37)의 입력단자(D)에 접속되어 있다.
FF(35)의 클록단자(C)에는 셀렉터(14)의 출력단자(X)로부터의 클록신호(CK)가 부여되어 있으며, 그 출력단자(Q)가 데이터 래치(40)내의 홀수번째 래치(411,413,…)의 입력단자(D)에 공통접속되어 있다. 또한, 선택신호(SEL)와 셀렉터(14)로부터 출력되는 클록신호(CK)는 배타적 논리합 게이트(이하,「EOR」)(38) 를 통해 FF(37)의 클록단자(C)에 부여되어 있다. 그리고, FF(37)의 출력단자(Q) 는 데이터 래치(40)내의 짝수번째 래치(412,414,…) 의 입력단자(D)에 공통접속되어 있다.
이어서, 선택신호(SEL)가“L”일 때의 동작 (ⅰ) 과“H”일 때의 동작 (ⅱ) 에 대하여 설명한다.
(ⅰ) 선택신호(SEL)가“L”일 때의 동작
도시하지 않은 CPU 등으로부터 데이터(DT)를 홀수번째 데이터와 짝수번째 데이터로 분리하여, 데이터라인(33)을 통해 홀수 데이터신호(DTO)가, 데이터라인(34)를 통해 짝수 데이터신호(DTE)가 각각 부여된다. 또한, 셀렉터(14)의 입력단자(A)에는 클록신호(CK)가 부여된다.
한편, 선택신호(SEL)가“L”로 설정되어 있기 때문에, 각 셀렉터(14,36)에서는 입력단자(A)가 선택되어 출력단자(X)에 접속된다. 그럼으로써, FF(35)의 클록단자(C)에 클록신호(CK)가 부여되며, 이 클록신호(CK)의 상승 타이밍에서 홀수 데이터신호(DTO)가 유지되어 데이터 래치(40)에 부여된다. 또한, FF(37)의 클록단자(C)에는 EOR(38)을 통해 클록신호(CK)가 부여되며, 이 클록신호(CK)의 상승 타이밍에서 짝수 데이터신호(DTE)가 유지되어 데이터 래치(40)에 부여된다.
시프트 레지스터(20) 및 데이터 래치(40)에 있어서의 동작은 제 1 실시예에서와 동일하다.
(ⅱ) 선택신호(SEL)가“H”일 때의 동작
도시하지 않은 CPU 등으로부터 데이터라인(33)을 통해 순차적으로 데이터(DT)가 부여되고, FF(13)의 클록단자(C)에는 데이터 타이밍신호(TM)가 부여된다.
한편, 선택신호(SEL)가“H”로 설정되어 있기 때문에, 각 셀렉터(14,36)에서는 입력단자(B)가 선택되어 출력단자(X)에 접속된다. 그럼으로써, FF(35,37)의 입력단자(D)에는 데이터(DT)가 공통으로 부여된다. 또한, FF(35)의 클록단자(C) 에는 FF(13)에 의해 데이터 타이밍신호(TM)가 1/2 로 분주된 클록신호(CK)가 부여된다. 또한, FF(37)의 클록단자(C)에는 EOR(38)에 의해 반전된 클록신호(/CK)가 부여된다. 그럼으로써, 도 1 과 동일한 회로구성으로 되며, 제 1 실시예에서와 동일한 동작이 이루어진다.
이상과 같이, 이 제 3 실시예의 인터페이스 회로는 셀렉터(14,36)를 갖기 때문에, CPU 측 등에서 홀수번째와 짝수번째 데이터(DT)를 분리하여 인터페이스 회로에 접속하는 것이 가능해진다. 따라서, 제 1 실시예와 동일한 이점에 더하여, 2 개의 데이터라인(33,34)을 사용하여 이들 데이터라인(33,34)상의 전송속도를 낮춰 데이터(DT)를 전송함으로써, EMI 잡음을 저감시킨다는 방법도 선택할 수 있다는 이점을 갖는다.
그리고, 본 발명은 상기 실시예로 한정되지 않으며, 여러 가지 변형이 가능하다. 그 변형예로서는, 예를 들면 다음의 (a), (b) 와 같은 것이 있다.
(a) FF(31,32)에 의해 데이터(DT)를 홀수 데이터신호(DTO) 와 짝수 데이터신호(DTE) 2 개로 나누고 있지만, 추가로 다수의 FF 를 사용하여 다수의 데이터신호로 나누어도 좋다. 그럼으로써, 래치신호(L1,…,Ln)의 펄스 폭을 더욱 길게 할 수 있으므로, EMI 잡음을 더욱 저감할 수 있다.
(b) 도 1, 도 5 및 도 6 의 회로구성에 한정되지 않으며, 동일한 기능을 갖는 회로라면, 어떠한 회로구성이어도 동일하게 적용할 수 있다.
이상 상세하게 설명한 바와 같이, 제 1 발명에 의하면 데이터 타이밍신호를 1/2 로 분주하여 클록신호를 생성하는 분주수단과, 순차적으로 입력되는 데이터를 홀수번째 데이터와 짝수번째 데이터로 나누어 유지하는 제 1 및 제 2 유지수단을 갖고 있다. 그럼으로써, 이들 데이터를 래치하기 위한 시프트수단으로부터의 출력신호의 펄스폭이 2 배로 되어 소비전력과 EMI 잡음의 저감이 가능해진다.
제 2 발명에 의하면, 데이터 타이밍신호의 2 배의 주기를 갖는 클록신호를 입력하여 이 클록신호에 의해 순차적으로 입력되는 데이터를 홀수번째 데이터와 짝수번째 데이터로 나누어 유지하는 제 1 및 제 2 유지수단을 갖고 있다. 그럼으로써, 제 1 발명의 효과에 더해 클록전송로로부터의 EMI 잡음의 저감이 가능해진다.
제 3 발명에 의하면, 시프트수단이 주로 비동기형 FF 로 구성되어 있기 때문에, 모두 동기형 FF 로 구성된 시프트수단에 비하여 회로규모를 간소화할 수 있다.

Claims (3)

  1. 일정주기로 부여되는 데이터 타이밍신호를 분주하며, 상기 일정주기의 2 배의 주기로 상이한 제 1 및 제 2 레벨로 교대로 변화되는 클록신호를 생성하는 분주수단과,
    데이터의 시작타이밍을 나타내는 시작신호에 기초하여 입력이 시작되며, 상기 데이터 타이밍신호에 동기하여 순차적으로 입력되는 n 개의 데이터 중의 홀수번째 데이터를 상기 클록신호가 제 1 레벨에서 제 2 레벨로 변화하는 타이밍에서 유지하여 출력하는 제 1 유지수단과,
    상기 n 개의 데이터 중의 짝수번째 데이터를 상기 클록신호가 제 2 레벨에서 제 1 레벨로 변화하는 타이밍에서 유지하여 출력하는 제 2 유지수단과,
    종속접속된 n 단의 유지부를 가지며, 상기 유지부의 첫단에 부여된 상기 시작신호를 상기 클록신호에 기초하여 순차적으로 후단으로 시프트시켜 유지하는 시프트수단과,
    상기 제 1 유지수단으로부터 출력되는 상기 홀수번째의 각 데이터를 상기 시프트수단에 대응하는 각 홀수단째 유지부의 출력신호에 따라 유지하여 출력하는 복수의 제 1 데이터 유지수단과,
    상기 제 2 유지수단으로부터 출력되는 상기 짝수번째의 각 데이터를 상기 시프트수단에 대응하는 각 짝수단째 유지부의 출력신호에 따라 유지하여 출력하는 복수의 제 2 데이터 유지수단을 구비한 것을 특징으로 하는 인터페이스 회로.
  2. 데이터의 시작타이밍을 나타내는 시작신호에 기초하여 입력이 시작되며, 상이한 제 1 및 제 2 레벨로 교대로 변화되는 클록신호에 동기하여 순차적으로 입력되는 n 개의 데이터 중의 홀수번째 데이터를 상기 클록신호가 제 1 레벨에서 제 2 레벨로 변화하는 타이밍에서 유지하여 출력하는 제 1 유지수단과,
    상기 n 개의 데이터 중의 짝수번째 데이터를 상기 클록신호가 제 2 레벨에서 제 1 레벨로 변화하는 타이밍에서 유지하여 출력하는 제 2 유지수단과,
    종속접속된 n 단의 유지부를 가지며, 상기 유지부의 첫단에 부여된 상기 시작신호를 상기 클록신호에 기초하여 순차적으로 후단으로 시프트시켜 유지하는 시프트수단과,
    상기 제 1 유지수단으로부터 출력되는 상기 홀수번째의 각 데이터를 상기 시프트수단에 대응하는 각 홀수단째 유지부의 출력신호에 따라 유지하여 출력하는 복수의 제 1 데이터 유지수단과,
    상기 제 2 유지수단으로부터 출력되는 상기 짝수번째의 각 데이터를 상기 시프트수단에 대응하는 각 짝수단째 유지부의 출력신호에 따라 유지하여 출력하는 복수의 제 2 데이터 유지수단을 구비한 것을 특징으로 하는 인터페이스 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 시프트수단은 상기 시작신호를 상기 클록신호가 제 1 레벨에서 제 2 레벨로 변화하는 타이밍 또는 제 2 레벨에서 제 1 레벨로 변화하는 타이밍에서 유지하여 출력하는 동기형 플립플롭에 의한 첫단 유지부와, 상기 첫단 유지부의 출력측에 종속접속되며, 전단의 출력신호를 상기 클록신호에 기초하여 유지하여 출력하는 비동기형 플립플롭에 의한 n-1 단의 유지부를 구비하는 것을 특징으로 하는 인퍼페이스 회로.
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