KR20070109418A

KR20070109418A - 프리엠퍼시스를 가지는 직렬 전송 장치

Info

Publication number: KR20070109418A
Application number: KR1020060042344A
Authority: KR
Inventors: 김이섭; 오광일
Original assignee: 한국과학기술원
Priority date: 2006-05-11
Filing date: 2006-05-11
Publication date: 2007-11-15
Also published as: KR100783691B1

Abstract

직렬 전송 회로는 멀티플렉서 단위 지연기, 반전기 및 구동기를 포함한다. 멀티플렉서는 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성한다. 단위 지연기는 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성한다. 반전기는 상기 지연 신호를 반전하며, 진폭은 상기 직렬화 신호의 진폭보다 작은 반전 신호를 생성한다. 구동기는 상기 직렬화 신호를 구동하고, 상기 반전기와 출력 노드를 공유함으로써 상기 출력 노드에서 프리엠퍼시스 신호를 생성하도록 구성된다.

Description

프리엠퍼시스를 가지는 직렬 전송 장치{Serial Transmitter with Pre-emphasis}

도 1은 종래의 프리엠퍼시스를 가지는 직렬 전송 장치를 설명하기 위한 블록도이다.

도 2는 본 발명의 일 실시예에 따른 프리엠퍼시스를 가진 직렬 전송 회로를 예시한 블록도이다.

도 3은 도 2의 멀티플렉서를 예시한 블록도이다.

도 4는 도 3의 펄스드 래치를 설명하기 위한 회로도이다.

도 5는 도 4의 회로에 인가되는 클럭 신호의 타이밍도이다.

도 6은 도 2의 직렬 전송 회로를 시뮬레이션한 결과를 나타내는 타이밍도이다.

<도면의 주요 부분에 대한 부호의 설명>

200 : 게이트 구동 장치 210 : 선택부

240, 340 : 변환부 250, 350 : 전압 레벨 변환부

260, 360, 460 : 출력부

본 발명은 직렬 전송 장치에 관한 것으로, 더욱 상세하게는 프리엠퍼시스를 가지는 직렬 전송 장치에 관한 것이다.

종래에는 고속으로 데이터를 전송하고자 할 때 직렬 전송 방식보다 병렬 전송 방식이 선호되었다. 그러나, 병렬 방식으로 한 번에 전송해야 하는 데이터의 비트 수가 증가함에 따라 각 데이터 신호들의 동기, 배선, 노이즈, 전력, 면적, 핀의 수, 비용 등의 문제가 커지게 되었다. 최근에는 직렬 전송 방식이 고속 데이터 전송에 더 많이 쓰이고 있다.

데이터 신호가 전송선를 통과하는 동안 신호의 파형은 왜곡된다. 보통 고주파 대역에서 감쇄가 일어나며 신호의 지터가 커진다. 이러한 점을 방지하기 위해 특정 조건에서 신호의 진폭을 증가시키는 것을 프리엠퍼시스라 한다. 고속 데이터 전송에서 신호의 신뢰성을 높이기 위해 직렬 전송 장치는 프리엠퍼시스 회로를 내장하는 경우가 많다.

도 1은 종래의 프리엠퍼시스를 가지는 직렬 전송 장치를 설명하기 위한 블록도이다. 도 1을 참조하면, 상기 직렬 전송 장치(10)는 4 비트 병렬 데이터를 직렬화하여 전송하는 장치로, 구동 회로(11)와 프리엠퍼시스 회로(15)를 포함한다. 상기 구동 회로(11)는 제1 멀티플렉서(12)와 구동기(13)를 포함하며, 상기 프리엠퍼시스 회로(15)는 복수의 단위 지연기(16), 제2 멀티플렉서(17) 및 반전기(18)를 포함한다.

4 비트의 병렬 데이터가 각각 상기 제1 멀티플렉서(12) 및 4 개의 단위 지연 기(16)에 인가된다. 상기 제1 및 제2 멀티플렉서(12, 17)는 각각 외부 클럭 신호의 한 주기의 1/4 만큼 위상차를 가지는 4 개의 클럭 신호를 인가받는다. 상기 제1 멀티플렉서(12)는 상기 병렬 데이터를 직렬화한 제1 직렬화 신호를 상기 구동기(13)에 출력한다. 상기 제2 멀티플렉서(17)는 상기 단위 지연기(16)를 각각 통과한 병렬 데이터를 직렬화한 제2 직렬화 신호를 상기 반전기(18)에 출력한다. 상기 반전기(18)는 제2 직렬화 신호에 대해 반전된 논리 레벨과, 상기 제1 직렬화 신호의 절반 정도의 진폭을 가진 신호를 출력한다. 상기 구동기(13)의 출력과 상기 반전기(17)의 출력은 출력 노드에서 합성된다.

상기 직렬 전송 장치(10)에서, 상기 프리엠퍼시스 회로(15)는 각 비트마다 상응하는 단위 지연기(16)를 하나씩 필요로 하며, 멀티플렉서(17)도 필요하다. 만약 비트의 수가 더 많다면 직렬 전송 장치(10)는 그만큼 많은 수의 단위 지연부(16)를 가져야 한다. 따라서, 종래의 직렬 전송 장치(10)는 불필요하게 많은 전력을 소모하며 넓은 면적을 차지한다.

본 발명의 목적은 프리엠퍼시스를 가지며 전력소모가 적고 면적을 작게 차지하는 직렬 전송 장치를 제공하는 것이다.

본 발명의 다른 목적은 종래의 방법에 비해 간단하게 프리엠퍼시스된 신호를 생성할 수 있는 직렬 전송 방법을 제공하는 것이다.

본 발명의 일 실시예에 따른 병렬 데이터의 직렬 전송 방법은 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 단계; 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단계; 상기 지연 신호를 반전하여 반전 신호를 생성하는 단계; 및 상기 직렬화 신호와 상기 반전 신호를 합성하여 프리엠퍼시스 신호를 생성하는 단계를 포함하며, 상기 반전 신호의 진폭은 상기 직렬화 신호의 진폭보다 작다. 상기 직렬화 신호의 한 비트의 주기 및 상기 소정의 지연 시간은 상기 병렬 데이터 신호의 한 비트의 주기의 1/n 과 동일한 시간일 수 있다.

본 발명의 다른 실시예에 따른 직렬 전송 회로는 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서, 상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단위 지연기, 상기 지연 신호를 반전하며, 진폭은 상기 직렬화 신호의 진폭보다 작은 반전 신호를 생성하는 반전기 및 상기 직렬화 신호를 구동하고, 상기 반전기와 출력 노드를 공유함으로써 상기 출력 노드에서 프리엠퍼시스 신호를 생성하도록 구성된 구동기를 포함한다.

상기 n:1 멀티플렉서는 제1 래치 및 제2 래치를 포함할 수 있다. 상기 n은 4이고, 상기 제2 래치는 제1 내지 제4 클럭 신호, 제1 내지 제4 반전 클럭 신호에 대응하여, 네 개의 병렬 데이터를 순차적으로 하나의 직렬화 신호로 출력하는 펄스드 래치일 수 있다.

본 발명의 다른 실시예에 따른 직렬 전송 회로는 n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서 및 상기 직렬화 신호를 소정의 지연시간만큼 지연한 후 반전한 신호와 상기 직렬화 신호를 합성하여 소정의 프리엠퍼시스 특성을 가진 프리엠퍼시스 신호를 생성하도록 구성된 프리엠퍼시스 회로를 포함한다. 이때 상기 프리엠퍼시스 특성에 의해 상기 프리엠퍼시스 신호는 같은 데이터가 연속할 때에는 나중 데이터에 해당하는 신호는 작은 진폭을 가지며, 다른 데이터가 연속할 때에는 나중 데이터에 해당하는 신호는 큰 진폭을 갖는다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있 을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하 게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 2는 본 발명의 일 실시예에 따른 프리엠퍼시스를 가진 직렬 전송 회로를 예시한 블록도이다. 도 2를 참조하면, 상기 직렬 전송 회로는 4 비트 병렬 데이터를 직렬 신호로 변환하여 전송하는 회로를 예시한 것이다.

상기 직렬 전송회로는 멀티플렉서(21), 구동기(22), 프리엠퍼시스 회로(23)를 포함하며, 상기 프리엠퍼시스 회로(23)는 단위 지연기(24) 및 반전기(25)를 포함한다. 상기 멀티플렉서(21)는 4비트의 데이터를 인가받고 4 개의 클럭 펄스에 따라 상기 4 비트의 데이터를 순차적으로 직렬화한 직렬화 신호를 출력한다. 상기 직렬화 신호는 각각 상기 구동기(22)와 프리엠퍼시스 회로(23)로 인가된다. 상기 프리엠퍼시스 회로(23)에 인가된 직렬화 신호는 단위 지연기(24)에서 한 단위 시간(1 unit interval)만큼 지연된 후에 반전기(25)에 인가된다. 상기 구동기(22)에서 출력된 신호와 상기 프리엠퍼시스 회로(23)에서 출력된 신호는 출력 노드에서 합성되어 전송선에 출력된다.

도 2의 프리엠퍼시스 회로(23)는 단위 지연기(24)를 하나만 포함하며, 멀티플렉서는 포함하지 않는다. 즉, 도 1의 프리엠퍼시스 회로(15)에 비해서, 3개의 단위 지연기와 하나의 멀티플렉서에 해당하는 전력 및 면적을 줄일 수 있다.

도 3은 도 2의 멀티플렉서(21)를 예시한 블록도이다. 도 3을 참조하면, 상기 멀티플렉서(21)는 4 개의 제1 래치(211)와 4 개의 제2 래치(212)를 포함한다. 상기 제1 래치(211)는 각각 1 비트의 병렬 데이터를 저장한다. 실시예에 따라 상기 제1 래치(211)는 속도가 빠른 전류 모드 논리 래치(current mode logic latch, CML latch)로 구현될 수 있다. 상기 제2 래치(212)는 상기 제1 래치(211)로부터 각각의 저장된 데이터를 제공받아 직렬화한 직렬화 신호를 출력한다. 실시예에 따라 상기 제2 래치는 4 개의 펄스드 래치(pulsed latch)로 구현될 수 있다. 이 경우, 상기 4 개의 펄스드 래치는 각각 1/4 주기의 위상차를 가지는 4 개의 클럭 신호를 인가받아 각각 정해진 시구간에만 동작하며, 래치된 데이터를 출력하는 방식으로 상기 직렬화 신호을 생성한다.

도 4는 도 3의 펄스드 래치를 설명하기 위한 회로도이고, 도 5는 도 4의 회로에 인가되는 클럭 신호의 타이밍도이다.

도 4를 참조하면, 제1 내지 제4 펄스드 래치(41, 42, 43, 44)는 각각 두 개의 스위치들을 가진 차동쌍이다. 상기 스위치들(411, 412)은 클럭 신호(CLK0)와 반전된 클럭 신호(CLK1B)를 인가받아 차동쌍의 동작을 제어한다. 상기 차동쌍의 입력 트랜지스터들(413, 414)의 게이트에는 상기 제1 래치(211)에서 출력되는 병렬 데이터가 각각 인가된다. 상시 차동쌍에 흐르는 전류는 바이어스전압(VLOAD)에 의해 조절된다.

도 4 및 도 5를 함께 참조하면, 상기 4 개의 클럭 신호(CLK0, CLK1, CLK2, CLK3)는 각각 1/4 주기의 위상차를 가지며, 상기 4 개의 반전된 클럭 신호(CLK0B, CLK1B, CLK2B, CLK3B)도 각각 1/4 주기의 위상차를 가진다.

0번 클럭 신호(CLK0)와 1번 반전 클럭 신호(CLK1B)는 각 클럭 신호 주기의 첫 1/4 구간(0ㅀ ~ 90ㅀ)에서만 동시에 '하이'이다. 만약 상기 0번 클럭 신 호(CLK0)와 1번 반전 클럭 신호(CLK1B)를 제1 펄스드 래치(41)의 스위치들(411, 412)에 인가하면 상기 제1 펄스드 래치(41)는 클럭 신호 주기의 첫 1/4 구간에서만 동작하여 입력된 병렬 데이터(IN0)를 출력(OUT)한다.

마찬가지로, 1번 클럭 신호(CLK1)와 2번 반전 클럭 신호(CLK2B)는 클럭 신호 주기의 두 번째 1/4 구간(90ㅀ ~ 180ㅀ)에서만 동시에 '하이'이다. 만약 상기 1번 클럭 신호(CLK1)와 2번 반전 클럭 신호(CLK2B)를 제2 펄스드 래치(42)의 스위치들(421, 422)에 인가하면 상기 제2 펄스드 래치(42)는 클럭 신호 주기의 두번째 1/4 구간에서만 동작하여 입력된 병렬 데이터(IN1)를 출력(OUT)한다.

이런 방식으로 각각 하나의 클럭 신호와 하나의 반전 클럭 신호가 각 펄스드 래치(41, 42, 43, 44)의 스위치들에 인가된다. 따라서, 상기 펄스드 래치(41, 42, 43, 44)는 한 클럭 신호 주기의 1/4 구간 동안 각각 동작하고 입력된 병렬 데이터를 하나씩 출력한다. 상기 펄스드 래치들(41, 42, 43, 44)의 출력 노드(OUT)는 모두 서로 연결되어 있으므로 결과적으로 4 개의 병렬 데이터(IN0, IN1, IN2, IN3)를 직렬화한 직렬화 신호가 상기 출력 노드(OUT)로부터 출력된다.

도 2로 돌아가서, 상기 직렬화 신호는 각각 구동기(22) 및 프리엠퍼시스 회로(23)에 인가된다. 상기 구동기(22)를 거쳐 출력되는 신호와 상기 프리엠퍼시스 회로(23)를 거쳐 출력되는 신호는 출력 노드에서 합성되어 프리엠퍼시스 신호가 된다.

도 6은 도 2의 직렬 전송 회로를 시뮬레이션한 결과를 나타내는 타이밍도이다. 입력되는 병렬 데이터는 유사 랜덤 이진 시퀀스(pseudo random binary sequence, PRBS)이며, 직렬화 신호의 1 비트에 해당하는 주기는 312.5 ps이고, 따라서 프리엠퍼시스 신호(preemphasis output)는 3.2Gbps의 속도를 가진다.

도 6을 참조하면, 위로부터 4 개의 병렬 데이터(D0, D1, D2, D3) 및 프리엠퍼시스 신호가 나타나 있다. 각 신호가 나타내는 데이터도 함께 나타내었다. 병렬 데이터가 입력되고 나서 약간의 지연 시간 후에 프리엠퍼시스가 적용된 직렬화 신호 즉, 프리엠퍼시스 신호가 생성된다.

상기 프리엠퍼시스 신호는 같은 논리값을 갖는 데이터가 연속할 때, 즉 00 또는 11일 때에는 상대적으로 작은 진폭으로 논리값을 나타내고, 논리값이 바뀔 때, 즉 01 또는 10에는 상대적으로 큰 진폭으로 논리값을 나타낸다. 예를 들어, 도 6의 A 구간의 병렬 데이터는 0111인데, 이에 상응하는 프리엠퍼시스 신호는 차례로 큰 진폭의 0, 큰 진폭의 1, 작은 진폭의 1 및 작은 진폭의 1의 펄스로 구성된다. 또, B 구간의 병렬 데이터는 0100인데, 이에 상응하는 프리엠퍼시스 신호는 큰 진폭의 0, 큰 진폭의 1, 큰 진폭의 0 및 작은 진폭의 0의 펄스로 구성된다.

동일한 데이터가 연속으로 발생할 때에는 상기 프리엠퍼시스 신호는 스윙하지 않으며, 낮은 진폭을 갖기 때문에 전체적인 전송 에너지를 줄일 수 있다.

종래의 직렬 전송 회로가 2개의 멀티플렉서와 병렬 데이터의 비트 수에 해당하는 단위 지연기를 필요로 하는 반면에, 본 발명의 일 실시예에 따른 프리엠퍼시스 회로를 가지는 직렬 전송 회로는 하나의 멀티플렉서와 하나의 단위 지연기만 필요로 한다. 따라서, 훨씬 작은 면적을 차지하며 훨씬 적은 전력을 소모한다. 본 발 명의 일 실시예에 따른 직렬 전송 방법은 종래의 방법에 비해 간단하게 프리엠퍼시스된 신호를 생성할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 단계;

상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단계;

상기 지연 신호를 반전하여 반전 신호를 생성하는 단계; 및

상기 직렬화 신호와 상기 반전 신호를 합성하여 프리엠퍼시스 신호를 생성하는 단계를 포함하며, 상기 반전 신호의 진폭은 상기 직렬화 신호의 진폭보다 작은 것을 특징으로 하는 병렬 데이터의 직렬 전송 방법.
제1항에 있어서, 상기 직렬화 신호의 한 비트의 주기 및 상기 소정의 지연 시간은 상기 병렬 데이터 신호의 한 비트의 주기의 1/n 과 동일한 시간임을 특징으로 하는 병렬 데이터의 직렬 전송 방법.
n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서;

상기 직렬화 신호를 소정의 지연 시간만큼 지연하여 지연 신호를 생성하는 단위 지연기;

상기 지연 신호를 반전하며, 진폭은 상기 직렬화 신호의 진폭보다 작은 반전 신호를 생성하는 반전기; 및

상기 직렬화 신호를 구동하고, 상기 반전기와 출력 노드를 공유함으로써 상기 출력 노드에서 프리엠퍼시스 신호를 생성하도록 구성된 구동기를 포함하는 것을 특징으로 하는 직렬 전송 회로.
제3항에 있어서, 상기 n:1 멀티플렉서는 제1 래치; 및 제2 래치를 포함하는 것을 특징으로 하는 직렬 전송 회로.
제4항에 있어서, 상기 n은 4인 것을 특징으로 하는 직렬 전송 회로.
제5항에 있어서, 상기 제2 래치는 제1 내지 제4 클럭 신호, 제1 내지 제4 반전 클럭 신호에 대응하여, 네 개의 병렬 데이터를 순차적으로 하나의 직렬화 신호로 출력하는 펄스드 래치인 것을 특징으로 하는 직렬 전송 회로.
n 비트의 병렬 데이터 신호들을 직렬화한 직렬화 신호를 생성하는 n:1 멀티플렉서; 및

상기 직렬화 신호를 소정의 지연시간만큼 지연한 후 반전한 신호와 상기 직렬화 신호를 합성하여 소정의 프리엠퍼시스 특성을 가진 프리엠퍼시스 신호를 생성하도록 구성된 프리엠퍼시스 회로를 포함하며,

상기 프리엠퍼시스 특성은 같은 데이터가 연속할 때에는 나중 데이터에 해당하는 신호는 작은 진폭을 가지며, 다른 데이터가 연속할 때에는 나중 데이터에 해 당하는 신호는 큰 진폭을 갖는 특성인 것을 특징으로 하는 직렬 전송 회로.