KR100779435B1

KR100779435B1 - 프리엠퍼시스 회로

Info

Publication number: KR100779435B1
Application number: KR1020060071784A
Authority: KR
Inventors: 다카노리 사에키; 야스시 아오키; 다다시 이와사키; 도시히로 나리사와; 마코토 다나카; 요이치 이이즈카; 노부히로 오오키
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2005-07-28
Filing date: 2006-07-28
Publication date: 2007-11-26
Also published as: US7345602B2; US20070024476A1; KR20070015094A; JP4832020B2; JP2007036870A

Abstract

(과제)

소비 전류의 삭감, 회로 규모의 삭감, 고속 동작을 가능하게 하는 프리엠퍼시스 회로의 제공.

(해결수단)

패럴렐 데이터를 제 1 시리얼 데이터로 변환하는 제 1 패럴렐 시리얼 변환 회로 (101₁) 와, 그 패럴렐 데이터를 제 2 시리얼 데이터로 변환하는 제 2 패럴렐 시리얼 변환 회로 (101₂) 와, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로의 제 1 및 제 2 시리얼 데이터를 입력하여 상기 제 1 시리얼 데이터의 변화점을 강조한 신호를 출력하는 혼합 회로 (103) 와, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로에, 서로 상이 다른 클록군으로 이루어지는 제 1 클록군과, 서로 상이 다른 클록군으로 이루어지는 제 2 클록군을 각각 공급하는 클록 생성 회로 (102) 를 구비하고, 상기 제 2 클록군의 제 1 상의 클록은, 상기 제 1 클록군의 제 2 상의 클록에 대응하고 있다.

프리엠퍼시스 회로

Description

프리엠퍼시스 회로{PREEMPHASIS CIRCUIT}

도 1 은 본 발명의 일 실시예의 구성을 나타내는 도면.

도 2 는 본 발명의 일 실시예의 동작을 설명하기 위한 도면.

도 3 은 본 발명의 일 실시예의 패럴렐 시리얼 변환 회로의 구성을 나타내는 도면.

도 4(a) 및 도 4(b) 는 도 3 의 패럴렐 시리얼 변환 회로의 스위치의 구성을 나타내는 도면.

도 5 는 본 발명의 일 실시예의 시리얼 인터페이스 회로의 구성을 나타내는 도면.

도 6 은 종래의 구성을 나타내는 도면.

도 7 은 도 6 의 회로의 동작을 나타내는 도면.

도 8 은 종래의 시리얼 인터페이스 회로의 구성을 나타내는 도면.

도 9 는 종래의 프리엠퍼시스 기능을 구비한 버퍼의 구성을 나타내는 도면.

도 10 은 종래의 프리엠퍼시스 회로의 구성을 나타내는 도면.

도 11 은 2-PAM/4-PAM 이퀄라이징 트랜스미터의 구성을 나타내는 도면.

도 12 는 패럴렐 데이터를 시리얼 변환하여 프리엠퍼시스를 행하는 회로의 구성을 나타내는 도면.

*도면의 주요부분에 대한 부호의 설명*

60: 지연 회로

61, 62: 프리드라이버 회로

63: 드라이버 회로

101: 패럴렐 시리얼 변환 회로

102: 8 분주 8 상 클록 생성 회로

103: 혼합 회로

104: 출력 버퍼

105: 입력 버퍼

106: 클록 엔드 데이터 리커버리 회로

107: 카운터

108: 시리얼 패럴렐 변환 회로

109: PLL

110: 프리엠퍼시스 회로

111: 플립플롭 (지연 회로)

특허문헌 1: 일본 공개특허공보 2004-88639호

특허문헌 2: 일본 공개특허공보 2002-94365호

비특허문헌 1: 토시오 타나하시 외, "인터-프로세서 통신을 위한 2Gb/s 21CH 로우-레이턴시 트랜시버 회로 (A 2Gb/s 21CH Low-Latency Transceiver Circuit for Inter-Processor Communication)", ISSC200l Digest of technical paper p.p.60-61

본 발명은, 프리엠퍼시스 회로에 관하여, 특히, 패럴렐 데이터를 시리얼 데이터로 변환하여 프리엠퍼시스하여 전송 선로에 출력하는 시리얼 인터페이스에 적용하기에 바람직한 회로에 관한 것이다.

분포 상수 회로로서 대응하는 전송 선로에 논리 신호를 송출하기 위한 출력 버퍼 회로에서, 전송 선로 상에서의 신호의 감쇠량에 따라 신호 파형을 미리 강조하여 출력하는 프리엠퍼시스 기능이 사용되고 있다. 이 종류의 출력 버퍼로서, 예를 들어 도 9 에 나타내는 바와 같은, 차동 데이터 드라이버를 사용한 회로가 종래부터 사용되고 있다 (특허문헌 1 참조). 도 9 를 참조하면, 이 차동 데이터 드라이버는, 2 개의 프리드라이버 회로 (61, 62) 와, 지연 회로 (60) 와, 최종단의 드라이버 회로 (63) 를 구비하고, 최종단의 드라이버 회로 (63) 는, 2 개의 프리드라이버 회로 (61, 62) 의 출력 신호로부터 프리엠퍼시스 신호를 생성하기 위해 2 개의 입력 신호를 감산하여 프리엠퍼시스 파형 신호를 생성하는 감산 회로가 사용되고 있다. 차동 입력 신호는 2 가지의 경로로 분기하고, 일방의 경로는 데이터 신호를 그대로 후단에 전달하고, 타방의 경로는 데이터 신호를 강화하기 위한 신호를 전달하는 제 2 경로이고, 제 1 경로에서는, 프리 드라이버 회로 (61) 에 의해 버퍼되어 최종단의 드라이버 회로 (63) 에 입력되고, 제 2 경로에서는, 데이터 신호는 지연 회로 (60) 에 의해 일정 시간의 지연이 부가된 후에, 제 2 프리 드라이버 회로 (62) 에 의해 버퍼되고, 지연 회로 (60) 에 의한 지연 시간만큼 늦어 최종단의 드라이버 회로 (63) 에 입력되고, 최종단의 드라이버 회로 (63) 에서 2 가지의 신호의 감산이 행해져, 프리엠퍼시스 파형을 갖는 차동 출력 신호가 출력된다. 최종단의 드라이버 회로 (63) 는, 프리 드라이버 회로 (61) 로부터의 차동데이터 신호를 입력으로 하고 소스가 공통 접속되어 정전류원에 접속된 제 1 차동쌍 (도시 생략) 과, 지연 회로 (60) 의 경로로부터의 지연 차동 데이터 신호를 입력으로 하여 소스가 공통 접속되어 정전류원에 접속된 제 2 차동쌍 (도시 생략) 을 구비하고, 이들 제 1, 제 2 차동쌍의 출력쌍은 공통으로 부하 회로 (도시 생략) 에 접속되어 구성된 차동 회로로 이루어진다. 지연 회로 (60) 에 의한 지연 시간은, 프리엠퍼시스하는 시간을 규정하고 있다. 지연 회로 (60) 로서는 예를 들어 버퍼 라인 또는 D 형 플립플롭 등이 사용된다.

또한, 싱글 엔드에서 신호를 출력하는 CM0S 드라이버 회로로서, 비특허공보 1, 특허문헌 2 도 참조된다. 특허문헌 2 에는, 예를 들어 도 10 에 나타내는 바와 같이, 단자 (TA) 로부터의 커런트 비트 (SO1) 를 인버터 (INV1) 에 입력하고, 인버터 (INV1) 의 출력을 제 1 출력 버퍼 (B1) 에 입력하여 (전원 VDD 와 VSS 사이에 직렬로 접속된 PMOS 트랜지스터 (P1) 와 NMOS 트랜지스터 (N1) 로 이루어지는 제 1 CMOS 인버터의 공통 게이트에 입력하고), 단자 (TB) 에서의 반전 지연 비트 신호 (SO2) 를 인버터 (INV2) 에 입력하고, 인버터 (INV2) 의 출력을 제 2 출력 버퍼 (B2) 에 입력하여 (VDD 와 VSS 사이에 직렬로 접속된 PMOS 트랜지스터 (P2) 와 NMOS 트랜지스터 (N2) 로 이루어지는 제 2 CMOS 인버터의 공통 게이트에 입력하여 ), 제 1, 제 2 출력 버퍼 (B1, B2 ; 단, 제 2 출력 버퍼 (B2) 의 출력 임피던스는, 제 1 출력 버퍼 (B1) 의 출력 임피던스보다도 높게 설정되어 있다) 의 출력을 공통으로 접속하여 전송 선로 (L) 의 일단에 접속한 구성이 개시되어 있다. 전송 선로 (L) 의 타단은, 종단 저항 (Rt) 을 개재하여 종단 전위 (VTT) 에 접속되어 있다. 또한, 도 10 의 구성에 대한 변형으로서, 비특허문헌 1 에는, 엠퍼시스 제어 신호와 그 반전 신호를 게이트 입력하여 온·오프 제어되는 NMOS 트랜지스터와 PMOS 트랜지스터를, 도 10 의 반전 지연 비트 신호 (SO2) 의 반전 신호를 공통 게이트에 입력하는 제 2 CMOS 인버터와 전원, 그라운드 사이에 각각 접속한 클록 인버터 (출력 임피던스가 엠퍼시스 제어 신호에 의해 가변되는 버퍼) 를 구비하고, 제 1 출력 버퍼와, 클록된 인버터의 출력을 접속하여 전송 선로에 접속한 구성이 개시되어 있다.

송신 등화기로서, 도 11 에 나타내는 바와 같은, 5 탭 2 PAM/4-PAM 이퀄라이징 트랜스미터도 제안되고 있다.

또한, 도 12 에 나타내는 바와 같이, 부하 저항의 귀환 제어 첨부 10:1 MUX (프리엠퍼시스 MUX, 데이터 MUX) 를 구비한 드라이버 회로도 제안되어 있다.

상기한 종래의 프리엠퍼시스 회로에서는, 시리얼 데이터를 시프트함으로써 주기 지연의 데이터를 생성하고 있다. 혹은, 차동 회로를 사용하여, 다상 클록에 의해 래치를 시프트함으로써 생성하고 있고, 회로 면적이 증대하여, 소비 전력이 증대한다는 문제가 있다. 도 6 에, 종래의 프리엠퍼시스 회로로서, 지연 회 로로서 D 형 플립플롭 (FF ; 111) 을 구비하고, 패럴렐 시리얼 변환 회로 (101) 로부터의 시리얼 데이터를 D 형 플립플롭 (111) 으로 지연시킨 지연 데이터를, 혼합 회로 (MIX ; 103) 에 입력하는 구성을 나타낸다. 8 분주 8 상 클록 생성 회로 (102) 는, 클록 신호 (CLK) 를 8 분주한 분주 클록에 기초하여 8 상 클록 (클록 주기를 tCLK 로 하면 서로 위상이 tCLK 어긋난 펄스 폭이 tCLK 인 클록) 을 생성하고, 패럴렐 시리얼 변환 회로 (101) 는, 패럴렐 데이터 (TXDAT [7 : 0]) 를, 8 분주 8 상 클록에 기초하여, 각 상의 클록 펄스에 응답하여 데이터를 시리얼에 출력한다. 패럴렐 시리얼 변환 회로 (101) 로부터의 시리얼 데이터 (A) 는, D 형 플립플롭 (111) 으로 1 클록 주기 tCLK 지연되어 시리얼 데이터 (B) 로서 출력되고 (도 7 참조), 시리얼 데이터 (A) 와 시리얼 데이터 (B) 의 반전 비트가 혼합 회로 (103) 에 입력되어, 프리엠퍼시스 (디엠퍼시스) 가 행해진다. 도 7 은, 도 6 의 구성에 대한 동작을 나타내는 타이밍도이다. 이러한 구성은, 시프트 회로를 고속 동작시키기 위해, 레이턴시의 증대, 고속 동작 한계의 저감을 초래하고 있다.

예를 들어, 도 6 에 나타낸 구성을, 고속 동작이 요구되는 도 8 에 나타내는 바와 같은, 공지한 시리얼화/디시리얼화 회로 (Serialization/Deserialization) 를 포함하는 인터페이스의 시리얼화부에 사용하면, 회로 규모의 증대, 지연 증대, 동작 한계의 억제 등의 각종 제약을 부과시키는 것이 된다. 또한, 도 8 에 있어서, 8 비트 송신 패럴렐 데이터 (TXDAT [7:0]) 를 시리얼 데이터로 변환하는 패럴렐 시리얼 변환 회로 (101) 는, 도 6 의 패럴렐 시리얼 변환 회로 (101) 에 대응하고 있다. 또한, 도 8 에 있어서, 참조 부호 110 는 프리엠퍼시스 회로, 참조 부호 104 는 출력 버퍼이다. 차동 수신 데이터 (RXT, RXC) 는, 입력 버퍼 (105) 에 입력되고, 클록 엔드 데이터 리커버리 (CDR) 회로 (106) 로 입력 데이터에 동기한 클록 및 데이터가 추출되고, 클록 엔드 데이터 리커버리 회로 (106) 로부터의 데이터는, 시리얼 패럴렐 변환 회로 (108) 로 수신 패럴렐 데이터 (RXDAT [7 : 0]) 로 변환되어, 도시되지 않은 내부 회로에 공급된다. 시리얼 패럴렐 변환 회로 (108) 에는, 클록 엔드 데이터 리커버리 회로 (106) 로부터의 클록 신호에 기초하여 분주 클록을 생성하는 카운터 (107) 로부터의 출력이 공급된다. PLL (Phase Locked Loop ; 109) 은 시스템 클록 (SCLK) 에 동기한 내부 클록 신호를 생성한다.

상기한 바와 같이, 프리엠퍼시스 회로에서, 시리얼 데이터를 시프트함으로써 주기 지연의 데이터를 생성하고 있다. 혹은, 차동 회로를 사용하여, 다상 클록에 의해 래치를 시프트함으로써 생성하고 있고, 하기에 기재된 과제를 갖고 있다.

주기 지연의 데이터를 시리얼 데이터를 시프트함으로써 생성하고 있기 때문에, 회로 면적이 증대하여, 소비 전력이 증대한다.

또한, 시프트 회로를 고속 동작시키기 위해, 레이턴시의 증대, 고속 동작 한계의 저감을 초래하고 있다.

또한, 차동 회로를 사용하고 있기 때문에, 소비 전력도 증대한다.

이로 인해, 프리엠퍼시스 회로의 종래의 설계 방식을, 고속화 등이 요구되는 시리얼화/디시리얼화 회로를 포함하는 인터페이스에 적용하는 것은, 각종 제약으로 인해, 매우 곤란하다.

본원발명은, 상기 과제를 해결하기 위한 수단으로서 개략, 이하와 같은 구성을 갖는다.

본 발명은, 프리엠퍼시스 회로에서, 지연 데이터의 생성을, 패럴렐 시리얼 변환을 병렬로 행함으로써 생성하도록 한 것이다.

보다 자세하게는, 본 발명의 1 개의 애스펙트에 관련된 프리엠퍼시스 회로는, 패럴렐 데이터로부터 시리얼 데이터로 변환하는 제 1 패럴렐 시리얼 변환 회로를 구비하고, 상기 제 1 패럴렐 시리얼 변환 회로로부터 출력되는 시리얼 데이터와 상기 시리얼 데이터를 소정의 지연 시간 지연시킨 지연 시리얼 데이터에 기초하여, 상기 시리얼 데이터의 논리값이 천이되었을 때에, 프리엠퍼시스한 진폭의 신호를 생성하는 프리엠퍼시스 회로로서, 상기 제 1 패럴렐 시리얼 변환 회로와 상기 패럴렐 데이터를 공통으로 입력하고, 상기 패럴렐 데이터를 시리얼 데이터로 변환하는 제 2 패럴렐 시리얼 변환 회로를 또한 구비하고, 상기 제 2 패럴렐 시리얼 변환 회로의 변환 타이밍을, 상기 제 1 패럴렐 시리얼 변환 회로의 변환 타이밍으로부터 상기 소정의 지연 시간 늦춤으로써, 상기 제 2 패럴렐 시리얼 변환 회로로부터 상기 지연 시리얼 데이터가 생성된다.

본 발명에 관련된 프리엠퍼시스 회로는, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로로부터 각각 출력되는 제 1 시리얼 데이터 및 제 2 시리얼 데이터 (지연 시리얼 데이터) 를 입력하여 상기 제 1 시리얼 데이터의 변화점을 강조한 신호를 출력하는 혼합 회로와, 상기 제 1 및 제 2 패럴렐 시리얼 변환 회로에, 서로 상이 다른 클록 신호로 이루어지는 제 1 다상 클록 신호와, 서로 상이 다른 클록 신호로 이루어지는 제 2 다상 클록 신호를 각각 공급하는 클록 생성 회로를 구비하고, 상기 제 2 다상 클록 신호의 제 1 상의 클록은, 상기 제 1 다상 클록 신호의 제 1 상의 클록은, 상기 소정의 지연 시간에 대응하여 위상이 어긋나고 있다.

본 발명에 관련된 프리엠퍼시스 회로에서, 상기 제 1 및 제 2 패럴렐 시리얼 회로의 적어도 하나는, 상기 병렬 데이터를 구성하는 병렬 비트 데이터의 대응하는 위치인 비트 데이터를 각각 수취하여, 출력단이 공통으로 접속되고, 상기 제 1 및 제 2 다상 클록 신호 중 대응하는 클록 신호를 각각 받아, 그 클록 신호가 제 1 값일 때, 온되어 입력된 비트 데이터를 출력하고, 그 클록 신호가 제 2 값일 때, 오프하는, 복수의 스위치를 구비한 구성으로 해도 된다.

본 발명에 관련된 프리엠퍼시스 회로에서, 상기 혼합 회로는, 전송로에 시리얼로 출력해야 할 제 1 시리얼 데이터를 입력하여 구동하는 제 1 버퍼와, 상기 제 1 시리얼 데이터를 지연시켜 반전한 신호를 입력하여 구동하는 제 2 버퍼 (제 2 버퍼의 출력 임피던스는 제 1 버퍼의 출력 임피던스보다도 높거나, 가변 제어된다) 를 구비하고 있다.

본 발명의 다른 애스펙트에 관련된 인터페이스 회로는, 시리얼화/디시리얼 화 회로를 구비하고, 디시리얼화 회로로서, 시리얼 수신 데이터로부터 로크 신호 및 데이터 신호를 추출하는 클록 엔드 데이터 리커버리 회로와, 상기 클록 엔드 데이터 리커버리 회로에서 추출된 동기 클록 신호에 기초하여 상기 클록 엔드 데이터 리커버리 회로로부터의 데이터를 패럴렐 데이터로 변환하는 패럴렐 시리얼 회로를 구비하고, 송신 패럴렐 데이터를 시리얼화하여 전송 선로에 출력하는 시리얼화 회로에, 상기한 본 발명에 관련된 프리엠퍼시스 회로를 구비하고 있다.

발명을 실시하기 위한 최선의 형태

상기한 본 발명에 대해 더욱 상세하게 서술하기 위해 첨부 도면을 참조하여 이것을 설명한다. 본 발명은, 패럴렐 데이터를 공통으로 입력하여 상기 패럴렐 데이터를 시리얼 데이터로 변환하는 제 1 및 2 의 패럴렐 시리얼 변환 회로 (101₁, 101₂) 를 구비하고, 제 2 패럴렐 시리얼 변환 회로 (101₂) 의 변환 타이밍을, 제 1패럴렐 시리얼 변환 회로 (l01₁) 의 변환 타이밍으로부터 소정의 지연 시간 늦추는 것으로, 제 2 패럴렐 시리얼 변환 회로 (101₂) 부터는, 제 1 패럴렐 시리얼 변환 회로 (101₁) 부터의 제 1 시리얼 데이터 (A) 를 지연시킨 제 2 시리얼 데이터 (B) 가 출력되고, 제 1 및 제 2 시리얼 데이터 (A, B) 에 기초하여, 제 1 시리얼 데이터 (A) 의 논리값이 천이되었을 때에, 프리엠퍼시스한 진폭의 신호를 생성하여 출력하는 혼합 회로 (103) 를 구비하고 있다. 제 1 및 제 2 패럴렐 시리얼 변환 회로 (101₁, 101₂) 에 대해, 서로 상이 다른 클록군으로 이루어지는 제 1 다상 클록 신호와, 서로 상이 다른 클록군으로 이루어지는 제 2 다상 클록 신호를 각각 공급하는 클록 생성 회로 (102) 를 구비하고, 제 2 다상 클록 신호의 제 1 상의 클록은, 제 1 다상 클록 신호의 제 1 상의 클록과는 위상이 어긋나고, 제 2 시리얼 데이터 (B) 는, 제 1 시리얼 데이터 (A) 를 클록 주기 지연시킨 것과 등가로써 이루어진다.

본 발명에 있어서, 제 1 및 제 2 패럴렐 시리얼 변환 회로 (101₁, 101₂) 의 적어도 하나는, 패럴렐 데이터를 구성하는 병렬 비트 데이터가 대응하는 위치의 비트 데이터를 각각의 입력단에 받고, 출력단이 공통으로 접속되어, 제 1 및 제 2 다상 클록 신호 중, 대응하는 클록을 각각 받아, 그 클록 신호가 제 1 값일 때, 온되어 입력된 비트 데이터를 출력하고, 그 클록 신호가 제 2 값일 때, 오프하는 병치된 복수의 스위치 (10₁∼10₈) 를 구비하고 있다. 다상 클록 신호의 각 클록 신호는, 기준 클록을 N 분주하고, 기준 클록 주기 tCK 의 N 배에 대해 tCK 씩 어긋나 제 1 값을 취하는 제 1 내지 제 N 의 클록 신호로 이루어진다. 이하, 실시예에 의거하여 설명한다. 또한, 이하에서는, 8 비트 패럴렐 데이터를 시리얼화하여 출력하는 예에 대해 설명하는데, 본 발명은 이러한 구성에만 제한되는 것이 아닌 것은 물론이다.

실시예

도 1 은, 본 발명의 실시예의 구성을 나타내는 도면이다. 도 1 을 참조하면, 본 발명의 일 실시예는, 클록 신호를 입력하여, 8 분주 8 상 클록을 생성하는 8 분주 8 상 클록 생성 회로 (102) 와, 8 분주 8 상 클록 생성 회로 (102) 로부터의 8 상 클록 (클록 주기를 tCLK 로 하면 서로 위상이 tCLK 어긋나, 펄스 폭이 tCLK) 을 입력하고, 8 비트 패럴렐 데이터 (TXDAT [7 : 0]) 를 입력하여, 각 상의 클록 펄스에 응답하여 데이터를 시리얼에 출력하는 제 1, 제 2 패럴렐 시리얼 변환 회로 (101₁, 101₂) 를 구비하고, 제 1, 제 2 패럴렐 시리얼 변환 회로 (101₁, 101₂) 로부터 출력되는 시리얼 데이터 (A, B) 는, 혼합 회로 (MIX ; 103) 에 입력된다. 시리얼 데이터 (A) 를 출력하는 제 1 패럴렐 시리얼 변환 회로 (101₁) 에는, 8 분주 8 상 클록 생성 회로 (102) 로부터 공급되는 8 상 클록으로서 제 1 다상 클록 (CLK0, CLK1, CLK2,···CLK7) 이 공급되는 것으로 하면 , 시리얼 데이터 (B) 를 생성하는 제 2 패럴렐 시리얼 변환 회로 (101₂) 에는, 제 1 다상 클록보다도, 1 클록 주기 tCLK 분, 위상이 늦은 제 2 다상 클록 (CLK1, CLK2,···CLK7, CLK0) 이 공급된다. 즉, 제 1 패럴렐 시리얼 변환 회로 (101₁) 의 1 상 클록이 CLK0 인 데 대해, 제 2 패럴렐 시리얼 변환 회로 (101₂) 의 1 상 클록은 CLK1 이다.

또한, 제 1 패럴렐 시리얼 변환 회로 (101₁), 제 2 패럴렐 시리얼 변환 회로(101₂) 는 8 비트 패럴렐 데이터 (TXDAT [7 : 0]) 를, 시리얼 비트로 변환하고 있는데, 본 발명은 이러한 구성에 제한되는 것이 아니고, 예를 들어 4 비트 패럴렐 데이터 (TXDAT [3 : 0]) 를, 시리얼 비트로 변환하는 구성의 경우, 8 분주 8 상 클록을 생성하는 8 분주 8 상 클록 생성 회로 (102) 는, 4 분주 4 상 클록을 생성하는 4 분주 4 상 클록 생성 회로에, 치환하여 구성된다.

도 1 의 혼합 회로 (MIX ; 103) 는, 예를 들어, 도 10 에 나타낸 바와 같이, 시리얼 데이터 (A ; 도 10 의 SO1) 를 입력으로 하는 제 1 인버터 (도 10 의 INV1) 와, 제 1 인버터의 출력을 입력으로 하는 제 1 출력 버퍼 (도 10 의 B1) 와, 시리 얼 데이터 (B) 를 반전한 신호 (도 10 의 SO2) 를 입력으로 하는 제 2 인버터 (도 10 의 INV2) 와, 제 2 인버터의 출력을 입력으로 하는 제 2 출력 버퍼 (도 10 의 B2) 를 구비하고, 제 2 출력 버퍼의 임피던스를 제 1 출력 버퍼의 임피던스보다 높게 설정하는 것과 같은 구성으로 해도 된다. 혹은, 그 제 1 출력 버퍼 (도 10 의 B1) 와, 출력 임피던스가 엠퍼시스 제어 신호 (및 그 반전 신호) 에 의해 가변되는 버퍼를 구비하고, 이들 버퍼의 출력을 공통으로 접속한 구성으로 해도 된다. 즉, 특허문헌 2 에 개시되는 다른 구성, 혹은, 상기 서술한 비특허문헌 1 등에 기재되는 임의의 구성으로 해도 된다.

도 2 는, 도 1 에 나타낸 본 발명의 일 실시예의 동작을 설명하기 위한 도면이고, 도 2(a) 는 8 비트 패럴렐 데이터 (송신 데이터 ; TXDAT [7: 0]) 를 나타내고, 도 2(b) 는, 제 1 패럴렐 시리얼 변환 회로 (101₁) 에 공급되는 8 분주 8 상 클록을 나타내고 있다. 또한, 8 비트 패럴렐 데이터 (송신 데이터 ; TXDAT [7: 0]) 는, 시리얼 데이터 (B) 에 있어서 8 비트째의 데이터 (TXDAT7) 를 출력하는 관계에서, TXDAT [3: 0] 와 TXDAT [7 : 4] 로, 출력 유지 타이밍을 늦추고 있지만, 8 비트째의 데이터 (TXDAT7) 만을 1 클록분 어긋나게 해도 된다.

도 2(c) 는, 제 1 패럴렐 시리얼 변환 회로 (101₁) 로부터의 시리얼 데이터 (A) 와 제 2 패럴렐 시리얼 변환 회로 (101₂) 로부터의 시리얼 데이터 (B) 의 타이밍 관계를 나타내는 도면이다. 도 2(d) 는, 시리얼 데이터 (A, B) 의 내용의 일례와, 혼합 회로 (MIX ; 103) 의 출력 신호 파형의 일례를 나타내는 도면이다.

도 2(d) 에 나타내는 바와 같이, 시리얼 데이터 (A ; 커런트 비트) 가 1, 지연 데이터인 시리얼 데이터 (B) 의 반전 비트가 1 일 때, 송출해야 할 논리 1 의 신호에 대하여, 프리엠퍼시스가 행해져 레벨 Voh1 (프리엠퍼시스 시의 하이 레벨)로 설정된다 (단, Voh1<전원 전압 VDD).

또한, 시리얼 데이터 (A ; 커런트 비트) 가 1, 시리얼 데이터 (B) 의 반전 비트가 0 일 때, 송출해야 하는 논리 1 의 신호에 대해 디엠퍼시스가 행해져, 레벨 Voh1 로부터 레벨 Voh2 (디엠퍼시스 시의 하이 레벨) 로 설정된다 (단, VTT<Voh2<Voh1). 또한, 도 2(d) 의 VTT 는, 전송 선로 (L) 의 종단 전위이다 (도 10 참조).

시리얼 데이터 (A ; 커런트 비트) 가 0, 시리얼 데이터 (B ; 반전 프레 비트) 가 0 일 때, 송출해야 할 논리 0 의 신호에 대해 프리엠퍼시스가 행해져, 레벨 Vol1 (프리엠퍼시스 시의 로우 레벨) 로 설정된다 (단 Vol1>전원 전압 (VSS)).

시리얼 데이터 (A ; 커런트 비트) 가 0, 시리얼 데이터 (B) 의 반전 비트가 1 일 때, 송출해야 할 논리 0 의 신호에 대해 디엠퍼시스가 행해져, 레벨 Vol1 로부터 레벨 Vol2 (디엠퍼시스 시의 로우 레벨) 로 설정된다 (단, VSS<Vol1<Vol 2<VTT).

도 3 은, 도 1 에 나타낸 본 발명의 일 실시예의 패럴렐 시리얼 변환 회로 (101₁, 101₂) 의 구성의 일례를 나타내는 도면이다. 도 3 을 참조하면 , 이 패럴렐 시리얼 변환 회로는, 8 비트 패럴렐 데이터 (TXDAT0∼TXDAT7) 을 입력하고, 도 1 의 8 분주 8 상 클록 생성 회로 (102) 로부터의 8 상 클록 신호 (CLK0∼CLK7) 를 각각 입력으로 하고, 출력이 공통으로 접속되는 8 개의 스위치 (10₁∼10₈ ; 각 스위치는 동일 구성) 를 구비하고 있다. 스위치 (10₁∼10₈) 는, 각각, 입력되는 클록 신호 (CLK0∼CLK7) 가 하이 레벨인 동안에, 입력한 데이터를 출력한다. 스위치 (10₁∼10₈) 는, 각각 입력되는 클록 신호 (CLK0∼CLK7) 가 로우 레벨인 동안에, 오프 상태 (출력은 하이 임피던스 상태) 가 된다. 도 2(b) 에 나타낸 바와 같이, 제 1 상~제 8 상의 클록 신호 (CLK0∼CLK7) 는, 클록 신호 (CLK) 를 8 분주한 분주 클록으로부터 생성되고, 서로 tCLK 위상이 어긋나, tCLK 인 동안에 하이 레벨로 되고, 하이 레벨 기간이 중첩되지 않기 때문에, 출력 단자로부터는, 입력된 8 비트 패럴렐 데이터 (TXDAT0∼TXDAT7) 에 대해, 클록 사이클 (tCLK) 마다 순서대로, 비트 데이터 (TXDAT0∼TXDAT7) 가, 순차 시리얼로 출력된다. 도 4 에, 스위치 (10₁∼10₈) 의 구성의 2 가지의 예를 나타낸다.

도 4(a) 는, 전원과 GND 사이에 직렬로 접속된 PMOS 트랜지스터 (PM1) 와 NMOS 트랜지스터 (NM1) 를 구비하고, 데이터 신호와 클록 신호 (CLK) 를 입력하는 부정 논리 회로 (NAND1) 와, 데이터 신호와 클록 신호 (CLK) 의 반전 신호 (인버터 (INV1) 의 출력) 를 입력하는 부정 논리화 회로 (NOR1) 를 구비하고, NAND1, NOR1 의 출력은 PMOS 트랜지스터 (PM1), NMOS 트랜지스터 (NM1) 의 게이트에 각각 입력된다. 클록 신호 (CLK) 가 하이 레벨일 때, 데이터가 하이 레벨인 경우, NAND1 의 출력은 로우 레벨, NOR1 의 출력은 로우 레벨이 되고, PMOS 트랜지스터 (PM1) 가 온되고, NMOS 트랜지스터 (NM1) 는 오프되어, 출력은 하이 레벨이 되고, 데이터가 로우 레벨인 경우, NAND1 의 출력은 하이 레벨, NOR1 의 출력은 하이 레벨이 되어, PMOS 트랜지스터 (PM1) 가 오프되고, NMOS 트랜지스터 (NM1) 가 온되어, 출력은 로우 레벨이 된다. 혹은, 도 4(b) 에 나타내는 바와 같이, 클록 (CLK) 신호와 그 반전 신호로 온·오프가 제어되는 NMOS 트랜지스터 (NM2), PMOS 트랜지스터 (PM2) 와, 데이터를 인버터 (INV2) 에서 반전한 신호를 게이트에 입력으로 하는 PMOS 트랜지스터 (PM1) , NMOS 트랜지스터 (NM1) 를 전원, GND 사이에, PM2, PM1, NM1, NM2의 순서대로 직렬로 접속한 클록된 인버터로 구성해도 된다. 또한, 도 3 의 스위치 (10₁∼10₈) 는, 도 4 에 나타낸 구성 이외에도, 임의의 3 스테이트 정전 버퍼로 구성해도 된다.

도 5 는, 본 발명의 일 실시예의 프리엠퍼시스 회로를 구비한 인터페이스 (Serialization/Deserialization) 의 구성을 나타내는 도면이다. 디시리얼화 (Deserialization) 회로로서, 차동 수신 데이터 (RXT, RXC) 를 입력 버퍼 (105) 에서 받고, 입력 데이터에 동기한 클록 및 데이터를 추출하는 클록 엔드 데이터 리커버리 (CDR) 회로 (106) 를 구비하여, 클록 엔드 데이터 리커버리 회로 (106) 로부터의 시리얼 데이터는, 시리얼 페럴렐 변환 회로 (108) 에서 수신 패럴렐 데이터 (RXDAT [7 : 0]) 로 변환되고, 수신 패럴렐 데이터 (RXDAT [7 : 0]) 는, 도시되지 않은 내부회로에 공급된다 (인터페이스가 DIMM (Dual Inline Memory Module) 에 탑재되는 경우, 그 인터페이스로부터 메모리에 공급된다). 또한, 시리얼 패럴렐 변환 회로 (108) 에는, 클록 데이터 리커버리 회로 (106) 로부터의 클록 신호에 기초하여 분주 클록을 생성하는 카운터 (107) 로부터의 출력이 공급되고, 8 클록 사이클마다, 수신 패럴렐 데이터 (RXDAT [7 : 0]) 가 출력된다.

한편, 시리얼화 회로 (Serialization) 에서는, 송신 패럴렐 데이터 (TXDAT [7 : 0]) 는, 도 1 을 참조하고 설명한 것과 같이, 제 1, 제 2 패럴렐 시리얼 변환 회로 (101₁, 101₂) 에서 각각 시리얼 데이터 (A) 와 1 클록 주기 지연된 시리얼 데이터 (B) 로 변환되고, 시리얼 데이터 (A) 와 시리얼 데이터 (B) 는 혼합 회로 (MIX ; 103) 에 공급된다. 8 분주 8 상 클록 생성 회로 (102) 는, 도 1 의 8 분주 8 상 클록 생성 회로 (102) 와 동일하고, 시스템 클록 (SCLK) 을 입력하는 PLL 회로 (109) 로부터의 내부 클록 신호 (시스템 클록 (SCLK) 에 위상 동기되어 있다) 를 입력하여 이것을 8 분주하고, 제 1 의 8 상 클록과, 제 1 의 8 상 클록으로부터 1 클록 주기 위상의 어긋난 제 2 의 8 상 클록을 생성하고, 제 1, 제 2 패럴렐 시리얼 변환 회로 (101₁, 101₂) 에 각각 공급한다. 프리엠퍼시스 회로를 구성하는 혼합 회로 (103) 가 싱글 엔드 출력인 경우, 차동 회로 (출력 버퍼 ; 104) 는, 싱글 엔드 출력을 받아, 차동 출력된다.

이상 본 발명을 상기 실시예에 의거하여 설명하였는데, 본 발명은, 상기 실시예의 구성에만 한정되는 것이 아니고, 본 발명의 범위 내에서 당업자라면 실시할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

본 발명에 의하면, 주기 지연의 데이터의 생성을, 패럴렐 시리얼 변환을 병렬로 실시하는 구성으로 한 것에 의해, 차동 회로를 사용하지 않고서, 고속 동작 회로를 삭감함으로써, 타이밍 완화, 레이턴시 저감, 동작 한계의 향상, 회로의 삭감 등을 얻는다.

Claims

패럴렐 데이터를 수신하여 상기 패럴렐 데이터를 제 1 시리얼 데이터로 변환하여 출력하는 제 1 패럴렐 시리얼 변환 회로;

상기 제 1 패럴렐 시리얼 변환 회로로부터 출력되는 상기 제 1 시리얼 데이터 및 상기 제 1 시리얼 데이터로부터 소정 지연 시간만큼 지연된 제 2 시리얼 데이터를 수신하여, 상기 제 1 시리얼 데이터의 천이에 응답하여 프리 엠퍼시스한 진폭의 신호를 생성하는 혼합 회로;

상기 제 1 패럴렐 시리얼 변환 회로와 공통으로 상기 패럴렐 데이터를 수신하여, 상기 패럴렐 데이터를 제 2 시리얼 데이터로 변환하여 출력하는 제 2 패럴렐 시리얼 변환 회로; 및

상기 제 2 패럴렐 시리얼 변환 회로의 변환 타이밍을, 상기 제 1 패럴렐 시리얼 변환 회로의 변환 타이밍으로부터 상기 소정의 지연 시간만큼 지연시키는 회로를 구비하고,

상기 혼합 회로에 의해 수신된 상기 소정 지연 시간만큼 지연된 제 2 시리얼 데이터는 상기 제 2 패럴렐 시리얼 변환 회로에 의해 생성되는, 프리엠퍼시스 회로.
제 1 항에 있어서,

상기 제 2 패럴렐 시리얼 변환 회로의 변환 타이밍을 지연시키는 회로는,

상기 제 1 패럴렐 시리얼 변환 회로 및 상기 제 2 패럴렐 시리얼 변환 회로에, 서로 상 (相) 이 다른 클록 신호로 이루어지는 제 1 다상 (多相) 클록 신호와, 서로 상이 다른 클록 신호로 이루어지는 제 2 다상 클록 신호를 각각 생성하여 공급하는 클록 생성 회로를 포함하고,

상기 제 2 다상 클록 신호의 제 1 상의 클록은 상기 제 1 다상 클록 신호의 제 1 상의 클록으로부터 상기 소정 지연 시간에 대응하는 시간만큼 시프트되는, 프리엠퍼시스 회로.
제 1 항에 있어서,

상기 제 1 및 제 2 패럴렐 시리얼 변환 회로의 적어도 하나는 병치된 복수의 스위치를 포함하고,

상기 스위치는 상기 패럴렐 데이터를 형성하는 복수의 비트 데이터의 대응하는 비트 데이터를 입력으로서 수신하고, 공통으로 접속된 출력단을 갖고, 상기 제 1 및 제 2 다상 클록 신호의 대응하는 클록 신호를 수신하여, 상기 클록 신호가 제 1 값일 때 턴온되어 거기에 제공된 비트 데이터를 출력하고, 상기 클록 신호가 제 2 값일 때 턴오프되는, 프리엠퍼시스 회로.
제 1 항에 있어서,

상기 혼합 회로가 프리엠퍼시스된 진폭의 신호를 출력하고 있는 상태에서, 다음의 후속하는 시리얼 데이터의 논리값이 변하지 않는다면, 상기 혼합 회로는 디 엠퍼시스된 진폭의 신호를 출력하는, 프리엠퍼시스 회로.
제 1 항에 있어서,

상기 혼합 회로는,

상기 제 1 시리얼 데이터 및 상기 제 2 시리얼 데이터의 비트 데이터의 반전에 대응하는 신호를 각각 수신하는 제 1 버퍼 및 제 2 버퍼를 포함하고,

상기 제 1 및 제 2 버퍼는 공통으로 접속된 출력단을 가지며,

상기 제 2 버퍼는, 상기 제 1 버퍼의 출력 임피던스보다 더 높은 출력 임피던스를 갖거나, 엠퍼시스를 제어하는 제어 신호에 의해 가변적으로 제어되는 출력 임피던스를 갖는, 프리엠퍼시스 회로.
패럴렐 데이터를 공통으로 수신하여 상기 패럴렐 데이터를 시리얼 데이터로 각각 변환하는 제 1 및 제 2 패럴렐 시리얼 변환 회로;

상기 제 2 패럴렐 시리얼 변환 회로가 상기 제 1 패럴렐 시리얼 변환 회로로부터 출력되는 제 1 시리얼 데이터로부터 지연된 제 2 시리얼 데이터를 출력하도록, 상기 제 2 패럴렐 시리얼 변환 회로의 변환 타이밍을, 상기 제 1 패럴렐 시리얼 변환 회로의 변환 타이밍으로부터 소정의 지연 시간만큼 지연시키는 회로; 및

상기 제 1 및 제 2 패럴렐 시리얼 변환 회로로부터 출력되는 상기 제 1 및 제 2 시리얼 데이터를 수신하고, 상기 제 1 및 제 2 시리얼 데이터에 기초하여, 상기 제 1 시리얼 데이터의 변화점에서 진폭을 강조하여 획득된 신호를 생성하여 출 력하는 회로를 구비하는 프리엠퍼시스 회로를 포함하는, 반도체 디바이스.
제 6 항에 있어서,

상기 프리엠퍼시스 회로가 강조된 진폭의 신호를 출력하고 있는 상태에서, 다음의 후속하는 제 1 시리얼 데이터의 논리값이 변하지 않는다면, 상기 프리엠퍼시스 회로는 디엠퍼시스된 진폭의 신호를 출력하는, 반도체 디바이스.
수신된 시리얼 데이터로부터 클록 신호 및 데이터 신호를 추출하는 클록 및 데이터 리커버리 회로;

상기 클록 및 데이터 리커버리 회로로부터 추출된 동기 클록 신호에 기초하여, 상기 클록 및 데이터 리커버리 회로로부터의 데이터를 패럴렐 데이터로 변환하는 회로; 및

전송 라인에 대해 전송 데이터를 출력하는 프리엠퍼시스 회로로서, 제 1 항에 기재된 프리엠퍼시스 회로를 구비하는, 시리얼 인터페이싱 회로.