CN215300600U - 从设备 - Google Patents

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Abstract

本公开的实施例涉及从设备。一种串行外围接口(SPI)设备包括：串行时钟(SCK)焊盘，接收串行时钟；第一施密特触发器和第二施密特触发器，直接电连接到SCK焊盘，以响应于串行时钟的上升沿和下降沿而选择性地分别生成第一时钟和第二时钟；第一触发电路和第二触发电路，由第一时钟和第二时钟进行时钟控制，以将数据比特输出到数据节点；复用器，具有耦合到数据节点上的输入和耦合到驱动电路系统上的输出；以及驱动电路系统，经由主入从出(MISO)焊盘传输数据。

Description

从设备
技术领域
本公开涉及串行数据传输领域，并且尤其涉及用于串行数据传输的从架构，该从架构在时钟脉冲收入和数据输出之间具有足够低的延迟，以使可以在时钟脉冲的任一边沿传输数据的传输模式成为可能。
背景技术
同步串行通信被用于许多电子设备中。一种这样的同步串行通信标准被称为串行外围接口(SPI)。在图1中示出用于实现SPI的架构的概念版本。这里，可以看出SPI使用主单元2和从单元8。
主单元2包括时钟发生器3，时钟发生器生成串行时钟SCK信号，该串行时钟SCK信号用于同步主单元2和从单元8之间的数据传输，并且将其通过SCK焊盘4发送到从单元8。主单元2还包括数字逻辑6(例如包括移位寄存器)，数字逻辑在每个时钟周期期间通过将数据比特输出到主出从入(MOSI)焊盘7而将数据比特发送到从单元8，并且经由主入从出(MISO)焊盘5从所述从单元接收数据比特。
从单元8经由其自身的SCK焊盘9接收SCK信号，该SCK信号由触发电路(flip flop)FF采样以产生SCK_Sample信号，并且用于对数字逻辑11(包括例如移位寄存器)进行时钟控制。在每个时钟周期期间，数字逻辑11经由MOSI焊盘10从主单元2接收输入数据比特，并且经由MISO焊盘6将(通过处理输入数据生成的)输出数据比特输出到主单元2。
从单元8的“回路”延迟是SCK焊盘9和MISO焊盘6之间的路径中的延迟的总和，并且定义了在经由SCK焊盘9收入串行时钟SCK信号的脉冲和经由MISO焊盘6输出下一个输出数据比特之间的延迟。为了使能全双工SPI通信，从单元8的回路延迟应该使得收入SCK信号的脉冲与经由MISO焊盘6输出下一个数据比特之间的延迟小于SCK信号的周期的一半减去所需的建立时间(在传输输出数据的位之后)，该所需的建立时间用于为SCK信号的下一个脉冲准备下一个输出数据比特。在数学上，这意味着期望满足以下条件：
Tpadins+Tpadouts<Tsck/2-Tset
其中，Tpadins是在收入SCK信号的脉冲和输出SCK_Sample信号之间的延迟，Tpadout是在SCK_Sample信号和由数字逻辑11经由MISO焊盘6完成数据比特的输出之间的延迟，Tsck是SCK信号的周期，并且 Tset是如上定义的建立时间。注意，Tset也可以被定义为数字逻辑11经由MISO焊盘6输出当前数据比特和SCK信号到逻辑低的转换之间的延迟。
在图2中示出现有技术的从单元12的实现方案。这里，从单元12 经由其SCK焊盘13在从单元的输入/输出IO RING(输入输出环)处接收SCK信号。施密特触发器14使用该SCK信号来产生ZOUTSCK信号，然后通过电平移位器15将该ZOUTSCK信号电平移位到较低电压域，并且该ZOUTSCK信号的电平移位版本被标记为时钟CLK信号并且被传递到核心(控制器)。CLK信号由反相器16反相，并且复用器18接收CLK 信号以及CLK信号的反相版本作为输入。时钟相位信号(CPHA)和时钟极性信号(CPOL)(它们用于定义SCLK信号的格式)由逻辑17接收，该逻辑基于此生成用于复用器18的控制信号EDGE。基于EDGE信号，复用器向触发器90的时钟输入输出CLK信号或CLK信号的反相信号。触发器90的数据输入接收输入数据比特(经由MOSI焊盘24从主单元接收，或者从所述从单元的控制器接收)，并且当由来自复用器18的输出进行时钟控制时，触发器90在其Q输出传递输出数据比特，以生成 DATA_in信号，该信号被输入到IO RING内的数字逻辑20(该数字逻辑可以由使能信号EN0选择性地使能)。数字逻辑20可以包含(例如)复用器，并且在接收到DATA_in信号后将数据比特输出提供到电平移位器 21，电平移位器将所述数据比特的电压移位到较高电压域。驱动电路系统22经由MISO焊盘23将数据比特从电平移位器21传输到主单元。
该现有技术从单元12实现方案的回路延迟可以计算如下：
Tloop＝Tschmittrx+TlsHtoL+Tclk_Rc+Tinv+Tmux+Tff+Tdl+TlsLtoH+Tdri 其中Tschmittrx是在SCK焊盘处接收SCK信号和施密特触发器14输出 ZOUTSCK信号之间的延迟，TlsHtoL是电平移位器15从ZOUTSCK信号产生CLK信号的延迟，Tclk_Rc是将CLK信号从电平移位器15运送到反相器16和复用器18的线路的电阻/电容RC延迟，Tinv是接收CLK 信号的反相器和输出CLK信号的反相版本之间的延迟，Tmux是通过复用器90的信号传播延迟，Tff是当触发器90被时钟控制时和当DATA_in 信号由触发电路90输出时之间的延迟，Tdl是通过数字逻辑20的传播延迟，TlsLtoH是电平移位器将数字逻辑20的输出移位到较高电压域的延迟，并且Tdri是通过驱动电路系统22以及其中的任何预驱动电路系统的传播延迟的总和。
不幸的是，这种设计并不能满足上面针对最大SPI通信速度(例如，高频全双工通信模式)所表达的回路延迟要求，尤其是当在从单元内采用厚氧化物设备时以及当这些设备被欠驱动时。
因此，需要进一步开发SPI系统，以便允许SPI标准所允许的最大 SPI通信速度。
实用新型内容
根据本实用新型，可以克服上述技术问题，有助于实现以下优点：允许SPI标准所允许的最大SPI通信速度。
本文公开了一种用于通过串行数据总线与主设备通信的从设备。该从设备包括串行时钟输入焊盘以及数据采样电路系统，串行时钟输入焊盘被配置为接收串行时钟的串行时钟输入焊盘，数据采样电路系统直接电连接到串行时钟输入焊盘并且由串行时钟操作。数据采样电路系统能够在串行时钟的每个边沿处采样输出数据(并且数据采样电路系统采样的边沿是可选择的并且可以在串行时钟的每个周期改变)，并且将采样的输出数据输出到数字电路。驱动电路系统被配置为从所述数字电路接收采样的输出数据且经由数据输出焊盘将先前接收的采样的输出数据输出到所述主设备。
该数据采样电路系统包括：第一施密特触发器，被配置为响应于串行时钟的上升沿而选择性地生成时钟脉冲；第一触发电路，由来自第一施密特触发器的时钟脉冲进行时钟控制，并且被配置为接收输出数据；第二施密特触发器，被配置为响应于串行时钟的下降沿而选择性地生成时钟脉冲；以及第二触发电路，由来自第二施密特触发器的时钟脉冲进行时钟控制，并且被配置为接收输出数据。由逻辑电路生成的逻辑信号选择哪个施密特触发器和触发电路对被选择(例如，逻辑信号对于给定的采样操作选择第一施密特触发器和第一触发电路，或者对于给定的采样操作选择第二施密特触发器和第二触发电路)。第一和第二触发电路的输出在节点处被耦合，以产生待输出到数字电路的采样的输出数据。
根据某些实施例，从设备还包括电平移位器，所述电平移位器被配置为将经由数据输入焊盘从所述主设备接收的输入数据从较低电压域移位到较高电压域；并且其中所述输出数据基于所述输入数据。
根据某些实施例，从设备还包括复用器，所述复用器被配置为从所述第一施密特触发器和所述第二施密特触发器的所述输出接收输入并且向电平移位器提供输出，所述电平移位器将所述复用器的所述输出从较高电压域移位到较低电压域以产生要被路由到核心电路系统的时钟信号。
根据某些实施例，从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从定义所述串行时钟的形式的控制信号生成用于所述第一施密特触发器、所述第二施密特触发器和所述复用器的控制信号。
根据某些实施例，从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从定义所述串行时钟的形式的控制信号生成用于所述第一施密特触发器和所述第二施密特触发器的控制信号。
根据某些实施例，从所述数据采样电路系统接收采样的所述输出数据的所述数字电路包括复用器。
根据某些实施例，从所述串行时钟输入焊盘到所述数据采样电路系统的所述直接电连接通过核心电路系统被路由，并且回到输入输出环中，到达所述数据采样电路系统。
根据某些实施例，从所述串行时钟输入焊盘到所述数据采样电路系统的所述直接电连接仅通过输入输出环被路由。
根据某些实施例，从设备还包括：施密特触发器，被配置为接收所述串行时钟；以及电平移位器，被配置为将来自所述施密特触发器的输出从较高电压域移位到较低电压域以产生待路由到核心电路系统的时钟信号。
根据某些实施例，从设备根据串行外围接口SPI标准来操作。
根据某些实施例，所述数据采样电路系统包括：第一时钟脉冲生成器，被配置为响应于所述串行时钟的上升沿而选择性地生成第一时钟脉冲；第一存储元件，由来自所述第一时钟脉冲生成器的第一时钟脉冲进行时钟控制并且被配置为接收所述输出数据；第二时钟脉冲生成器，被配置为响应于所述串行时钟的下降沿而选择性地生成第二时钟脉冲；以及第二存储元件，由来自所述第二时钟脉冲生成器的所述第二时钟脉冲进行时钟控制并且被配置为接收所述输出数据；其中所述第一存储元件和所述第二存储元件的输出在节点处被耦合以产生待输出到所述数字电路的采样的所述输出数据。
根据某些实施例，所述第一时钟脉冲生成器还被配置为响应于所述串行时钟的所述上升沿而生成所述第一时钟脉冲生成器的时钟脉冲的反相；所述第一存储元件也由来自所述第一时钟脉冲生成器的所述时钟脉冲的所述反相进行时钟控制；所述第二时钟脉冲生成器还被配置为响应于所述串行时钟的所述下降沿而生成所述第二时钟脉冲生成器的时钟脉冲的反相；以及所述第二存储元件也由来自所述第二时钟脉冲生成器的所述时钟脉冲的所述反相进行时钟控制。
根据某些实施例，从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从时钟相位信号和时钟极性信号生成使能信号；并且其中所述第一时钟脉冲生成器、所述第一存储元件、所述第二时钟脉冲生成器和所述第二存储元件由所述使能信号使能。
根据一个方面，提供了一种用于使用串行外围接口SPI标准与主设备通信的从设备，从设备包括：串行时钟输入SCK焊盘，从所述主设备接收串行时钟；主出从入MOSI焊盘，从所述主设备接收数据；电平移位器，将经由所述MOSI焊盘从所述主设备接收到的数据从较低电压域移位到较高电压域；第一施密特触发器，直接电连接到所述SCK焊盘以接收所述串行时钟并且响应于所述串行时钟的上升沿而生成第一时钟；第一触发电路，接收输出数据并且由所述第一时钟进行时钟控制以将数据比特输出到数据节点；第二施密特触发器，直接电连接到所述SCK焊盘以接收所述串行时钟，并且响应于所述串行时钟的下降沿而生成第二时钟；第二触发电路，接收输出数据并且由所述第二时钟进行时钟控制以将数据比特输出到所述数据节点；以及驱动电路系统，被耦合到主入从出MISO焊盘并且经由所述MISO焊盘将数据从所述数据节点传输到所述主设备。
根据某些实施例，从所述SCK输入焊盘到所述第一施密特触发器和所述第二施密特触发器的所述直接电连接通过核心电路系统而被路由，并且回到输入输出环中，到达所述第一施密特触发器和所述第二施密特触发器。
根据某些实施例，从所述串行时钟输入焊盘到所述第一施密特触发器和所述第二施密特触发器的所述直接电连接仅通过输入输出环而被路由。
根据某些实施例，从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从定义所述串行时钟的形式的控制信号生成用于所述第一施密特触发器和所述第二施密特触发器的控制信号。
根据某些实施例，第一触发电路具有时钟输入，所述时钟输入直接电连接到所述第一施密特触发器的输出以接收所述第一时钟；并且所述第二触发电路具有时钟输入，所述时钟输入直接电连接到所述第二施密特触发器的输出以接收所述第二时钟。
根据某些实施例，从设备还包括数字逻辑，所述数字逻辑具有耦合到所述数据节点的输入和耦合到所述驱动电路系统的输出。
根据某些实施例，所述数字逻辑包括复用器。
附图说明
图1是SPI架构的现有技术概念版本的框图。
图2是SPI从设备的实际现有技术实现方案的框图。
图3是根据本公开的SPI从设备的第一实施例的框图。
图4是根据本公开的SPI从设备的第二实施例的框图。
图5是示出在图3至图4的SPI从设备的操作中的SCK信号、 SCLK_sample信号、以及MISO焊盘处的信号的时序图。
具体实施方式
以下公开内容使得本领域技术人员能够制造和使用本文公开的主题。在不脱离本公开的精神和范围的情况下，本文描述的一般原理可应用于除以上详述的那些实施例和应用外的实施例和应用。本公开不旨在被限制于所示出的实施例，而是要被赋予与本文所公开或建议的原理和特征相一致的最宽范围。
现在参考图3描述的是新的从设计30，该从设计具有足够低的回路延迟，使得可以实现SPI标准所允许的最大SPI通信速度，但是应当理解，本文描述的原理可以应用于利用串行时钟进行同步的任何串行接口标准。通常，与现有技术相比，通过在没有第一电平移位SCK的情况下直接将SCK信号路由到数据采样电路系统内的一对施密特触发器，并且通过使用施密特触发器来生成用于触发器的时钟信号以使得能够在 SCK信号的上升沿或下降沿选择性地对数据进行采样，这种新的从设计充分地减少了回路延迟以允许高频全双工通信，其中对于串行时钟的每个脉冲，可选择和可改变一次采样沿。
注意，从设计30包括标在标题IO RING下面的单元和标在标题 CORE下面的控制电路系统。具体而言，从设计30经由SCK焊盘13接收SCK信号。虽然如在现有技术图2中那样，仍然在IO RING中使用施密特触发器14和电平移位器15来产生CLK(用于传递到CORE)，但是注意，数据采样电路系统40(下面将描述)不是基于CLK信号来工作的。相反，SCK信号直接通过IO RING和CORE路由到CORE内的数据采样电路系统40。
数据采样电路系统40包括接收SCK信号的一对施密特触发器31 和32。逻辑电路系统37从CPHA信号和CPOL信号生成用于施密特触发器31和32以及用于触发电路33和34的控制信号EDGE。根据正执行的操作和/或要经由MISO焊盘23发送的输出数据(标记为OUTPUTDATA)，控制信号EDGE用于使能施密特触发器31和触发电路33，或者使能施密特触发器32和触发电路34。
当被使能时，施密特触发器31在SCK信号的上升沿上输出脉冲信号CP1及其反相CP1INV，并且这些信号又对触发电路33进行时钟控制，从而致使该触发电路在SCK信号的上升沿上对OUTPUT DATA进行采样且将所述数据作为DATA_in信号输出到数字逻辑35。当施密特触发器 31和触发电路33被使能时，施密特触发器32和触发电路34被禁用。
当被使能时，施密特触发器32在SCK信号的下降沿上输出脉冲CP2 及其反相CP2INV，并且这些信号又对触发电路34进行时钟控制，从而致使该触发电路在SCK信号的下降沿上对OUTPUT DATA进行采样并且将所述数据作为DATA_in信号输出到数字逻辑35。当施密特触发器32 与触发电路34被使能时，施密特触发器31与触发电路33被禁用。
因此，数据采样电路系统40能够在SCK信号的任一边沿输出 DATA_in信号的新比特(将经由MISO焊盘23被传输到主设备)。
诸如复用器之类的数字逻辑35在接收到DATA_in时提供数据比特输出到驱动电路系统36，该驱动电路系统经由MISO焊盘23将数据比特传输到主设备。注意，数字逻辑35在通过电平移位器39之后由EN0 信号使能。
与图2的现有技术设计相比，SCK信号不被电平移位，消除了由于复用器在CLK和CLK的反相信号之间切换而引起的延迟，并且消除了由于CLK信号的长路由而引起的RC延迟。因此，图3的从设计的回路延迟为：
Tloop＝Tschmitt_sclk+Tff+Tdl+Tdri
其中，Tschmitt_sclk是通过施密特触发器31和32的传播延迟，Tff是触发器33和34被时钟控制时和DATA_in被输出时之间的延迟，Tdl是通过数字逻辑35的传播延迟，并且Tdri是通过驱动电路系统36以及其中的任何预驱动电路系统的传播延迟的总和。该回路延迟低到足以使能高频双工通信，即使在该从设计内的晶体管具有厚栅极氧化物(例如，厚度为大约
Figure DEST_PATH_GDA0003260754990000091
的栅极氧化物)并且被欠驱动(例如，在大约1.8V)时也如此。例如，对于图2的架构，回路延迟约为11.5ns，而对于图3的设计，回路延迟约为6.4ns，这小于SPI规范对于高频全双工操作所允许的最大回路延迟(约6.56ns)。
在图4中展示此从设计30'的第二实施例。这里，注意SCK信号直接通过IO RING路由到数据采样电路系统40，而不通过CORE。此外，在此请注意，CLK是由于将IO RING内的复用器41的输出通过电平移位器42传递而生成的，复用器从施密特触发器31接收CP1并且从施密特触发器32接收CP2作为输入并且由控制信号EDGE控制。在其它方面，图4的从设计30'与图3的从设计30相同并且操作相同。
从设计30'的回路延迟也是：
Tloop＝Tschmitt_sclk+Tff+Tdl+Tdri
其中，Tschmitt_sclk是通过施密特触发器31和32的传播延迟，Tff是触发电路33和34被时钟控制时和DATA_in被输出时之间的延迟，Tdl是通过数字逻辑35的传播延迟，并且Tdri是通过驱动电路系统36以及其中的任何预驱动电路系统的传播延迟的总和。如同图4的设计一样，回路延迟约为6.4ns。
在上述从设计30和从设计30'中，回路延迟Tloop低到足以满足希望条件：在收入SCK信号的脉冲和经由MISO焊盘6输出下一个数据比特之间的延迟小于SCK信号的周期的一半减去所需的建立时间(在传输输出数据的位之后)，该所需的建立时间用于为SCK信号的下一个脉冲准备下一个输出数据比特。在数学上，这意味着满足上文所述的以下条件：
Tpadins+Tpadouts<Tsck/2-Tset
这可以通过参考图5的时序图容易地观察到。可以观察到，Tpadins 是SCK信号的上升沿和SCK_Sample信号的上升沿之间的延迟，Tpadouts 是SCK_Sample信号的上升沿与和由数字逻辑11经由MISO焊盘6输出数据比特的完成之间的延迟，Tsck是SCK信号的周期，并且Tset是如上定义的建立时间(并且如图所示，是由数字逻辑11经由MISO焊盘6 输出当前数据比特的完成和SCK信号到逻辑低的转换之间的延迟)。
需要重复的是，这里公开的原理可应用于其它串行接口标准，例如 I2C，并且决不限于SPI标准。实际上，所示的示例仅仅是示例性的。
虽然已经关于有限数量的实施例描述了本公开，但是受益于本公开的本领域技术人员将理解，可以想到不脱离如本文公开的本公开的范围的其它实施例。因此，本公开的范围应当仅由所附权利要求限定。

Claims (21)

1.一种从设备，所述从设备用于通过串行数据总线与主设备通信，其特征在于，所述从设备包括：
串行时钟输入焊盘，被配置为接收串行时钟；
数据采样电路系统，直接电连接到所述串行时钟输入焊盘，并且由所述串行时钟操作，以在所述串行时钟的每个边沿处对输出数据进行采样，并且将采样的所述输出数据输出到数字电路；以及
驱动电路系统，被配置为从所述数字电路接收采样的所述输出数据，并且经由数据输出焊盘将先前接收的采样的所述输出数据输出到所述主设备。
2.根据权利要求1所述的从设备，其特征在于，所述数据采样电路系统包括：
第一施密特触发器，被配置为响应于所述串行时钟的上升沿而选择性地生成第一时钟脉冲；
第一触发电路，由来自所述第一施密特触发器的所述第一时钟脉冲进行时钟控制并且被配置为接收所述输出数据；
第二施密特触发器，被配置为响应于所述串行时钟的下降沿而选择性地生成第二时钟脉冲；以及
第二触发电路，由来自所述第二施密特触发器的所述第二时钟脉冲进行时钟控制并且被配置为接收所述输出数据；
其中所述第一触发电路和所述第二触发电路的输出在节点处被耦合，以产生待输出到所述数字电路的采样的所述输出数据。
3.根据权利要求2所述的从设备，其特征在于，所述从设备还包括电平移位器，所述电平移位器被配置为将经由数据输入焊盘从所述主设备接收的输入数据从较低电压域移位到较高电压域；并且其中所述输出数据基于所述输入数据。
4.根据权利要求2所述的从设备，其特征在于，所述从设备还包括复用器，所述复用器被配置为接收来自所述第一施密特触发器和所述第二施密特触发器的输出的输入、并且向电平移位器提供输出，所述电平移位器将所述复用器的所述输出从较高电压域移位到较低电压域以产生要被路由到核心电路系统的时钟信号。
5.根据权利要求4所述的从设备，其特征在于，所述从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从定义所述串行时钟的形式的控制信号生成用于所述第一施密特触发器、所述第二施密特触发器和所述复用器的控制信号。
6.根据权利要求2所述的从设备，其特征在于，所述从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从定义所述串行时钟的形式的控制信号生成用于所述第一施密特触发器和所述第二施密特触发器的控制信号。
7.根据权利要求1所述的从设备，其特征在于，从所述数据采样电路系统接收采样的所述输出数据的所述数字电路包括复用器。
8.根据权利要求1所述的从设备，其特征在于，从所述串行时钟输入焊盘到所述数据采样电路系统的所述直接电连接通过核心电路系统被路由，并且回到输入输出环中，到达所述数据采样电路系统。
9.根据权利要求1所述的从设备，其特征在于，从所述串行时钟输入焊盘到所述数据采样电路系统的所述直接电连接仅通过输入输出环被路由。
10.根据权利要求1所述的从设备，其特征在于，所述从设备还包括：施密特触发器，被配置为接收所述串行时钟；以及电平移位器，被配置为将来自所述施密特触发器的输出从较高电压域移位到较低电压域以产生待路由到核心电路系统的时钟信号。
11.根据权利要求1所述的从设备，其特征在于，所述从设备根据串行外围接口SPI标准来操作。
12.根据权利要求1所述的从设备，其特征在于，所述数据采样电路系统包括：
第一时钟脉冲生成器，被配置为响应于所述串行时钟的上升沿而选择性地生成第一时钟脉冲；
第一存储元件，由来自所述第一时钟脉冲生成器的第一时钟脉冲进行时钟控制并且被配置为接收所述输出数据；
第二时钟脉冲生成器，被配置为响应于所述串行时钟的下降沿而选择性地生成第二时钟脉冲；以及
第二存储元件，由来自所述第二时钟脉冲生成器的所述第二时钟脉冲进行时钟控制并且被配置为接收所述输出数据；
其中所述第一存储元件和所述第二存储元件的输出在节点处被耦合以产生待输出到所述数字电路的采样的所述输出数据。
13.根据权利要求12所述的从设备，其特征在于：
所述第一时钟脉冲生成器还被配置为响应于所述串行时钟的所述上升沿而生成所述第一时钟脉冲生成器的时钟脉冲的反相；
所述第一存储元件也由来自所述第一时钟脉冲生成器的所述时钟脉冲的所述反相进行时钟控制；
所述第二时钟脉冲生成器还被配置为响应于所述串行时钟的所述下降沿而生成所述第二时钟脉冲生成器的时钟脉冲的反相；以及
所述第二存储元件也由来自所述第二时钟脉冲生成器的所述时钟脉冲的所述反相进行时钟控制。
14.根据权利要求12所述的从设备，其特征在于，所述从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从时钟相位信号和时钟极性信号生成使能信号；并且其中所述第一时钟脉冲生成器、所述第一存储元件、所述第二时钟脉冲生成器和所述第二存储元件由所述使能信号使能。
15.一种从设备，所述从设备用于使用串行外围接口SPI标准与主设备通信，其特征在于，所述从设备包括：
串行时钟输入SCK焊盘，从所述主设备接收串行时钟；
主出从入MOSI焊盘，从所述主设备接收数据；
电平移位器，将经由所述MOSI焊盘从所述主设备接收到的数据从较低电压域移位到较高电压域；
第一施密特触发器，直接电连接到所述SCK焊盘以接收所述串行时钟并且响应于所述串行时钟的上升沿而生成第一时钟；
第一触发电路，接收输出数据并且由所述第一时钟进行时钟控制以将数据比特输出到数据节点；
第二施密特触发器，直接电连接到所述SCK焊盘以接收所述串行时钟，并且响应于所述串行时钟的下降沿而生成第二时钟；
第二触发电路，接收输出数据并且由所述第二时钟进行时钟控制以将数据比特输出到所述数据节点；以及
驱动电路系统，被耦合到主入从出MISO焊盘并且经由所述MISO焊盘将数据从所述数据节点传输到所述主设备。
16.根据权利要求15所述的从设备，其特征在于，从所述SCK焊盘到所述第一施密特触发器和所述第二施密特触发器的所述直接电连接通过核心电路系统而被路由，并且回到输入输出环中，到达所述第一施密特触发器和所述第二施密特触发器。
17.根据权利要求15所述的从设备，其特征在于，从所述串行时钟输入焊盘到所述第一施密特触发器和所述第二施密特触发器的所述直接电连接仅通过输入输出环而被路由。
18.根据权利要求15所述的从设备，其特征在于，所述从设备还包括逻辑电路系统，所述逻辑电路系统被配置为从定义所述串行时钟的形式的控制信号生成用于所述第一施密特触发器和所述第二施密特触发器的控制信号。
19.根据权利要求15所述的从设备，其特征在于：所述第一触发电路具有时钟输入，所述时钟输入直接电连接到所述第一施密特触发器的输出以接收所述第一时钟；并且所述第二触发电路具有时钟输入，所述时钟输入直接电连接到所述第二施密特触发器的输出以接收所述第二时钟。
20.根据权利要求15所述的从设备，其特征在于，所述从设备还包括数字逻辑，所述数字逻辑具有耦合到所述数据节点的输入和耦合到所述驱动电路系统的输出。
21.根据权利要求20所述的从设备，其特征在于，所述数字逻辑包括复用器。
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