CN114978202A - 一种支持多模式串行化的i/o发送器电路 - Google Patents

Abstract

本发明涉及一种用于支持多模式串行化的I/O发送器电路(100)，包括串行器(103)。该串行器(103)包括：多个FI FO缓冲器(101)；多个触发器(102)；0度相移时钟和90度相移时钟；以及多路复用器；该多个触发器(102)包括第一锁存器、第二锁存器、第三触发器和第四触发器，用于保持数据准备就绪并将数据分级，以用于后续的多路复用；其中，列读指针从每个FI FO缓冲器(101)读取一位数据；根据0度相移时钟和90度相移时钟的频率，将数据采样到各个触发器(102)中；通过0度相移时钟和90度相移时钟经由多路复用器输出数据。

Description

一种支持多模式串行化的I/O发送器电路

技术领域

本发明涉及串行化，具体涉及一种支持多模式串行化的输入/输出(I/O)发送器电路。

背景技术

通常情况下，为了支持多模式串行化，可以将多个专用的串行器实例化，并在输出处将其多路复用到单个驱动器。但是，由于个别的时序路径，因此很难实现时序收敛。除此之外，对于去加重和预加重的均衡，通常是沿主驱动器使用个别的驱动器。这将产生额外的焊盘电容，从而降低了发送路径的整体性能和时序。

US9310830B2公开了一种高速I/O数据系统，其中，第一计算机芯片包括数据传输系统，第二计算机芯片包括数据接收系统。数据通道传输不归零编码(NRZ)数据信号，时钟通道将已转发的时钟信号从数据传输系统传输到数据接收系统。数据传输系统包括第一差分串行化发送器，其用于从脉冲数据中生成不归零编码(NRZ)数据信号。该数据传输系统还包括第二差分串行化发送器，用于生成转发时钟信号。第一多相发送时钟生成器产生用于第一和第二差分串行化发送器的发送时钟信号。数据接收系统包括用于接收和解串NRZ数据信号的数据接收器和解串行器，并且包括多相接收时钟生成器，从而从已转发的时钟信号中生成用于解串数据接收器的接收时钟信号。

US9281969B2公开了一种可配置的多模式驱动器和接收器。通信系统的实施例包括通信信道、与该通信信道耦合的第一设备和第二设备。第一设备包括驱动器装置，用于驱动通信信道上的数据信号，该驱动器装置包括用于接收和驱动数据信号的电路，其中该电路可配置用于驱动器电路装置的终端电阻，并且多个电路中的每个电路包括一个或多个电路单元，该电路单元可配置用于驱动器设备的均衡控制。第二设备包括接收器，以从通信信道接收数据信号作为输入。第一设备或第二设备包括可配置电路元件，为系统提供信号反射控制。

US8912933B1公开了一种串行器，该串行器具有将N位并行数据从相对较慢的时域传输到相对较快的时域的传输级，以及将并行数据转换为串行化数据的串行化级。在传输级和串行化级之间是更新级，该更新级缓冲数据，并且可用于在N-1操作模式和N+1操作模式之间切换串行器。

前述参考文献致力于提供多模式串行化。然而，它们具有许多局限性和缺点。例如，传输均衡器体系结构通过这样的方式获得未来数据，即向数据路径添加管道级延迟，然后将当前周期的数据用作未来数据，而将前一周期的数据用作当前数据。这具有增加1个周期延迟(即，延迟输出)的负面影响。而且，现有技术仅利用其它信号如片上终结(OCT)来控制输出驱动器的驱动强度。因此，仍然需要一种用于支持多模式串行化的改进I/O发送器电路。

发明内容

如下的本发明内容简述提供了对本发明的某些方面的基本理解。该内容简述不是本发明的广泛概述，其唯一的目的是以简化的形式呈现本发明的一些概念，作为后文中更详细描述的序言。

本发明的一个目的是提供一种可配置串行化，其使用相同的输入/输出(I/O)发送器并支持4比1和2比1串行器的模式，具有包括去加重和预加重的均衡特征。

本发明的另一个目的是提供一种通过多个比率的发送器(TX)驱动器段实现可配置的均衡系数和模式。

本发明的又一个目的是提供一种可配置的合并输入/输出(I/O)，从而提供高速串行化路径和旁路发送路径，以允许以低焊盘电容进行直接异步传输。

本发明的又一个目的是使用输出使能来控制输出驱动器的驱动强度和焊盘上的终结，从而允许更宽松的片上终结(OCT)时序以防止争用。

因此，可以通过遵循本发明的教导来实现这些目的。本发明涉及一种用于支持多模式串行化的I/O发送器电路，所述I/O发送器电路包括串行器；其特征在于，所述串行器包括多个先进先出(FIFO)缓冲器、多个触发器、0度相移时钟、90度相移时钟以及多路复用器；所述多个触发器包括第一锁存器、第二锁存器、第三触发器和第四触发器，以保持数据准备就绪并将数据分级，用于后续的多路复用；其中，列读指针从每个FIFO缓冲器中读取一位数据；其中根据0度相移时钟和90度相移时钟的频率，将数据采样到各个触发器中；其中通过0度相移时钟和90度相移时钟经由多路复用器输出所述数据。

本发明还涉及一种用于支持4比1串行化的I/O发送器电路操作方法，其特征在于，所述方法包括以下步骤：通过列读指针从每个FIFO缓冲器读取数据位；通过两个锁存器和两个触发器从每个FIFO缓冲器中捕获输出；以及基于0度相移时钟和90度相移时钟，通过多路复用器从两个锁存器和两个触发器输出所述数据。

此外，本发明还涉及一种用于支持2比1串行化的I/O发送器电路操作方法，其特征在于，所述方法包括以下步骤：通过列读指针从每个FIFO缓冲器读取数据位；通过两个锁存器和两个触发器从每个FIFO缓冲器中捕获输出；确定2比1模式的串行化；操作0度相移时钟以驱动相同的时钟信号；由第二个锁存器代替第三触发器路径；以及通过多路复用器从第二锁存器或第四触发器输出所述数据。

结合本文下面提供的详细描述并适当参照附图，本发明的前述和其他目的、特征、方面和优点将变得更容易理解。

附图说明

为了可以详细理解本发明的上述特征，以上简要概述的本发明的更具体描述可以通过实施例来引出，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本发明的典型实施例，因此不应视为对本发明范围的限制，因为本发明可允许其他的等效实施例。

通过参照以下附图，本发明的这些和其他特征、益处和优点将变得显而易见，相同的附图标记指代整个视图中的相同结构，其中：

图1示出了根据本发明实施例的4比1串行器的基本结构图。

图2示出了根据本发明实施例的4比1串行器结构的时序图。

图3示出了根据本发明实施例的在时钟路径上添加2个多路复用器(mux)且在D2触发器的数据路径中添加1个附加多路复用器(mux)用于2比1串行化的示意图。

图4示出了根据本发明实施例的2比1串行器结构的时序图。

图5示出了根据本发明实施例的结合有均衡逻辑的4比1串行器结构的示意图。

图6示出了根据本发明实施例的均衡逻辑图。

图7示出了根据本发明实施例的添加用于旁路和终结的附加逻辑的示意图。

图8示出了根据本发明实施例的当接收转变为传输情形下所采用早期输出使能(OE)来选择电阻补偿(RCOMP)驱动器码的示意图。

图9示出了根据本发明实施例的早期输出使能(OE)的图。

图10示出了根据本发明实施例的具有串行器的输入/输出(I/O)发送器的整体图。

具体实施方式

根据需要，在此公开了本发明的详细实施例。然而，应当理解，所公开的实施例仅仅是本发明的示例，其可以以各种形式实施。因此，本文公开的具体结构和功能细节不应解释为限制性的，而仅作为权利要求的基础。应当理解的是，附图及其详细描述并非旨在将本发明限制为所公开的特定形式，相反地，本发明将覆盖落入权利要求书所定义的本发明范围内的所有修改、等同形式和替代形式。在本申请中通篇所使用的术语中，词语“可以(may)”表示允许的意义(即意味着有可能)，而不是强制性的意义(即必须)。类似地，词语“包括(include、including、includes)”表示包括但不限于。此外，除非另有说明，否则词语“一(a、an)”表示“至少一个”，词语“复数(plurality)”表示一个或多个。在使用缩写词或技术术语的情况下，它们表示在该技术领域公认的通用含义。

在下文中，通过各种实施方式参照附图来描述本发明，其中在附图中使用的附图标记在整个说明书中对应于相似的元件。然而，本发明可以许多不同的形式实施，并且不应被解释为限于本文阐述的实施例。相反地，提供的实施例使得本公开变得充分且完整，并将向本领域技术人员充分传达本发明的范围。在以下的详细描述中，为所描述的实施方式的各个方面提供了数值和范围。这些数值和范围仅应被视为示例，而无意于限制权利要求的范围。另外，许多材料被认定为适合于实施的各个方面。这些材料将被视为示例性的，并且不意图限制本发明的范围。

参照附图1至10，将对本发明进行更详细的描述。

本发明涉及一种用于支持多模式串行化的输入/输出(I/O)发送器电路(100)，该I/O发送器电路(100)包括串行器(103)；其特征在于，所述串行器(103)包括多个先进先出(FIFO)缓冲器(101)、多个触发器(102)、0度相移时钟、90度相移时钟以及多路复用器；该多个触发器包括第一锁存器、第二锁存器、第三触发器和第四触发器，用于保持数据准备就绪并将数据分级，以用于后续的多路复用。其中，列读指针从每个FIFO缓冲器(101)读取一位数据；根据0度相移时钟和90度相移时钟的频率，将数据采样到各个触发器(102)中；通过0度相移时钟和90度相移时钟经由多路复用器输出数据，如图1所示。

根据本发明的实施例，该串行器(103)包括四个FIFO缓冲器(101)，每个FIFO缓冲器耦合到多个触发器(102)的其中一个触发器以支持4比1的串行化。

根据本发明的实施例，首先将待发送数据存储在命名为FIFO U0、U1、U2、U3的多个FIFO缓冲器(101)中。列读指针读出4位数据，即从每个FIFO缓冲器读出一位数据。然后，由2个锁存器和2个触发器捕获来自每个FIFO的输出(D0、D1、D2、D3)。当来自0度相移时钟(clk_a)的信号为高电平时，第一输出D0被采样到D0锁存器中。当来自90相移时钟(clk_b)的信号为高电平时，第二输出D1由D1锁存器采样。第三输出D2在clk_a的下降沿由D2触发器采样，而最终输出D3在clk_b的下降沿由D3触发器采样。使用多个触发器(102)的目的是使数据保持就绪并将其分级，以用于后续的4比1多路复用。在4比1串行化模式下，clk_a由0度相移时钟(也称为“clkφ_0”)驱动，而clk_b由90度相移时钟驱动(也称为“clkφ_90”)驱动。4比1串行多路复用器(其中2位选择来自clk_a和clk_b)从4个锁存器/触发器中获取数据，并将它们逐一输出。例如：

1)当clk_a为0且clk_b为1时，将D0锁存器作为输出传输；

2)当clk_a为0且clk_b为0时，将D1锁存器作为输出传输；

3)当clk_a为1且clk_b为0时，将D2触发器作为输出传输；

4)当clk_a为1且clk_b为1时，将D3触发器作为输出传输。

如图2所示的结构实现了4比1的串行化。注意，为简单起见，在图中将数据A、B、C、D、E等描述为一位(single-bit)数据。本发明可以扩展到任何数量的位。例如，A、B、C、D、E等可以分别表示2位数据，其中2位用作1位输出使能(OE)和1位高或低输出信号电平。

根据本发明的实施例，其中串行器(103)还包括三个多路复用器，它们分别耦合到0度相移时钟、90度相移时钟和第三触发器，以支持2比1的串行化，如图3和图4所示。

根据本发明的实施例，可以容易地扩展I/O发送器电路(100)以支持2比1的串行化操作。在这种模式下，只有单一操作时钟，即0度相移时钟或clk_φ_0。当2比1模式为‘1’时，该clk_φ_0被驱动至clk_b，而同时‘1’被驱动至clk_a。

参考图3，在时钟路径上增加了2个多路复用器(mux)，在D2触发器的数据路径中增加了1个附加多路复用器(mux)。当2比1模式为“1”时，D2触发器路径被D1锁存器代替。本质上，此时4比1多路复用器仅选择D1锁存器或D3触发器来输出。

根据本发明的实施例，串行器(103)还包括附加多路复用器(mux)，其添加到多个FIFO缓冲器(101)的第一FIFO缓冲器中，以支持I/O的均衡。

根据本发明的实施例，存在两种类型的均衡，例如但不限于去加重和预加重。如果先前数据(或过去数据)的值相同，则去加重均衡会试图削弱当前数据。如果下一个数据(或未来数据)的值相反，则预加重均衡会试图削弱当前数据。因此，均衡取决于当前数据、过去数据和未来数据。例如，假设传输FIFO输出的顺序为U0、U1、U2、U3。对于U0，未来数据是U1，过去数据是上一个周期的U3。对于U1，未来数据为U2，过去数据为U0。对于U2，未来数据为U3，过去数据为U1。对于U3，未来数据是下一个周期的U0，过去数据为U2。获取U0的过去数据很简单，即通过将当前的U3触发或延迟到下一个周期。获取U3的未来数据(即下一个周期的U0)则需要做更多的工作。

根据本发明的实施例，可以通过向FIFO U0添加额外的多路复用器来减少关于1个周期延迟的常规问题，如图5所示。如果列读指针为0，则U0的多路复用器将读出‘A’和‘E’。‘E’是‘D’的未来数据。如果列读指针为1，则U0的多路复用器将读出‘E’和‘I’，其中‘I’是‘H’的未来数据。换句话说，在当前周期中，U0的多路复用器同时从传输FIFO中读出当前数据和未来数据。

图5示出了具有均衡逻辑(104)的4比1串行器(103)和具有5个复用器的传输FIFO缓冲器，以输出4个当前数据+1个未来数据。

根据本发明的实施例，在实现2比1的串行化模式时，存储在传输FIFO缓冲器中的数据向左移位1，并且每2个FIFO位置加倍(即，‘A’、‘A’、‘B’、‘B’等)。进一步地，在周期0，当列读指针为0时，对于D1，当前数据为‘A’；其过去数据是D0，即‘Z’；而其未来数据是D2，即‘A’。对于D3，其当前数据为‘B’；其过去数据为D2，即为‘A’；其未来数据为D0_未来，为‘C’。在周期1，当列读指针为1时，对于D1，当前数据为‘C’；其过去数据是D0，即‘B’；而其未来数据是D2，即‘C’。对于D3，其当前数据为‘D’；其过去数据为D2，即为‘C’；其未来数据为D0_未来，为‘D’。

均衡逻辑(104)如图6所示。均衡逻辑(104)包含两个选择位，表1中概括了其运行状况。

表1：

“非阻抗匹配”(Non_impmatch)的主要功能是能够在均衡状态下配置在焊盘上可观测的Ron。以去加重为例，在非阻抗匹配设置为“1”的情况下，在均衡状态下，串行器(103)的输出将简单地关闭驱动器，以实现较弱的驱动强度。这将导致焊盘上可观测的Ron弱于预均衡状态。在非阻抗匹配设置为“0”的情况下，不是关闭驱动器，而是开启当前状态的相反极性，从而在主驱动器和均衡驱动器之间形成争用，以改变驱动器焊盘的电压电平。简而言之，借助于上拉(pull-up)驱动器和下拉(pull-down)驱动器之间的电阻分压器来实现均衡效果。由于现在焊盘上有两个电阻路径，因此可以将电路简化为戴维宁等效电路，在该电路中，在预均衡状态下，焊盘上可观测的戴维宁电阻(Rthevenin)将等于焊盘上可观测的Ron。

对于均衡选择(eq_sel)选项，在均衡选择<1：0>等于2’b00的场景下，表示未启用任何均衡，因此输出将等于当前位。在均衡选择<1：0>等于2’b01的情况下，表示启用了去加重均衡，将根据过去位与当前位之间的关系来确定输出。如果当前位与过去位处于相同状态，则串行器(103)的输出将使用非阻抗匹配设置所描述的其中一种方法来削弱驱动器。

在均衡选择<1：0>等于2’b10的场景下，表示启用了预加重，将根据未来位和当前位之间的关系确定输出。如果未来位与当前位的极性相反，则串行器(103)的输出将使用非阻抗匹配设置所描述的方法之一来削弱驱动器。

在均衡选择<1：0>等于2’b11的情况下，与预加重非常相似，唯一的区别是串行器(103)的输出为反相的。

根据本发明的实施例，I/O发送器电路(100)还包括来自外部逻辑和旁路复用器(106)的旁路路径，以允许直接的异步通信和接收模式的终结。

根据本发明的实施例，I/O发送器电路(100)还包括输出使能引脚，以控制输出驱动器的驱动强度以及焊盘上的终结。

根据本发明的实施例，旁路路径的支持使得能够在非时序关键路径进行直接异步通信和接收(RX)模式终结类型的控制。根据本发明的实施例，增加了旁路路径，其中绕过串行器(103)以从外部逻辑直接驱动而不经过该传输数据路径(FIFO/管线/均衡/锁存器/触发器)。启用旁路模式后，将clk_a和clk_b都强制设置为11，并且4比1串行化多路复用器(mux)将仅从D3路径获取，该路径也被绕到(利用附加的旁路多路复用器(106))输入旁路数据。

根据本发明的实施例，I/O发送器电路(100)包括附加逻辑，以处理从输出方向(写入或发送)到输入方向(读取或接收)的转换。为了控制从读取到写入的转换(或从写入到读取的转换)，采用了输出使能(OE)信号。在发送过程中，当输出使能(OE)为高电平时，通过传输FIFO的正常路径(如前所述)将行经数据路径并在焊盘上被驱除。当输出使能(OE)为低电平时，输出驱动器将处于三态(即关闭并且不驱动任何东西)。可选地，当输出使能(OE)为低电平时，实际上可以打开输出驱动器，尽管驱动强度较弱，但在接收操作期间有助于焊盘上的信号完整性。这也称为片上终结(OCT)，或在某些系统中称为片内终结(ODT)。如图7所示，添加了其他逻辑。当输出使能(OE)＝＝0、片上终结_使能(OCT_ENA)＝＝1、数据_使能(DATA_ENA)＝＝0时，将选择片上终结(OCT)逻辑，该逻辑将驱动模拟输出驱动器上的上拉/下拉驱动器，从而在焊盘上产生弱争用，这实际上有益于接收操作期间的信号完整性。

图7还示出了旁路使能(Bypass ENA)(105)和数据使能(Data ENA)。两者都在旁路操作期间置位，它将完全绕过传输FIFO和输出使能/片上终结(OE/OCT)。因此，旁路操作具有最高优先级。

根据本发明的实施例，本发明的一个特征是使用输出使能(OE)，其不仅可以控制输出驱动器的开或关，而且还可以动态地确定输出驱动器的驱动强度。如先前所描述的，在输出使能(OE)＝＝1时的情况下，它处于传输模式，并且需要输出驱动器在焊盘上驱动数据。当输出使能(OE)＝＝0且片上终结(OCT)＝＝1时，它处于片上终结模式，在该模式下，它需要在焊盘上驱动弱争用(上拉和下拉驱动器均打开)。因此，输出使能(OE)也用于选择驱动强度码或所谓的电阻补偿码(RCOMP)(或在某些其它系统中也称为阻抗控制)。输出使能(OE)＝＝1时将选择发送/驱动器码，而输出使能(OE)＝＝0时将选择弱终结码。但是，需要对输出使能(OE)进行仔细的定时，因为它可能会中途中断数据或中途切换代码。如图8所示，当从接收转换为发送时，将采用早期输出使能(OE)以选择电阻补偿(RCOMP)驱动器码。在发送到接收转换期间，输出使能(OE)扩展了3个时钟，以确保直到最后的数据在焊盘上输出之前，驱动器码都不被更改。

根据本发明的实施例，早期输出使能(OE)是其在串行器(103)处被触发之前的输出使能(OE)。转换为待传输数据的输出使能(OE)发生在1.5个时钟之后，这是输出使能(OE)与串行化数据相结合的结果。此时，早期输出使能(OE)需要的是快速，以确保在串行器(103)开始发送数据之前完成解码器更改。

如图9所示，早期输出使能(OE)必须足够快才能满足方程式T3+T4<T1+T2且T4<T1。此时，T4是除多路复用器(mux)之外最慢的解码器时延。T1是输出使能(OE)从FIFO缓冲器到串行器(103)输出所花费的时间。理论上，最差的情况T1(最快)为1.5个时钟。

根据本发明的实施例，扩展输出使能(OE)是当输出使能(OE)对于读取无效时所需的特征。而且，已经确定的是，与串行器(103)相比，输出使能(OE)将更快地到达解码器。这会造成一些问题，因为解码器将在输出使能(OE)完成发送数据之前更改代码。在这种情况下，系统需要将输出使能(OE)扩展几个周期。此时，输出使能(OE)需要通过计算(例如T4(min)–T1(max))来扩展。如果T4(min)～0，输出使能(OE)需要延长的时间为T1(max)，它等于2个时钟(2个触发器)+传输最后的串行化数据所花费的时间(1个时钟)。3个时钟周期是本发明中使用的最小的时钟周期，但是可以使用任何大于3的时钟周期来获得更好的余量。

本发明涉及一种用于支持4比1串行化的I/O发送器电路(100)操作方法，该方法包括以下步骤：通过列读指针从每个FIFO缓冲器(101)读取数据；通过两个锁存器和两个触发器从每个FIFO缓冲器(101)中捕获输出；以及根据0度相移时钟和90度相移时钟，通过多路复用器从两个锁存器和两个触发器输出数据。

根据本发明的实施例，通过列读指针从每个FIFO缓冲器(101)同时读取包括当前数据和未来数据的数据，以用于I/O的均衡。

本发明涉及一种用于支持2比1串行化的I/O发送器电路(100)操作方法，该方法包括以下步骤：通过列读指针从每个FIFO缓冲器(101)读取数据；通过两个锁存器和两个触发器从每个FIFO缓冲器(101)中捕获输出；确定2比1模式的串行化；操作0度相移的时钟以驱动相同的时钟信号；用第二个锁存器代替第三触发器路径；以及通过多路复用器从第二锁存器或第四触发器输出数据。

根据本发明的实施例，其中在读取数据之前，将FIFO缓冲器(101)中的数据向左移位1，并且将每两个FIFO位置上的数据加倍，以用于I/O的均衡。

根据本发明的实施例，从FIFO同时读出未来数据和当前数据，而且不会引起额外的周期延迟。

根据本发明的实施例，逻辑切片可以被复制多次，每个逻辑切片的输出将驱动具有不同强度的并行输出驱动器(如图10所示)作为最终分级。所有的并行输出驱动器组合在一起，以驱动最终输出焊盘。通过改变每个切片的均衡逻辑(104)选择，以及通过改变最终阻抗码(Ron码解码器)，可以实现广范围的传输均衡和驱动强度可能性。

图10示出了具有串行器(103)的整体发送器(Tx)，之前讨论的串行器(103)切片可以被复制N次以控制N数量的基于比率的(ratio-ed)驱动器。在图10中，将4个串行器(103)切片与4个具有32x、16x、8x、8x驱动强度的基于比率的发送器(Tx)驱动器配对。通过在均衡设置上配备4个专用控件，均衡系数可配置成更广泛的组合。

发送器(Tx)Ron码解码器是分频电路，它将接收6位输入，并按照分配给基于比率的发送器(Tx)驱动器的比例对代码进行分频。上拉和下拉代码分别有2组，第1组用于正常功能的发送器(Tx)模式，而第2组用于“片上终结”模式，即打开“片上终结”模式以用作非传输模式下的焊盘终结。

根据完整的发明原理图，下表2中列出了一些可以配置的(但不限于)常见I/O标准。

表2：

通过说明书和附图，对本领域技术人员而言，对这些实施例的各种修改均是显而易见的。与本文描述的各种实施例相关联的原理可以应用于其他实施例。因此，对发明的描述无意限于与附图一起示出的实施例，而是提供与本文公开或建议的原理以及新颖性和发明性特征相一致的最广泛范围。因此，凡依照本发明作出的替代方案、修改和变化均落入本发明和所附权利要求书的范围内。

应当理解，本文所指的任何现有技术出版物并不构成承认该出版物构成本领域公知常识的一部分。

Claims (11)

1.一种用于支持多模式串行化的输入输出(I/O)发送器电路(100)，包括串行器(103)；其特征在于，所述串行器(103)包括：

多个先进先出(FIFO)缓冲器(101)；

多个触发器(102)；所述多个触发器包括第一锁存器、第二锁存器、第三触发器和第四触发器，以保持数据准备就绪并将数据分级，以用于后续的多路复用；

0度相移时钟和90度相移时钟；以及

多路复用器；

其中，列读指针从每个FIFO缓冲器(101)读取一位数据；

其中，根据所述0度相移时钟和90度相移时钟的频率，将所述数据采样到各个触发器(102)中；

其中，通过0度相移时钟和90度相移时钟经由所述多路复用器输出所述数据。

2.根据权利要求1所述的I/O发送器电路(100)，其特征在于，所述串行器(103)包括四个FIFO缓冲器(101)，每个FIFO缓冲器耦合到所述多个触发器(102)的其中一个触发器，以支持4比1的串行化。

3.根据权利要求1所述的I/O发送器电路(100)，其特征在于，所述串行器(103)还包括三个多路复用器，所述三个多路复用器分别耦合到所述0度相移时钟、所述90度相移时钟和所述第三触发器，以支持2比1的串行化。

4.根据权利要求1所述的I/O发送器电路(100)，其特征在于，所述串行器(103)还包括附加多路复用器，所述附加多路复用器添加到所述多个FIFO缓冲器(101)的第一FIFO缓冲器，以支持I/O的均衡。

5.根据权利要求1所述的I/O发送器电路(100)，还包括来自外部逻辑和旁路多路复用器(106)的旁路路径，以允许直接的异步通信和接收模式的终结。

6.根据权利要求1所述的I/O发送器电路(100)，还包括输出使能引脚，用于控制输出驱动器的驱动强度和焊盘上的终结。

7.一种用于支持4比1串行化的I/O发送器电路操作方法，其特征在于，包括以下步骤：

通过列读指针从每个FIFO缓冲器(101)读取数据位；

通过两个锁存器和两个触发器从每个FIFO缓冲器(101)捕获输出；以及

根据0度相移时钟和90度相移时钟，通过多路复用器从所述两个锁存器和所述两个触发器输出所述数据。

8.根据权利要求7所述的方法，其特征在于，通过列读指针从每个FIFO缓冲器(101)同时读取包括当前数据和未来数据的数据位以用于I/O的均衡。

9.一种用于支持2比1串行化的I/O发送器电路操作方法，其特征在于，包括以下步骤：

通过列读指针从每个FIFO缓冲器(101)读取数据位；

通过两个锁存器和两个触发器从每个FIFO缓冲器(101)捕获输出；

确定2比1模式的串行化；

操作0度相移时钟以驱动相同的时钟信号；

用第二锁存器代替第三触发器路径；以及

通过多路复用器从所述第二锁存器或第四触发器输出所述数据。

10.根据权利要求9所述的方法，其特征在于，在读取数据位之前，将FIFO缓冲器(101)中的数据向左移位1，并将每两个FIFO位置上的数据加倍，以用于I/O的均衡。

11.根据权利要求10所述的方法，其特征在于，从FIFO同时读取所述未来数据和所述当前数据，而且不会产生额外的周期延迟。

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