JP4723029B2 - データ送信回路およびデータ送受信システム - Google Patents

Description

本発明は、ＬＳＩ（Large Scale Integration）内部における素子間や回路ブロック間のデータ送受信、ＬＳＩ間のデータ送受信あるいはボード間や筐体間のデータ送受信などに適用されるデータ送信回路およびデータ送受信システムに関する。

図５は、従来技術におけるデータ送信回路の一例を示している。データ送信回路１００は、ＰＬＬ（Phase Locked Loop）回路１０１、分周器１０２〜１０４、ＦＩＦＯ（First-In First-Out）１０５、マルチプレクサ（ＭＵＸ）１０６〜１０９および出力ドライバ１１０を備えて構成されている。ＰＬＬ回路１０１は、クロック信号ＲＥＦ＿ＣＫ（周波数：６２５ＭＨｚ）に基づいてクロック信号ＣＫＡ（周波数：２０ＧＨｚ）を生成する。分周器１０２は、クロック信号ＣＫＡを１／２分周してクロック信号ＣＫＢ（周波数：１０ＧＨｚ）を生成する。分周器１０３は、クロック信号ＣＫＢを１／２分周してクロック信号ＣＫＣ（周波数：５ＧＨｚ）を生成する。分周器１０４は、クロック信号ＣＫＣを１／２分周してクロック信号ＣＫＤ（周波数：２．５ＧＨｚ）を生成する。

ＦＩＦＯ１０５は、クロック信号ＵＳＲ＿ＣＫ（周波数：２．５ＧＨｚ）に同期してパラレルデータ信号ＵＳＲ＿ＤＴ（１６ビット）を順次取り込み、最も以前に取り込んだデータ信号から順番にクロック信号ＣＫＤの立ち上がり遷移に応答してデータ信号ＤＴＥ（１６ビット）として出力する。マルチプレクサ１０６は、データ信号ＤＴＥをクロック信号ＣＫＤに同期したデータ信号ＤＴＤ（８ビット）に変換する。マルチプレクサ１０７は、データ信号ＤＴＤをクロック信号ＣＫＣに同期したデータ信号ＤＴＣ（４ビット）に変換する。マルチプレクサ１０８は、データ信号ＤＴＣをクロック信号ＣＫＢに同期したデータ信号ＤＴＢ（２ビット）に変換する。マルチプレクサ１０９は、データ信号ＤＴＢをクロック信号ＣＫＡに同期したデータ信号ＤＴＡ（１ビット）に変換する。出力ドライバ１１０は、データ信号ＤＴＡを受けてシリアルデータ信号ＴＸ＿ＤＴとして出力する。

図６は、図５のデータ送信回路の一部を示している。分周器１０２は、フリップフロップＦＤおよびインバータＩＮＶを備えて構成されている。フリップフロップＦＤは、ＰＬＬ回路１０１（図５）から供給されるクロック信号ＣＫＡの立ち上がり遷移に同期してインバータＩＮＶの出力信号を取り込んで出力する。インバータＩＮＶは、フリップフロップＦＤの出力信号を反転させて出力する。このような構成により、クロック信号ＣＫＡを１／２分周したクロック信号ＣＫＢが生成される。

マルチプレクサ１０８は、マルチプレクサ１０７（図５）から供給される４ビットデータ信号ＤＴＣ０〜ＤＴＣ３をクロック信号ＣＫＢに同期した２ビットデータ信号ＤＴＢ０、ＤＴＢ１に変換するために、ラッチ回路ＬＭ０〜ＬＭ９およびセレクタＳＥＬ０、ＳＥＬ１を備えて構成されている。ラッチ回路ＬＭ０は、クロック信号ＣＫＢの立ち上がり遷移に同期してデータ信号ＤＴＣ０を取り込んで出力する。ラッチ回路ＬＭ１は、クロック信号ＣＫＢの立ち下がり遷移に同期してラッチ回路ＬＭ０の出力信号を取り込んで出力する。ラッチ回路ＬＭ２は、クロック信号ＣＫＢの立ち上がり遷移に同期してデータ信号ＤＴＣ２を取り込んで出力する。ラッチ回路ＬＭ３は、クロック信号ＣＫＢの立ち下がり遷移に同期してラッチ回路ＬＭ２の出力信号を取り込んで出力する。ラッチ回路ＬＭ４は、クロック信号ＣＫＢの立ち上がり遷移に同期してラッチ回路ＬＭ３の出力信号を取り込んで出力する。セレクタＳＥＬ０は、クロック信号ＣＫＢの高レベル期間にラッチ回路ＬＭ１の出力信号を選択してデータ信号ＤＴＢ０として出力し、クロック信号ＣＫＢの低レベル期間にラッチ回路ＬＭ４の出力信号を選択してデータ信号ＤＴＢ０として出力する。

ラッチ回路ＬＭ５は、クロック信号ＣＫＢの立ち上がり遷移に同期してデータ信号ＤＴＣ１を取り込んで出力する。ラッチ回路ＬＭ６は、クロック信号ＣＫＢの立ち下がり遷移に同期してラッチ回路ＬＭ５の出力信号を取り込んで出力する。ラッチ回路ＬＭ７は、クロック信号ＣＫＢの立ち上がり遷移に同期してデータ信号ＤＴＣ３を取り込んで出力する。ラッチ回路ＬＭ８は、クロック信号ＣＫＢの立ち下がり遷移に同期してラッチ回路ＬＭ７の出力信号を取り込んで出力する。ラッチ回路ＬＭ９は、クロック信号ＣＫＢの立ち上がり遷移に同期してラッチ回路ＬＭ８の出力信号を取り込んで出力する。セレクタＳＥＬ１は、クロック信号ＣＫＢの高レベル期間にラッチ回路ＬＭ６の出力信号を選択してデータ信号ＤＴＢ１として出力し、クロック信号ＣＫＢの低レベル期間にラッチ回路ＬＭ９の出力信号を選択してデータ信号ＤＴＢ１として出力する。以上のような構成により、４ビットデータ信号ＤＴＣ０〜ＤＴＣ３がクロック信号ＣＫＢに同期した２ビットデータ信号ＤＴＢ０、ＤＴＢ１に変換される。

マルチプレクサ１０９は、２ビットデータ信号ＤＴＢ０、ＤＴＢ１をクロック信号ＣＫＡに同期した１ビットデータ信号ＤＴＡに変換するために、ラッチ回路ＬＭ１０〜ＬＭ１４およびセレクタＳＥＬ２を備えて構成されている。ラッチ回路ＬＭ１０は、クロック信号ＣＫＡの立ち上がり遷移に同期してデータ信号ＤＴＢ０を取り込んで出力する。ラッチ回路ＬＭ１１は、クロック信号ＣＫＡの立ち下がり遷移に同期してラッチ回路ＬＭ１０の出力信号を取り込んで出力する。ラッチ回路ＬＭ１２は、クロック信号ＣＫＡの立ち上がり遷移に同期してデータ信号ＤＴＢ１を取り込んで出力する。ラッチ回路ＬＭ１３は、クロック信号ＣＫＡの立ち下がり遷移に同期してラッチ回路ＬＭ１２の出力信号を取り込んで出力する。ラッチ回路ＬＭ１４は、クロック信号ＣＫＡの立ち上がり遷移に同期してラッチ回路ＬＭ１３の出力信号を取り込んで出力する。セレクタＳＥＬ２は、クロック信号ＣＫＡの高レベル期間にラッチ回路ＬＭ１１の出力信号を選択してデータ信号ＤＴＡとして出力し、クロック信号ＣＫＡの低レベル期間にラッチ回路ＬＭ１４の出力信号を選択してデータ信号ＤＴＡとして出力する。以上のような構成により、２ビットデータ信号ＤＴＢ０、ＤＴＢ１がクロック信号ＣＫＡに同期した１ビットデータ信号ＤＴＡに変換される。

図７および図８は、図６のマルチプレクサ間におけるデータ送受信の様子を示している。マルチプレクサ１０８におけるデータ信号ＤＴＢ０、ＤＴＢ１の送信タイミングはクロック信号ＣＫＢの立ち上がり遷移／立ち下がり遷移により規定され、マルチプレクサ１０９におけるデータ信号ＤＴＢ０、ＤＴＢ１の受信タイミングはクロック信号ＣＫＡの立ち上がり遷移により規定される。従って、マルチプレクサ１０８、１０９間でデータ送受信を確実に実施するためには、分周器１０２におけるクロック信号ＣＫＡの立ち上がり遷移が発生してからクロック信号ＣＫＢの立ち上がり遷移／立ち下がり遷移が発生するまでの遅延時間ｔ１と、マルチプレクサ１０８におけるクロック信号ＣＫＢの立ち上がり遷移／立ち下がり遷移が発生してからデータ信号ＤＴＢ０、ＤＴＢ１が確定するまでの遅延時間ｔ２との和がクロック信号ＣＫＡの周期Ｔより短くなくてはならない。

図７に示すように、遅延時間ｔ１、ｔ２が小さく、クロック信号ＣＫＡおよびデータ信号ＤＴＢ０、ＤＴＢ１の位相関係に十分なタイミングマージンが存在する場合には、マルチプレクサ１０８、１０９間でデータ送受信が正しく実施される。一方、図８に示すように、遅延時間ｔ１、ｔ２が大きく、クロック信号ＣＫＡおよびデータ信号ＤＴＢ０、ＤＴＢ１の位相関係に十分なタイミングマージンが存在しない場合には、クロック信号ＣＫＡの立ち上がり遷移が発生した時点でデータ信号ＤＴＢ０、ＤＴＢ１が確定してない可能性があり、その際、マルチプレクサ１０９（ラッチ回路ＬＭ１０、ＬＭ１２）がデータ信号ＤＴＢ０、ＤＴＢ１を正しく受信できなくなる。

また、パラレルデータ信号をシリアルデータ信号に変換するパラレル／シリアル変換回路に関連する技術は、例えば、特許文献１、２に開示されている。
特開平８−５６２４０号公報 国際公開第０３／０２８２２１号パンフレット

近時、コンピュータ（情報処理）や情報通信の分野においては、処理されるべき情報量が増大する傾向にあり、この情報量の増大に対応するために、システムを構成するＬＳＩ間のデータ転送レート（データ送受信速度）が上昇している。研究レベルではあるが、２００２年にＣＭＯＳ（Complementary Metal Oxide Semiconductor）−１０Ｇｂｐｓトランシーバが発表された。それ以降、ＣＭＯＳ−４０Ｇｂｐｓトランシーバの研究に注目が集まっている。高いデータ転送レートが要求される領域では、最先端のテクノロジが適用され、例えば、ＣＭＯＳ−４０Ｇｂｐｓトランシーバは、０．１μｍ以下のテクノロジを想定して研究が進められている。

高いデータ転送レートが要求されるデータ送受信システムでは、ＬＳＩ内部のクロック信号の周波数を高くする必要がある。また、半導体プロセスの微細化により、トランジスタの性能が向上する一方で、製造ばらつきが非常に大きくなっている。従来、ＬＳＩのレイアウト設計において、データ送受信を実施する回路ブロックを可能な限り近接させるように工夫することで、データ受信に対するタイミングマージンを確保していた。しかしながら、データ転送レートの向上や製造ばらつきの増大などの影響により、このような手法も限界に達しつつある。即ち、図５に示したデータ送信回路であれば、図８に示したように、マルチプレクサ間でデータ送受信を確実に実施することが困難になってきている。

また、特許文献１のパラレル／シリアル変換回路は、パラレルデータ信号を取り込む複数のレジスタと、複数のレジスタのうち対応するレジスタの出力信号および互いに位相が異なる複数のクロック信号のうち対応するクロック信号を受ける複数のＡＮＤゲートと、複数のＡＮＤゲートの出力信号からシリアルデータ信号を生成するＯＲゲートとを備えて構成される。特許文献１のパラレル／シリアル変換回路では、シリアルデータ信号に関与するＡＮＤゲートが順次切り替えられるため、ＡＮＤゲートの駆動能力のばらつきやＡＮＤゲート切り替え時に発生するＡＮＤゲート間の相互影響がシリアルデータ信号のアイパターンに表れやすい。従って、高いデータ転送レートが要求される場合には適していない。

特許文献２のパラレル／シリアル変換回路は、互いに位相が異なる複数のクロック信号のうち対応する一対のクロック信号の位相差に相当する期間だけパラレルデータ信号の対応するビットを出力する複数のスイッチ回路と、複数のスイッチ回路の出力信号を加算してシリアルデータ信号を生成する加算器とを備えて構成される。特許文献２のパラレル／シリアル変換回路では、シリアルデータ信号に関与するスイッチ回路が順次切り替えられるため、特許文献１のパラレル／シリアル変換回路と同様の理由により、高いデータ転送レートが要求される場合には適していない。

本発明の目的は、データ転送レートの向上、製造ばらつきの増大および電源電圧や温度の変動などに拘わらず、データ送信回路における内部要素間のデータ送受信を確実に実施する技術を提供することにある。

本発明の一態様では、データ送信回路は、パラレルデータ信号をシリアルデータ信号に変換して送信するデータ送信回路であって、クロック信号を発生させるクロック発生回路と、シリアルデータ信号を出力するために設けられる出力回路と、パラレルデータ信号を取り込み、クロック発生回路のクロック信号に同期したシフト動作により、取り込んだパラレルデータ信号を出力回路にビット単位で順次転送するシフトレジスタ回路と、複数のレジスタを環状に接続して構成され、複数のレジスタ間でクロック発生回路のクロック信号に同期してタイミング信号を順次転送させるループ回路とを備え、データ送信回路に対する動作開始要求に応答して、複数のレジスタの少なくとも一つのレジスタがセットされるとともに、複数のレジスタの少なくとも一つのレジスタ以外のレジスタがリセットされることで、タイミング信号が生成される。
本発明に関連する技術では、データ送受信システムのデータ送信回路は、パラレルデータ信号をシリアルデータ信号に変換して送信するデータ送信回路であって、クロック発生回路、出力回路およびシフトレジスタ回路を備えて構成される。クロック発生回路は、クロック信号を発生させる。例えば、クロック発生回路は、インダクタンス成分およびキャパシタンス成分を環状に分布させて構成される電圧制御発振器により具現される。出力回路は、シリアルデータ信号を出力するために設けられる。シフトレジスタ回路は、パラレルデータ信号を取り込み、クロック発生回路のクロック信号に同期したシフト動作により、取り込んだパラレルデータ信号を出力回路にビット単位で順次転送する。

好ましくは、データ送信回路は、ループ回路を更に備えて構成される。ループ回路は、複数のレジスタを環状に接続して構成され、複数のレジスタ間でクロック発生回路のクロック信号に同期してタイミング信号を順次転送させる。例えば、ループ回路のタイミング信号は、データ送信回路に対する動作開始要求に応答して生成される。シフトレジスタ回路は、ループ回路における複数のレジスタのいずれかによるタイミング信号の転送に伴ってパラレルデータ信号を取り込む。また、電圧制御発振器におけるクロック信号の伝送経路と、シフトレジスタ回路におけるデータ信号の伝送経路と、ループ回路におけるタイミング信号の伝送経路とは、これらの伝送経路間で信号伝送が併走状態になるようにレイアウトされる。

以上のような構成のデータ送信回路では、パラレルデータ信号からシリアルデータ信号への変換が、分周器およびマルチプレクサを用いた構成により段階的に実施されるのではなく、クロック発生回路（電圧制御発振器）およびシフトレジスタ回路を用いた構成により一気に実施される。内部要素間のデータ送受信に関連するクロック信号およびデータ信号の位相関係に影響を与える分周器による遅延時間がないため、内部要素間のデータ送受信を十分に大きいタイミングマージンにて実施できる。このため、データ転送レートの向上、製造ばらつきの増大および電源電圧や温度の変動などに拘わらず、データ送信回路における内部要素間のデータ送受信を確実に実施できる。

本発明によれば、データ転送レートの向上、製造ばらつきの増大および電源電圧や温度の変動などに拘わらず、データ送信回路における内部要素間のデータ送受信を確実に実施できる。換言すれば、データ転送レートの向上、製造ばらつきの増大および電源電圧や温度の変動などの影響を受けないデータ送信回路を実現することができる。

本発明の基本概念を示す説明図である。 本発明の一実施形態を示す説明図である。 図２のパラレル／シリアル変換回路の内部構成を示す説明図である。 図２のパラレル／シリアル変換回路の内部動作を示す説明図である。 従来技術におけるデータ送信回路の一例を示す説明図である。 図５のデータ送信回路の一部を示す説明図である。 図６のマルチプレクサ間におけるデータ送受信の様子を示す説明図（その１）である。 図６のマルチプレクサ間におけるデータ送受信の様子を示す説明図（その２）である。

本発明の実施形態を説明する前に、本発明の基本概念について図面を用いて説明する。図１は、本発明の基本概念を示している。本発明において、パラレルデータ信号ＰＤをシリアルデータ信号ＳＤに変換して送信するデータ送信回路は、クロック発生回路ＣＫＧＥＮ、出力回路ＯＵＴおよびシフトレジスタ回路ＳＨＲＥＧを備えて構成される。クロック発生回路ＣＫＧＥＮは、クロック信号ＣＫを発生させる。出力回路ＯＵＴは、シリアルデータ信号ＳＤを出力するために設けられる。シフトレジスタ回路ＳＨＲＥＧは、パラレルデータ信号ＰＤを取り込み、クロック信号ＣＫに同期したシフト動作により、取り込んだパラレルデータ信号ＰＤを出力回路ＯＵＴにビット単位で順次転送する。

シフトレジスタ回路ＳＨＲＥＧを構成するレジスタ（フリップフロップ）間でデータ送受信を確実に実施するためには、クロック信号ＣＫの立ち上がり遷移（立ち下がり遷移）が発生してからレジスタの出力信号が確定するまでの時間がクロック信号ＣＫの周期より短ければよい。従って、データ送信回路における内部要素間のデータ送受信を十分に大きいタイミングマージンにて実施できる。本発明は、このような基本概念に基づいてなされたものである。

以下、本発明の実施形態について図面を用いて説明する。図２は、本発明の一実施形態を示している。データ送信回路１０は、ＦＩＦＯ１１、タイミング制御回路１２およびパラレル／シリアル変換回路１３を備えて構成されている。データ送信回路１０は、低速クロック信号に同期したパラレルデータ信号を高速クロック信号に同期したシリアルデータ信号に変換して送信するデータ送信部と、高速クロック信号に同期したシリアルデータ信号を受信して低速クロック信号に同期したパラレルデータ信号に変換するデータ受信部とを有するデータ送受信システムにおいて、データ送信部を具現している。

ＦＩＦＯ１１は、パラレルデータ信号ＵＳＲ＿ＤＴ０〜ＵＳＲ＿ＤＴ１５をクロック信号ＵＳＲ＿ＣＫに同期して順次取り込み、最も以前に取り込んだデータ信号から順番にリードイネーブル信号ＲＥＡＤ＿ＥＮの立ち上がり遷移に応答してデータ信号Ｄ０〜Ｄ１５として出力する。タイミング制御回路１２は、タイミング信号ＴＩＭＥ＿ＲＥＦの立ち上がり遷移に応答してリードイネーブル信号ＲＥＡＤ＿ＥＮおよびセレクト信号ＳＥＬ＿ＥＶＥＮ、ＳＥＬ＿ＯＤＤを所望のタイミングで一時的に高レベルに設定する。パラレル／シリアル変換回路１３は、パラレルデータ信号Ｄ０〜Ｄ１５をシリアルデータ信号ＴＸ＿ＤＴに変換するために、セレクト信号ＳＥＬ＿ＥＶＥＮ、ＳＥＬ＿ＯＤＤを使用する。また、パラレル／シリアル変換回路１３は、タイミング信号ＴＩＭＥ＿ＲＥＦを所望のタイミングで一時的に高レベルに設定する。

図３は、図２のパラレル／シリアル変換回路の内部構成を示している。パラレル／シリアル変換回路１３は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）ＯＳＣ、クロックバッファＣＢ０〜ＣＢ７、フリップフロップＦ０〜Ｆ１５、セレクタＳ０〜Ｓ１３、セレクタＳＸ、出力ドライバＤＲおよびフリップフロップＦＴ０〜ＦＴ７を備えて構成されている。

電圧制御発振器ＯＳＣは、インダクタンス成分およびキャパシタンス成分を環状に分布させて構成された電圧制御発振器である。このような構成の電圧制御発振器は、例えば、参考文献（Nestoras Tzartzanis and William W. Walker, “A Reversible Poly-Phase Distributed VCO,” IEEE ISSCC Dig. Tech. Papers, pp. 596-597, 2006.）に開示されているため、ここでの詳細な説明は省略する。電圧制御発振器ＯＳＣの発振周波数ｆｏｓｃ（電圧制御発振器ＯＳＣにより生成されるクロック信号ＶＣＯ＿ＣＫの周波数）は、電圧制御発振器ＯＳＣを構成するインダクタンス成分Ｌおよびキャパシタンス成分Ｃを用いて、１／（２π×√Ｌ×√Ｃ）で表される。従って、電圧制御発振器ＯＳＣの発振周波数ｆｏｓｃを低くするためには、インダクタンス成分Ｌおよびキャパシタンス成分Ｃを非常に大きくする必要がある。しかしながら、データ送信回路１０は、４０Ｇｂｐｓ程度の高いデータ転送レートを想定して構成されており、電圧制御発振器ＯＳＣの適用が可能である。

フリップフロップＦ１４は、クロックバッファＣＢ７を介して供給される電圧制御発振器ＯＳＣのクロック信号ＶＣＯ＿ＣＫの立ち下がり遷移に同期してデータ信号Ｄ１４を取り込んでデータ信号ＤＡ１４として出力する。セレクタＳ１２（Ｓ１０、Ｓ８、Ｓ６、Ｓ４、Ｓ２、Ｓ０）は、セレクト信号ＳＥＬ＿ＥＶＥＮの高レベル期間にデータ信号Ｄ１２（Ｄ１０、Ｄ８、Ｄ６、Ｄ４、Ｄ２、Ｄ０）を選択して出力し、セレクト信号ＳＥＬ＿ＥＶＥＮの低レベル期間にデータ信号ＤＡ１４（ＤＡ１２、ＤＡ１０、ＤＡ８、ＤＡ６、ＤＡ４、ＤＡ２）を選択して出力する。フリップフロップＦ１２（Ｆ１０、Ｆ８、Ｆ６、Ｆ４、Ｆ２、Ｆ０）は、クロックバッファＣＢ６（ＣＢ５、ＣＢ４、ＣＢ３、ＣＢ２、ＣＢ１、ＣＢ０）を介して供給される電圧制御発振器ＯＳＣのクロック信号ＶＣＯ＿ＣＫの立ち下がり遷移に同期してセレクタＳ１２（Ｓ１０、Ｓ８、Ｓ６、Ｓ４、Ｓ２、Ｓ０）の出力信号を取り込んでデータ信号ＤＡ１２（ＤＡ１０、ＤＡ８、ＤＡ６、ＤＡ４、ＤＡ２、ＤＡ０）として出力する。

フリップフロップＦ１５は、クロックバッファＣＢ７を介して供給される電圧制御発振器ＯＳＣのクロック信号ＶＣＯ＿ＣＫの立ち上がり遷移に同期してデータ信号Ｄ１５を取り込んでデータ信号ＤＡ１５として出力する。セレクタＳ１３（Ｓ１１、Ｓ９、Ｓ７、Ｓ５、Ｓ３、Ｓ１）は、セレクト信号ＳＥＬ＿ＯＤＤの高レベル期間にデータ信号Ｄ１３（Ｄ１１、Ｄ９、Ｄ７、Ｄ５、Ｄ３、Ｄ１）を選択して出力し、セレクト信号ＳＥＬ＿ＯＤＤの低レベル期間にデータ信号ＤＡ１５（ＤＡ１３、ＤＡ１１、ＤＡ９、ＤＡ７、ＤＡ５、ＤＡ３）を選択して出力する。フリップフロップＦ１３（Ｆ１１、Ｆ９、Ｆ７、Ｆ５、Ｆ３、Ｆ１）は、クロックバッファＣＢ６（ＣＢ５、ＣＢ４、ＣＢ３、ＣＢ２、ＣＢ１、ＣＢ０）を介して供給される電圧制御発振器ＯＳＣのクロック信号ＶＣＯ＿ＣＫの立ち上がり遷移に同期してセレクタＳ１３（Ｓ１１、Ｓ９、Ｓ７、Ｓ５、Ｓ３、Ｓ１）の出力信号を取り込んでデータ信号ＤＡ１３（ＤＡ１１、ＤＡ９、ＤＡ７、ＤＡ５、ＤＡ３、ＤＡ１）として出力する。セレクタＳＸは、クロックバッファＣＢ０を介して供給される電圧制御発振器ＯＳＣのクロック信号ＶＣＯ＿ＣＫの高レベル期間にデータ信号ＤＡ０を選択して出力し、クロックバッファＣＢ０を介して供給される電圧制御発振器ＯＳＣのクロック信号ＶＣＯ＿ＣＫの低レベル期間にデータ信号ＤＡ１を選択して出力する。出力ドライバＤＲは、セレクタＳＸの出力信号を受けてシリアルデータ信号ＴＸ＿ＤＴとして出力する。

フリップフロップＦＴ０（ＦＴ１〜ＦＴ７）は、クロックバッファＣＢ０（ＣＢ１〜ＣＢ７）を介して供給される電圧制御発振器ＯＳＣのクロック信号ＶＣＯ＿ＣＫの立ち上がり遷移に同期してフリップフロップＦＴ１（ＦＴ２〜ＦＴ７、ＦＴ０）の出力信号を取り込んで出力する。なお、フリップフロップＦＴ０の出力信号は、タイミング信号ＴＩＭＥ＿ＲＥＦとしてタイミング制御回路１２（図２）にも供給される。フリップフロップＦＴ０〜ＦＴ７のいずれかはデータ送信回路１０に対する動作開始要求に応答してセット状態に初期化され、フリップフロップＦＴ０〜ＦＴ７の残りはデータ送信回路１０に対する動作開始要求に応答してリセット状態に初期化される。即ち、フリップフロップＦＴ０〜ＦＴ７のいずれかの出力信号はデータ送信回路１０に対する動作開始要求に応答して高レベルに初期化され、フリップフロップＦＴ０〜ＦＴ７の残りの出力信号はデータ送信回路１０に対する動作開始要求に応答して低レベルに初期化される。従って、タイミング信号ＴＩＭＥ＿ＲＥＦは、クロック信号ＶＣＯ＿ＣＫの８周期毎にクロック信号ＶＣＯ＿ＣＫの１周期だけ高レベルに設定される。

なお、電圧制御発振器ＯＳＣにおけるクロック伝送経路と、フリップフロップＦ１４、Ｆ１２、Ｆ１０、Ｆ８、Ｆ６、Ｆ４、Ｆ２、Ｆ０によるデータ伝送経路と、フリップフロップＦ１５、Ｆ１３、Ｆ１１、Ｆ９、Ｆ７、Ｆ５、Ｆ３、Ｆ１によるデータ伝送経路と、フリップフロップＦＴ７〜ＦＴ０によるデータ伝送経路とは、これらの伝送経路間で信号伝送が併走状態になるように（信号が同一方向に伝送されるように）レイアウトされている。

図４は、図２のパラレル／シリアル変換回路の内部動作を示している。時刻ｔａにおいて、タイミング信号ＴＩＭＥ＿ＲＥＦの立ち上がり遷移が発生すると、タイミング制御回路１２から供給されるセレクト信号ＳＥＬ＿ＥＶＥＮの立ち上がり遷移が発生する。また、図示を省略しているが、タイミング信号ＴＩＭＥ＿ＲＥＦの立ち上がり遷移が発生すると、タイミング制御回路１２からＦＩＦＯ１１へのリードイネーブル信号ＲＥＡＤ＿ＥＮの立ち上がり遷移が発生し、ＦＩＦＯ１１から供給されるデータ信号Ｄ０〜Ｄ１５が所望の論理値ｄ０〜ｄ１５に設定される。

時刻ｔｂにおいて、セレクト信号ＳＥＬ＿ＥＶＥＮが高レベルに設定された状態でクロック信号ＶＣＯ＿ＣＫの立ち下がり遷移が発生すると、セレクタＳ１２（Ｓ１０、Ｓ８、Ｓ６、Ｓ４、Ｓ２、Ｓ０）がデータ信号Ｄ１２（Ｄ１０、Ｄ８、Ｄ６、Ｄ４、Ｄ２、Ｄ０）を選択しているため、フリップフロップＦ１４（Ｆ１２、Ｆ１０、Ｆ８、Ｆ６、Ｆ４、Ｆ２、Ｆ０）から供給されるデータ信号ＤＡ１４（ＤＡ１２、ＤＡ１０、ＤＡ８、ＤＡ６、ＤＡ４、ＤＡ２、ＤＡ０）が論理値ｄ１４（ｄ１２、ｄ１０、ｄ８、ｄ６、ｄ４、ｄ２、ｄ０）に設定される。また、時刻ｔｂにおいて、タイミング制御回路１２から供給されるセレクト信号ＳＥＬ＿ＯＤＤの立ち上がり遷移が発生する。

時刻ｔｃにおいて、セレクト信号ＳＥＬ＿ＯＤＤが高レベルに設定された状態でクロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生すると、セレクタＳ１３（Ｓ１１、Ｓ９、Ｓ７、Ｓ５、Ｓ３、Ｓ１）がデータ信号Ｄ１３（Ｄ１１、Ｄ９、Ｄ７、Ｄ５、Ｄ３、Ｄ１）を選択しているため、フリップフロップＦ１５（Ｆ１３、Ｆ１１、Ｆ９、Ｆ７、Ｆ５、Ｆ３、Ｆ１）から供給されるデータ信号ＤＡ１５（ＤＡ１３、ＤＡ１１、ＤＡ９、ＤＡ７、ＤＡ５、ＤＡ３、ＤＡ１）が論理値ｄ１５（ｄ１３、ｄ１１、ｄ９、ｄ７、ｄ５、ｄ３、ｄ１）に設定される。更に、クロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生すると、セレクタＳＸがデータ信号ＤＡ０を選択するため、シリアルデータ信号ＴＸ＿ＤＴが論理値ｄ０に設定される。また、時刻ｔｃにおいて、セレクト信号ＳＥＬ＿ＥＶＥＮの立ち下がり遷移が発生する。

時刻ｔｄにおいて、セレクト信号ＳＥＬ＿ＥＶＥＮが低レベルに設定された状態でクロック信号ＶＣＯ＿ＣＫの立ち下がり遷移が発生すると、セレクタＳ１２（Ｓ１０、Ｓ８、Ｓ６、Ｓ４、Ｓ２、Ｓ０）がデータ信号ＤＡ１４（ＤＡ１２、ＤＡ１０、ＤＡ８、ＤＡ６、ＤＡ４、ＤＡ２）を選択しているため、フリップフロップＦ１２（Ｆ１０、Ｆ８、Ｆ６、Ｆ４、Ｆ２、Ｆ０）から供給されるデータ信号ＤＡ１２（ＤＡ１０、ＤＡ８、ＤＡ６、ＤＡ４、ＤＡ２、ＤＡ０）が論理値ｄ１４（ｄ１２、ｄ１０、ｄ８、ｄ６、ｄ４、ｄ２）に設定される。更に、クロック信号ＶＣＯ＿ＣＫの立ち下がり遷移が発生すると、セレクタＳＸがデータ信号ＤＡ１を選択するため、シリアルデータ信号ＴＸ＿ＤＴが論理値ｄ１に設定される。また、時刻ｔｄにおいて、セレクト信号ＳＥＬ＿ＯＤＤの立ち下がり遷移が発生する。

時刻ｔｅにおいて、セレクト信号ＳＥＬ＿ＯＤＤが低レベルに設定された状態でクロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生すると、セレクタＳ１３（Ｓ１１、Ｓ９、Ｓ７、Ｓ５、Ｓ３、Ｓ１）がデータ信号ＤＡ１５（ＤＡ１３、ＤＡ１１、ＤＡ９、ＤＡ７、ＤＡ５、ＤＡ３）を選択しているため、フリップフロップＦ１３（Ｆ１１、Ｆ９、Ｆ７、Ｆ５、Ｆ３、Ｆ１）から供給されるデータ信号ＤＡ１３（ＤＡ１１、ＤＡ９、ＤＡ７、ＤＡ５、ＤＡ３、ＤＡ１）が論理値ｄ１５（ｄ１３、ｄ１１、ｄ９、ｄ７、ｄ５、ｄ３）に設定される。更に、クロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生すると、セレクタＳＸがデータ信号ＤＡ０を選択するため、シリアルデータ信号ＴＸ＿ＤＴが論理値ｄ２に設定される。この後、クロック信号ＶＣＯ＿ＣＫの立ち下がり遷移が発生する度に時刻ｔｄにおける動作と同様の動作が実施され、クロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生する度に時刻ｔｅにおける動作と同様の動作が実施されることで、シリアルデータ信号ＴＸ＿ＤＴが論理値ｄ３〜ｄ１５に順次設定される。

また、時刻ｔｆ（時刻ｔａからクロック信号ＶＣＯ＿ＣＫの周期を８倍した時間が経過した時刻）において、タイミング信号ＴＩＭＥ＿ＲＥＦの立ち上がり遷移が再び発生する。これに伴って、セレクト信号ＳＥＬ＿ＥＶＥＮの立ち上がり遷移が発生する。また、タイミング信号ＴＩＭＥ＿ＲＥＦの立ち上がり遷移が発生すると、タイミング制御回路１２からＦＩＦＯ１１へのリードイネーブル信号ＲＥＡＤ＿ＥＮの立ち上がり遷移が発生し、ＦＩＦＯ１１から供給されるデータ信号Ｄ０〜Ｄ１５が所望の論理値ｄ０’〜ｄ１５’に設定される。

時刻ｔｇにおいて、セレクト信号ＳＥＬ＿ＥＶＥＮが高レベルに設定された状態でクロック信号ＶＣＯ＿ＣＫの立ち下がり遷移が発生すると、セレクタＳ１２（Ｓ１０、Ｓ８、Ｓ６、Ｓ４、Ｓ２、Ｓ０）がデータ信号Ｄ１２（Ｄ１０、Ｄ８、Ｄ６、Ｄ４、Ｄ２、Ｄ０）を選択しているため、フリップフロップＦ１４（Ｆ１２、Ｆ１０、Ｆ８、Ｆ６、Ｆ４、Ｆ２、Ｆ０）から供給されるデータ信号ＤＡ１４（ＤＡ１２、ＤＡ１０、ＤＡ８、ＤＡ６、ＤＡ４、ＤＡ２、ＤＡ０）が論理値ｄ１４’（ｄ１２’、ｄ１０’、ｄ８’、ｄ６’、ｄ４’、ｄ２’、ｄ０’）に設定される。また、時刻ｔｇにおいて、セレクト信号ＳＥＬ＿ＯＤＤの立ち上がり遷移が発生する。

時刻ｔｈにおいて、セレクト信号ＳＥＬ＿ＯＤＤが高レベルに設定された状態でクロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生すると、セレクタＳ１３（Ｓ１１、Ｓ９、Ｓ７、Ｓ５、Ｓ３、Ｓ１）がデータ信号Ｄ１３（Ｄ１１、Ｄ９、Ｄ７、Ｄ５、Ｄ３、Ｄ１）を選択しているため、フリップフロップＦ１５（Ｆ１３、Ｆ１１、Ｆ９、Ｆ７、Ｆ５、Ｆ３、Ｆ１）から供給されるデータ信号ＤＡ１５（ＤＡ１３、ＤＡ１１、ＤＡ９、ＤＡ７、ＤＡ５、ＤＡ３、ＤＡ１）が論理値ｄ１５’（ｄ１３’、ｄ１１’、ｄ９’、ｄ７’、ｄ５’、ｄ３’、ｄ１’）に設定される。更に、クロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生すると、セレクタＳＸがデータ信号ＤＡ０を選択するため、シリアルデータ信号ＴＸ＿ＤＴが論理値ｄ０’に設定される。また、時刻ｔｈにおいて、セレクト信号ＳＥＬ＿ＥＶＥＮの立ち下がり遷移が発生する。この後、クロック信号ＶＣＯ＿ＣＫの立ち下がり遷移が発生する度に時刻ｔｄにおける動作と同様の動作が実施され、クロック信号ＶＣＯ＿ＣＫの立ち上がり遷移が発生する度に時刻ｔｅにおける動作と同様の動作が実施されることで、シリアルデータ信号ＴＸ＿ＤＴが論理値ｄ１’〜ｄ１５’に順次設定される。

以上のような本発明の一実施形態では、パラレルデータ信号ＵＳＲ＿ＤＴからシリアルデータ信号ＴＸ＿ＤＴへの変換が、分周器およびマルチプレクサを用いた構成により段階的に実施されるのではなく、電圧制御発振器ＯＳＣとフリップフロップＦ０〜Ｆ１５およびセレクタＳ０〜Ｓ１３、ＳＸで構成されるシフトレジスタ回路とを用いた構成により一気に実施される。内部要素間のデータ送受信に関連するクロック信号およびデータ信号の位相関係に影響を与える分周器による遅延時間がないため、内部要素間のデータ送受信を十分に大きいタイミングマージンにて実施できる。このため、データ転送レートの向上、製造ばらつきの増大および電源電圧や温度の変動などに拘わらず、データ送信回路１０における内部要素間のデータ送受信を確実に実施できる。従って、従来技術（図５）に比べて、より実現性が高く、より高いデータ転送レートのデータ送信回路を構成することができる。

また、電圧制御発振器ＯＳＣにおけるクロック伝送経路と、フリップフロップＦ１４、Ｆ１２、Ｆ１０、Ｆ８、Ｆ６、Ｆ４、Ｆ２、Ｆ０によるデータ伝送経路と、フリップフロップＦ１５、Ｆ１３、Ｆ１１、Ｆ９、Ｆ７、Ｆ５、Ｆ３、Ｆ１によるデータ伝送経路と、フリップフロップＦＴ７〜ＦＴ０によるデータ伝送経路とは、これらの伝送経路間で信号伝送が併走状態になるようにレイアウトされているため、内部要素間のデータ送受信をより一層大きいタイミングマージンにて実施できる。従って、データ送信回路１０のデータ転送レートをより一層高くすることが可能になる。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

半導体プロセスの微細化が進むのに伴って製造ばらつきの影響が顕著になってくるため、本発明における製造ばらつきの影響をも考慮した回路技術は、今後、ＬＳＩを実現するうえで重要な要素技術になる。

Claims (8)

1. パラレルデータ信号をシリアルデータ信号に変換して送信するデータ送信回路であって、
   クロック信号を発生させるクロック発生回路と、
   シリアルデータ信号を出力するために設けられる出力回路と、
   パラレルデータ信号を取り込み、前記クロック発生回路のクロック信号に同期したシフト動作により、取り込んだパラレルデータ信号を前記出力回路にビット単位で順次転送するシフトレジスタ回路と、
   複数のレジスタを環状に接続して構成され、前記複数のレジスタ間で前記クロック発生回路のクロック信号に同期してタイミング信号を順次転送させるループ回路とを備え、
   データ送信回路に対する動作開始要求に応答して、前記複数のレジスタの少なくとも一つのレジスタがセットされるとともに、前記複数のレジスタの前記少なくとも一つのレジスタ以外のレジスタがリセットされることで、前記タイミング信号が生成されることを特徴とするデータ送信回路。
2. 請求項１に記載のデータ送信回路において、
   前記クロック発生回路として機能し、インダクタンス成分およびキャパシタンス成分を環状に分布させて構成される電圧制御発振器を備えることを特徴とするデータ送信回路。
3. 請求項１または請求項２に記載のデータ送信回路において、
   前記シフトレジスタ回路は、前記ループ回路のセットされた前記少なくとも一つのレジスタのタイミング信号が前記ループ回路の外部に出力されることに伴ってパラレルデータ信号を取り込むことを特徴とするデータ送信回路。
4. 請求項１、請求項２または請求項３に記載のデータ送信回路において、
   前記電圧制御発振器におけるクロック信号の伝送経路と、前記シフトレジスタ回路におけるデータ信号の伝送経路と、前記ループ回路におけるタイミング信号の伝送経路とは、これらの伝送経路間で信号伝送が併走状態になるようにレイアウトされることを特徴とするデータ送信回路。
5. パラレルデータ信号をシリアルデータ信号に変換して送信するデータ送信回路を備えたデータ送受信システムであって、
   前記データ送信回路は、
   クロック信号を発生させるクロック発生回路と、
   シリアルデータ信号を出力するために設けられる出力回路と、
   パラレルデータ信号を取り込み、前記クロック発生回路のクロック信号に同期したシフト動作により、取り込んだパラレルデータ信号を前記出力回路にビット単位で順次転送するシフトレジスタ回路と、
   複数のレジスタを環状に接続して構成され、前記複数のレジスタ間で前記クロック発生回路のクロック信号に同期してタイミング信号を順次転送させるループ回路とを備え、
   前記データ送信回路に対する動作開始要求に応答して、前記複数のレジスタの少なくとも一つのレジスタがセットされるとともに、前記複数のレジスタの前記少なくとも一つのレジスタ以外のレジスタがリセットされることで、前記タイミング信号が生成されることを特徴とするデータ送受信システム。
6. 請求項５に記載のデータ送受信システムにおいて、
   前記データ送信回路は、前記クロック発生回路として機能し、インダクタンス成分およびキャパシタンス成分を環状に分布させて構成される電圧制御発振器を備えることを特徴とするデータ送受信システム。
7. 請求項５または請求項６に記載のデータ送受信システムにおいて、
   前記シフトレジスタ回路は、前記ループ回路のセットされた前記少なくとも一つのレジスタのタイミング信号が前記ループ回路の外部に出力されることに伴ってパラレルデータ信号を取り込むことを特徴とするデータ送受信システム。
8. 請求項５、請求項６または請求項７に記載のデータ送受信システムにおいて、
   前記電圧制御発振器におけるクロック信号の伝送経路と、前記シフトレジスタ回路におけるデータ信号の伝送経路と、前記ループ回路におけるタイミング信号の伝送経路とは、これらの伝送経路間で信号伝送が併走状態になるようにレイアウトされることを特徴とするデータ送受信システム。

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