JPH11215010A

JPH11215010A - パラレル−シリアル変換用差動論理回路

Info

Publication number: JPH11215010A
Application number: JP10011739A
Authority: JP
Inventors: Yasumasa Hasegawa; 恭正長谷川
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 1998-01-23
Filing date: 1998-01-23
Publication date: 1999-08-06
Anticipated expiration: 2018-01-23
Also published as: JP3739024B2

Abstract

(57)【要約】【課題】低周波数のクロックでパラレル−シリアル変
換を行うことができるパラレル−シリアル変換用差動論
理回路を提供することを課題とする。【解決手段】第１のクロックをトリガとする複数のダ
ブルエッジトリガフリップフロップ（ＤＦＦ）を有し、
パラレル信号をシリアル信号に変換する手段と、第１の
クロックと同じ周波数のクロックをトリガとする２つの
シングルエッジトリガフリップフロップ（ＤＦＦ）を有
し、当該変換されたシリアル信号を２ビットのパラレル
信号に変換する手段と、第１のクロックと同じ周波数の
１対の差動クロックのうちのいずれが大きいかに応じ
て、当該変換された２ビットのパラレル信号のうちのい
ずれかを選択して、その信号を第１のクロックの２倍の
周波数のクロックに相当する速度でシリアル出力する差
動マルチプレクサ（ＭＵＸ）とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパラレル−シリアル
変換を行うための論理回路に関し、特に低周波数をクロ
ックとしてパラレル−シリアル変換を行うことができる
論理回路に関する。

【０００２】

【従来の技術】従来のビデオ機器やオーディオ機器に
は、アナログ信号用の入出力端子を有するものがある。
当該機器間では、ビデオ信号やオーディオ信号がアナロ
グ形式で通信される。近年、アナログ通信に代わり、デ
ジタル通信が普及しつつある。その中でも、ＩＥＥＥ１
３９４規格のデジタルシリアル通信が注目されている。

【０００３】図２は、ＩＥＥＥ１３９４規格の通信ネッ
トワークの構成を示す。ネットワークは、例えば５つの
ノード（通信装置）ＮＤ１〜ＮＤ５をケーブルＢＳに接
続することにより構成される。以下、ノードＮＤ１〜Ｎ
Ｄ５の全て又は個々をノードＮＤという。各ノードＮＤ
には、ノードＩＤ（識別子）が設定される。ノードＩＤ
は、例えば、ノードＮＤ１が１、ノードＮＤ２が２、ノ
ードＮＤ３が３、ノードＮＤ４が４、ノードＮＤ５が５
である。この中で、ノードＩＤが一番大きいノードＮＤ
がルートノードになる。ルートノードは、例えばノード
ＮＤ５である。

【０００４】図３は、１つのノードＮＤの構成を示す。
ノードＮＤは、ＩＥＥＥ１３９４インタフェース１及び
デバイス４を含む。デバイス４は、例えばビデオ機器や
オーディオ機器やコンピュータ等である。ＩＥＥＥ１３
９４インタフェース１は、リンク層（半導体チップ）２
と物理層（半導体チップ）３のセットで構成される。物
理層３は、ケーブルＢＳと直接信号の授受を行う層であ
り、リンク層２はデバイス４と信号の授受を行う層であ
る。

【０００５】ケーブルＢＳは、２組のツイストペアを含
む。第１のツイストペアは、互いに位相が反転したデー
タ信号Ｄａｔａとその差動信号−Ｄａｔａのペアであ
る。第２のツイストペアは、互いに位相が反転したスト
ローブ信号Ｓｔｒｏｂｅとその差動信号−Ｓｔｒｏｂｅ
のペアである。ストローブ信号Ｓｔｒｏｂｅは、データ
信号ＤａｔａをＤＳエンコードした信号である。詳細
は、後に図４を参照しながら説明する。

【０００６】ケーブルＢＳ内の上記の４つの信号のデー
タレートは、９８．３０４Ｍビット／秒（以下、便宜上
１００Ｍｂｐｓという）、１９６．６０８Ｍビット／秒
（以下、便宜上２００Ｍｂｐｓという）又は３９３．２
１６Ｍビット／秒（以下、便宜上４００Ｍｂｐｓとい
う）の中からいずれか１つを選択することができる。

【０００７】データＴｘＤは、リンク層２と物理層３の
間で上記のデータレートに関係なく常に４９．１５２Ｍ
Ｈｚ（以下、便宜上５０Ｍｂｐｓという）で授受される
信号であり、上記のシリアルデータＤａｔａがシリアル
−パラレル変換されたパラレルデータに相当する。デー
タＴｘＤは、シリアルデータＤａｔａが４００Ｍｂｐｓ
であれば４００Ｍｂｐｓ／５０Ｍｂｐｓ＝８ビットのパ
ラレル信号、シリアルデータＤａｔａが２００Ｍｂｐｓ
であれば２００Ｍｂｐｓ／５０Ｍｂｐｓ＝４ビットのパ
ラレル信号、シリアルデータＤａｔａが１００Ｍｂｐｓ
であれば１００Ｍｂｐｓ／５０Ｍｂｐｓ＝２ビットのパ
ラレル信号である。以下、８ビットのパラレルデータＴ
ｘＤが５０Ｍｂｐｓで通信され、シリアルデータＤａｔ
ａが４００Ｍｂｐｓで通信される場合を例に説明する。

【０００８】物理層３は、シリアルデータＤａｔａを１
００Ｍｂｐｓで通信する場合には１００ＭＨｚの内部基
準クロックを必要とし、シリアルデータＤａｔａを２０
０Ｍｂｐｓで通信する場合には２００ＭＨｚの内部基準
クロックを必要とし、シリアルデータＤａｔａを４００
Ｍｂｐｓで通信する場合には４００ＭＨｚの内部基準ク
ロックを必要とする。

【０００９】図４は、従来技術による物理層３の回路構
成を示し、図５は、その回路の動作を示すタイミングチ
ャートである。物理層３がケーブルＢＳ上に信号Ｄａｔ
ａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを送信
する場合を説明する。

【００１０】物理層３は、８ビットのパラレルデータＴ
ｘＤ

〔０〕〜ＴｘＤ〔７〕を入力し、それをパラレル−
シリアル変換して、シリアルデータＤａｔａとその差動
信号−Ｄａｔａを出力し、さらにストローブ信号Ｓｔｒ
ｏｂｅとその差動信号−Ｓｔｒｏｂｅを出力する。スト
ローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅは、データＤ
ａｔａ，−ＤａｔａをＤＳエンコードすることにより得
られる信号であり、クロック信号（例えば４００ＭＨ
ｚ）の代わりに送信される信号である。他の物理層は、
データＤａｔａ，−Ｄａｔａとストローブ信号Ｓｔｒｏ
ｂｅ，−Ｓｔｒｏｂｅを受信してデコードすれば、クロ
ック信号を再生することができる。ＩＥＥＥ１３９４規
格では、物理層が上記の４つの信号Ｄａｔａ，−Ｄａｔ
ａ，Ｓｔｒｏｂｅ，−ＳｔｒｏｂｅをケーブルＢＳ上に
送信する。

【００１１】８つのセレクタＳＥＬ０〜ＳＥＬ７と８つ
のフリップフロップＦＦ０〜ＦＦ７を直列接続すること
により、よく知られたパラレル−シリアル変換回路を構
成することができる。このパラレル−シリアル変換回路
は、８ビットのパラレルデータＴｘＤ

〔０〕〜ＴｘＤ
〔７〕をシリアルデータＮ１に変換する。

【００１２】８ビットのパラレルデータＴｘＤ

〔０〕〜
ＴｘＤ〔７〕は、それぞれ８つのセレクタＳＥＬ０〜Ｓ
ＥＬ７に入力される。８つのセレクタＳＥＬ０〜ＳＥＬ
７は、セレクト信号Ｍｕｘ＿ｓｅｌがハイレベルになる
と第１の入力を出力し、セレクト信号Ｍｕｘ＿ｓｅｌが
ローレベルになると第２の入力を出力する。Ｄ型フリッ
プフロップＦＦ０〜ＦＦ７は、クロックＣｌｋ１のポジ
ティブ（立ち上がり）エッジをトリガとして、入力信号
Ｄを出力信号Ｑとして出力し、保持する。

【００１３】７ビットのデータＴｘＤ

〔０〕〜ＴｘＤ
〔７〕は実際には並列の７本の信号線により構成される
が、図５では簡略化してＴｘＤ

〔０〕〜ＴｘＤ〔７〕を
まとめて記載している。データＴｘＤ

〔０〕〜ＴｘＤ
〔７〕は、データレートが５０Ｍｂｐｓであり、第１回
目の内容がＤ０〜Ｄ７、第２回目の内容がＤ８〜Ｄ１５
である。

【００１４】クロックＣｌｋ１，Ｃｌｋ２は、周波数が
４００ＭＨｚ（周期が２．５ｎｓ）である。セレクト信
号Ｍｕｘ＿ｓｅｌは、周波数が５０ＭＨｚ（周期が２０
ｎｓ）である。信号ｅｎｃは、周波数が２００ＭＨｚ
（周期が５ｎｓ）である。

【００１５】図５に示すように、まず、セレクト信号Ｍ
ｕｘ＿ｓｅｌがハイレベルになると、セレクタＳＥＬ０
は、第１の入力であるデータＤ０（ＴｘＤ

〔０〕）を選
択してフリップフロップＦＦ０の入力端子Ｄに出力し、
セレクタＳＥＬ１は、第２の入力であるデータＤ１（Ｔ
ｘＤ〔１〕）を選択してフリップフロップＦＦ１の入力
端子Ｄに出力する。セレクタＳＥＬ２〜ＳＥＬ７は、そ
れぞれデータＤ２〜Ｄ７を選択して、フリップフロップ
ＦＦ２〜ＦＦ７の入力端子Ｄに出力する。

【００１６】その後、クロックＣｌｋ１が立ち上がる
と、フリップフロップＦＦ０は、入力端子Ｄに入力され
るデータＤ０をシリアルデータＮ１として出力し、フリ
ップフロップＦＦ１は、入力端子Ｄに入力されるデータ
Ｄ１を出力信号Ｑとして出力する。その出力信号Ｑは、
セレクタＳＥＬ０の第２の入力端子に入力される。同様
に、フリップフロップＦＦ２〜ＦＦ７は、データＤ２〜
Ｄ７を出力信号Ｑとして出力し、前段のセレクタＳＥＬ
１〜ＳＥＬ６の第２の入力端子に出力する。

【００１７】次に、セレクト信号Ｍｕｘ＿ｓｅｌがロー
レベルになると、セレクタＳＥＬ０は、第２の入力であ
るデータＤ１（ＴｘＤ〔１〕）を選択してフリップフロ
ップＦＦ０の入力端子Ｄに出力し、セレクタＳＥＬ１
は、第２の入力であるデータＤ２（ＴｘＤ〔２〕）を選
択してフリップフロップＦＦ１の入力端子Ｄに出力す
る。同様に、セレクタＳＥＬ２〜ＳＥＬ６は、それぞれ
データＤ３〜Ｄ７を選択し、フリップフロップＦＦ２〜
ＦＦ６の入力端子Ｄに出力する。セレクタＳＥＬ７は、
グランド信号ｇｎｄを選択し、フリップフロップＦＦ７
の入力端子Ｄに出力する。

【００１８】次に、クロックＣｌｋ１が立ち上がると、
フリップフロップＦＦ０は、入力端子Ｄに入力されるデ
ータＤ１をシリアルデータＮ１として出力し、フリップ
フロップＦＦ１は、入力端子Ｄに入力されるデータＤ２
を出力信号Ｑとして出力する。その出力信号Ｑは、セレ
クタＳＥＬ０の第２の入力端子に入力される。同様に、
フリップフロップＦＦ２〜ＦＦ６は、データＤ３〜Ｄ６
を出力信号Ｑとして出力し、前段のセレクタＳＥＬ１〜
ＳＥＬ５の第２の入力端子に出力する。フリップフロッ
プＦＦ７は、グランド信号ｇｎｄを出力信号Ｑとして出
力し、前段のセレクタＳＥＬ６の第２の入力端子に出力
する。

【００１９】以下、同様の動作を繰り返すことにより、
シリアルデータＮ１として、Ｄ０〜Ｄ７が順次出力さ
れ、その後、Ｄ８〜Ｄ１５が順次出力される。

【００２０】ストローブ信号Ｓｔｒｏｂｅを生成するた
め、排他的論理和（ＸＯＲ）回路１０は、シリアルデー
タＮ１と信号ｅｎｃとの排他的論理和を演算し、ストロ
ーブ信号Ｎ２を出力する。

【００２１】ストローブ信号Ｎ２は、ＸＯＲ回路１０の
処理時間分だけシリアルデータＮ１よりも遅れる。信号
Ｎ１とＮ２等の同期をとるために、フリップフロップＦ
Ｆ１１〜ＦＦ１４が設けられる。

【００２２】Ｄ型フリップフロップＦＦ１１〜ＦＦ１４
は、クロックＣｌｋ２の立ち上がりエッジをトリガとし
て、入力端子Ｄに入力される信号を出力端子Ｑから出力
する。フリップフロップＦＦ１１は、入力端子Ｄに入力
されるデータＮ１を出力端子ＱからデータＤａｔａとし
て出力する。フリップフロップＦＦ１２は、入力端子Ｄ
に入力されるデータＮ１の論理反転データを出力端子Ｑ
からデータ−Ｄａｔａとして出力する。フリップフロッ
プＦＦ１３は、入力端子Ｄに入力されるストローブ信号
Ｎ２を出力端子Ｑからストローブ信号Ｓｔｒｏｂｅとし
て出力する。フリップフロップＦＦ１４は、入力端子Ｄ
に入力されるストローブ信号Ｎ２の論理反転信号を出力
端子Ｑからストローブ信号−Ｓｔｒｏｂｅとして出力す
る。データＤａｔａ，−Ｄａｔａ及びストローブ信号Ｓ
ｔｒｏｂｅ，−Ｓｔｒｏｂｅは、全てクロックＣｌｋ２
に同期して４００Ｍｂｐｓで送信される。

【００２３】

【発明が解決しようとする課題】８ビットのパラレルデ
ータＴｘＤ

〔０〕〜ＴｘＤ〔７〕は、データレートが５
０Ｍｂｐｓである。シリアルデータＤａｔａ，−Ｄａｔ
ａ及びストローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅ
は、データレートが４００Ｍｂｐｓ（＝５０Ｍｂｐｓ×
８ビット）である。

【００２４】上記のパラレル−シリアル変換を行うため
には、４００ＭＨｚ（周期が２．５ｎｓ）のクロックＣ
ｌｋ１を必要とし、さらに、出力信号Ｄａｔａ，−Ｄａ
ｔａ，Ｓｔｒｏｂｅ，−Ｓｔｏｒｂｅの同期をとるため
に、４００ＭＨｚ（周期が２．５ｎｓ）のクロックＣｌ
ｋ２を必要とする。

【００２５】すなわち、上記の４つの出力信号を４００
Ｍｂｐｓで送信するには、４００ＭＨｚのクロックＣｌ
ｋ１，Ｃｌｋ２が必要になる。

【００２６】ＩＥＥＥ１３９４規格では、１００Ｍｂｐ
ｓ、２００Ｍｂｐｓ、４００Ｍｂｐｓの中からデータレ
ートを選択することができる。現在、データレートが１
００Ｍｂｐｓ及び２００Ｍｂｐｓに対応するＩＥＥＥ１
３９４インタフェースが主流である。このインタフェー
ス内の物理層は、２００ＭＨｚのクロックを用意すれば
足り、４００ＭＨｚのクロックを必要としない。

【００２７】しかし、現在、さらに４００Ｍｂｐｓにも
対応可能なＩＥＥＥ１３９４インタフェースが開発され
ている。このインタフェース内の物理層は、上記のよう
に、４００ＭＨｚのクロックＣｌｋ１，Ｃｌｋ２を必要
とする。

【００２８】４００Ｍｂｐｓ対応のＩＥＥＥ１３９４イ
ンタフェースは、２００Ｍｂｐｓ対応のものに比べ、高
周波数のクロックを必要とする。高周波数のクロックを
用意するには、高速動作及び高精度のアライメントを実
現するための高度の半導体プロセス技術が必要になり、
物理層の製造コストが上がる。また、クロック周波数を
倍増すると、消費電力も倍増する。

【００２９】市場では、２００Ｍｂｐｓ対応の物理層半
導体チップと同程度の消費電力に抑えた４００Ｍｂｐｓ
対応の物理層半導体チップが望まれている。しかし、結
果的に消費電力が倍増してしまい、市場要求を満足する
ことができない。

【００３０】消費電力を低減するために動作電源電圧を
下げることも考えられる。しかし、動作電源電圧を下げ
ると、安定した動作を期待できない。

【００３１】本発明の目的は、低周波数のクロックでパ
ラレル−シリアル変換を行うことができるパラレル−シ
リアル変換用差動論理回路を提供することである。

【００３２】

【課題を解決するための手段】本発明の一観点によれ
ば、複数のセレクタ、及び第１のクロックをトリガとす
る複数のダブルエッジトリガフリップフロップを接続す
ることにより構成され、パラレル信号をシリアル信号に
変換するパラレル−シリアル変換手段と、前記第１のク
ロックと同じ周波数の第２のクロックをトリガとする２
つのシングルエッジトリガフリップフロップを有し、前
記変換されたシリアル信号を２ビットのパラレル信号に
変換するシリアル−パラレル変換手段と、前記第１のク
ロックと同じ周波数の互いに位相が反転した１対の差動
クロックのうちのいずれが大きいかに応じて、前記変換
された２ビットのパラレル信号のうちのいずれかを選択
して、その信号を前記第１のクロックの２倍の周波数の
クロックに相当する速度でシリアル出力する差動マルチ
プレクサとを有するパラレル−シリアル変換用差動論理
回路が提供される。

【００３３】第１のクロックをトリガとしてパラレル信
号をシリアル信号に変換する。その際、仮にシングルエ
ッジトリガフリップフロップを用いると、第１のクロッ
クの周波数と同一周波数に相当する速度のシリアル信号
が得られるが、ダブルエッジトリガフリップフロップを
用いれば、第１のクロックの２倍の周波数のクロックに
相当する速度のシリアル信号が得られる。ただし、この
シリアル信号は、比較的大きなジッタを含む。

【００３４】次に、上記のシリアル信号を再び２ビット
のパラレル信号に変換する。変換されたパラレル信号の
速度は、上記のシリアル信号に比べて１／２になる。そ
の後、第１のクロックと同じ周波数の互いに位相が反転
した１対の差動クロックのうちのいずれが大きいかに応
じて、上記の変換された２ビットのパラレル信号のうち
のいずれかを選択することにより、その信号を第１のク
ロックの２倍の周波数のクロックに相当する速度でシリ
アル出力することができる。このシリアル出力信号は、
ジッタが極く小さなものになる。

【００３５】

【発明の実施の形態】図１は、本発明の実施例による物
理層３の回路構成を示し、図６は、その回路の動作を示
すタイミングチャートである。物理層３は、図３に示す
ノードＮＤ中に使用されるものと同一である。以下、物
理層３がケーブルＢＳ上に信号Ｄａｔａ，−Ｄａｔａ，
Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅを送信する場合を説明す
る。

【００３６】物理層３は、８ビットのパラレルデータＴ
ｘＤ

〔０〕〜ＴｘＤ〔７〕を入力し、それをパラレル−
シリアル変換して、シリアルデータＤａｔａとその差動
信号−Ｄａｔａを出力し、さらにストローブ信号Ｓｔｒ
ｏｂｅとその差動信号−Ｓｔｒｏｂｅを出力する。スト
ローブ信号Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅは、データＤ
ａｔａ，−ＤａｔａをＤＳエンコードすることにより得
られる信号であり、クロック信号（例えば４００ＭＨ
ｚ）の代わりに送信される信号である。他の物理層は、
データＤａｔａ，−Ｄａｔａとストローブ信号Ｓｔｒｏ
ｂｅ，−Ｓｔｒｏｂｅを受信してデコードすれば、クロ
ック信号を再生することができる。

【００３７】物理層３は、４００ＭＨｚの高周波クロッ
クを用いず、２００ＭＨｚの比較的低周波のクロックＣ
ｌｋ１，Ｃｌｋ２を用いて、パラレル−シリアル変換を
行い、信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓ
ｔｒｏｂｅを４００ＭｂｐｓでケーブルＢＳ上に送信す
ることを可能にする。

【００３８】物理層３は、従来技術による物理層３（図
４）に比べ、ダブルエッジトリガフリップフロップＤＦ
Ｆ０〜ＤＦＦ７及び差動マルチプレクサＭＵＸ１，ＭＵ
Ｘ２を有する点が主に異なる。ダブルエッジトリガフリ
ップＤＦＦ０〜ＤＦＦ７は、立ち上がりと立ち下がりの
両者をトリガとするフリップフロップである。差動マル
チプレクサＭＵＸ１，ＭＵＸ２は、本発明者により提供
される新規な素子である。これらの詳細は、後に説明す
る。

【００３９】８つのセレクタＳＥＬ０〜ＳＥＬ７と８つ
のダブルエッジトリガフリップフロップＦＦ０〜ＦＦ７
を直列接続することにより、よく知られたパラレル−シ
リアル変換回路を構成することができる。このパラレル
−シリアル変換回路は、図４のものと同様に、８ビット
のパラレルデータＴｘＤ

〔０〕〜ＴｘＤ〔７〕をシリア
ルデータＮ１に変換する。以下、図４及び図５と異なる
点のみを説明する。

【００４０】図４のシングルエッジトリガフリップフロ
ップＦＦ０〜ＦＦ７の代わりに、ダブルエッジトリガフ
リップフロップＤＦＦ０〜ＤＦＦ７を使用する。ダブル
エッジトリガＤ型フリップフロップＤＦＦ０〜ＤＦＦ７
は、クロックＣｌｋ１のダブルエッジ（立ち上がりエッ
ジ及び立ち下がりエッジ）をトリガとして、入力信号Ｄ
を出力信号Ｑとして出力し、保持する。

【００４１】図４ではクロックＣｌｋ１，Ｃｌｋ２が４
００ＭＨｚであったが、本実施例ではクロックＣｌｋ
１，Ｃｌｋ２が２００ＭＨｚ（周期が５ｎｓ）である。
本実施例では、４００ＭＨｚの高周波クロックを必要と
せず、２００ＭＨｚの低周波クロックで図４の物理層と
同じ動作をさせることができる。

【００４２】図６に示すように、ダブルエッジトリガフ
リップフロップＤＦＦ０〜ＤＦＦ７は、２００ＭＨｚの
クロックＣｌｋ１のダブルエッジをトリガとして、シリ
アルデータＮ１を出力する。シリアルデータＮ１とし
て、順次データＤ０〜Ｄ７が出力され、続いてデータＤ
８〜１５が出力される。

【００４３】仮に、２００ＭＨｚのクロックＣｌｋ１の
シングルエッジ（立ち上がりエッジ又は立ち下がりエッ
ジのいずれか一方のエッジ）をトリガとすれば、２００
ＭｂｐｓのシリアルデータＮ１が得られるが、本実施例
のように、２００ＭＨｚのクロックＣｌｋ１のダブルエ
ッジをトリガとすれば、４００Ｍｂｐｓのシリアルデー
タＮ１が得られる。

【００４４】ＸＯＲ回路１０は、シリアルデータＮ１と
信号ｅｎｃとの排他的論理和を演算し、４００Ｍｂｐｓ
のストローブ信号Ｎ２を出力する。ストローブ信号Ｎ２
は、ＸＯＲ回路１０の処理時間分だけシリアルデータＮ
１よりも遅れる。

【００４５】しかし、この４００ＭＨｚの信号Ｎ１，Ｎ
２をそのまま送信することはできない。その理由を、以
下信号Ｎ１を例に説明する。

【００４６】図７（Ａ）は、図６のクロックＣｌｋ１及
びシリアルデータＮ１を拡大したタイミングチャートで
ある。

【００４７】クロックＣｌｋ１は、公知の位相ロックル
ープ回路（ＰＬＬ）により生成されるものである。時間
Ｔ１は、クロックＣｌｋ１の立ち上がりエッジから次の
立ち上がりエッジまでの時間である。時間Ｔ２は、クロ
ックＣｌｋ１の立ち下がりエッジから次の立ち下がりエ
ッジまでの時間である。時間Ｔ１とＴ２は、ほぼ同じで
ある。

【００４８】時間Ｔ３は、クロックＣｌｋ１の立ち上が
りエッジから次の立ち下がりエッジまでの時間である。
時間Ｔ４は、クロックＣｌｋ１の立ち下がりエッジから
次の立ち上がりエッジまでの時間である。時間Ｔ３とＴ
４は、立ち上がり特性と立ち下がり特性の相違から、同
一にすることが困難であり、通常はある程度異なる。

【００４９】具体的には、ＰＬＬ内のＣＭＯＳ回路特性
によるものである。ＣＭＯＳ回路において、例えば、ク
ロックＣｌｋ１の立ち上がりはｎチャネルＭＯＳトラン
ジスタのオン特性に依存し、クロックＣｌｋ１の立ち下
がりはｐチャネルＭＯＳトランジスタのオン特性に依存
する。これらｎチャネルＭＯＳトランジスタとｐチャネ
ルＭＯＳトランジスタのオン特性を揃えることは困難で
あり、かつ温度変化及びプロセス変動があるために、上
記の時間Ｔ３とＴ４は異なる。

【００５０】本来、クロックＣｌｋ１のデューティ比を
５０％にしたい場合でも、立ち上がりエッジ又は立ち下
がりエッジに時間ずれが生じ、デューティ比が５０％に
ならない。この時間ずれは、いわゆるジッタと呼ばれて
いる。

【００５１】その結果、シリアルデータＮ１において、
データＤ０の時間Ｔ３とデータＤ１の時間Ｔ４が異なる
ことになる。クロックＣｌｋ１のデューティ比が５０％
であれば、データＮ１のジッタはなくなる。しかし、ク
ロックＣｌｋ１は、上記の理由によりデューティ比が５
０％にならないのが通常であり、データＮ１はジッタを
有するものになる。

【００５２】ＩＥＥＥ１３９４規格では、出力信号Ｄａ
ｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅのデ
ータレートが４００Ｍｂｐｓの時、その出力信号に含ま
れるジッタが０．１５ｎｓ以下であることを規定してい
る。ところが、上記のデータＮ１のジッタは、０．１５
ｎｓを超えるものになってしまう。

【００５３】また、データＮ１を基に、図４の物理層と
同様に、出力信号Ｄａｔａ，−Ｄａｔａ及びＳｔｒｏｂ
ｅ，−Ｓｔｒｏｂｅを生成すると、４つの出力信号間の
スキューが大きくなってしまう。スキューは、同期がと
れている信号間の平均的（全体的）な時間ずれである。

【００５４】ＩＥＥＥ１３９４規格では、出力信号Ｄａ
ｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅのデ
ータレートが４００Ｍｂｐｓの時、その出力信号間のス
キューが０．１ｎｓ以下であることを規定している。と
ころが、上記の方法による出力信号間のスキューは、
０．１ｎｓを超えるものになってしまう。

【００５５】そこで、図１に示すように、信号Ｎ１をシ
ングルエッジトリガＤ型フリップフロップＳＦＦ１，Ｓ
ＦＦ２の入力端子Ｄに入力し、信号Ｎ２をシングルエッ
ジトリガＤ型フリップフロップＳＦＦ３，ＳＦＦ４の入
力端子Ｄに入力する。

【００５６】フリップフロップＳＦＦ１は、２００ＭＨ
ｚのクロックＣｌｋ２の立ち下がりをトリガとして、入
力信号Ｎ１（端子Ｄ）を出力信号Ｄｅｖｅｎ（端子Ｑ）
として出力する。４００Ｍｂｐｓの入力信号Ｎ１は、２
００Ｍｂｐｓの出力信号Ｄｅｖｅｎに変換される。出力
信号Ｄｅｖｅｎは、入力信号Ｎ１のうちの偶数番目のデ
ータＤ０，Ｄ２，Ｄ４・・・である。

【００５７】フリップフロップＳＦＦ２は、２００ＭＨ
ｚのクロックＣｌｋ２の立ち上がりをトリガとして、入
力信号Ｎ１（端子Ｄ）を出力信号Ｄｏｄｄ（端子Ｑ）と
して出力する。出力信号Ｄｏｄｄは、データレートが２
００Ｍｂｐｓであり、入力信号Ｎ１のうちの奇数番目の
データＤ１，Ｄ３，Ｄ５・・・である。

【００５８】フリップフロップＳＦＦ１，ＳＦＦ２は、
４００ＭｂｐｓのシリアルデータＮ１を２００Ｍｂｐｓ
の２ビットパラレルデータＤｅｖｅｎ，Ｄｏｄｄに変換
することになる。

【００５９】フリップフロップＳＦＦ３は、２００ＭＨ
ｚのクロックＣｌｋ２の立ち下がりをトリガとして、入
力信号Ｎ２（端子Ｄ）を出力信号Ｓｅｖｅｎ（端子Ｑ）
として出力する。出力信号Ｓｅｖｅｎは、データレート
が２００Ｍｂｐｓであり、入力信号Ｎ２のうちの偶数番
目のデータＳ０，Ｓ２，Ｓ４・・・である。

【００６０】フリップフロップＳＦＦ４は、２００ＭＨ
ｚのクロックＣｌｋ２の立ち上がりをトリガとして、入
力信号Ｎ２（端子Ｄ）を出力信号Ｓｏｄｄ（端子Ｑ）と
して出力する。出力信号Ｓｏｄｄは、データレートが２
００Ｍｂｐｓであり、入力信号Ｎ２のうちの奇数番目の
データＳ１，Ｓ３，Ｓ５・・・である。

【００６１】フリップフロップＳＦＦ３，ＳＦＦ４は、
４００ＭｂｐｓのシリアルデータＮ２を２００Ｍｂｐｓ
の２ビットパラレルデータＳｅｖｅｎ，Ｓｏｄｄに変換
することになる。

【００６２】差動マルチプレクサＭＵＸ１は、ポジティ
ブ入力端子ｐ及びネガティブ入力端子ｎを有する。入力
端子ｐには信号Ｄｅｖｅｎが入力され、入力端子ｎには
信号Ｄｏｄｄが入力される。差動マルチプレクサＭＵＸ
１は、１対の差動クロックＣｌｋｐ及びＣｌｋｎを選択
信号とする。差動クロックＣｌｋｐ及びＣｌｋｎは、互
いに位相が反転している。

【００６３】差動マルチプレクサＭＵＸ１は、クロック
ＣｌｋｐがＣｌｋｎよりも大きいとき、入力端子ｐに入
力される信号Ｄｅｖｅｎを信号Ｄａｔａとして出力し、
かつ信号Ｄａｔａの差動信号を信号−Ｄａｔａとして出
力する。１対の差動信号Ｄａｔａと−Ｄａｔａは、互い
に位相が反転しており、データレートが４００Ｍｂｐｓ
である。

【００６４】逆に、差動マルチプレクサＭＵＸ１は、ク
ロックＣｌｋｎがＣｌｋｐよりも大きいとき、入力端子
ｎに入力される信号Ｄｏｄｄを信号Ｄａｔａとして出力
し、かつ信号Ｄａｔａの差動信号を信号−Ｄａｔａとし
て出力する。

【００６５】差動マルチプレクサＭＵＸ２は、入力端子
ｐに信号Ｓｅｖｅｎを、入力端子ｎに信号Ｓｏｄｄを入
力し、１対の差動クロックＣｌｋｐ及びＣｌｋｎを選択
信号とする。

【００６６】差動マルチプレクサＭＵＸ２は、選択信号
ＣｌｋｐがＣｌｋｎよりも大きいとき、入力端子ｐに入
力される信号Ｓｅｖｅｎを信号Ｓｔｒｏｂｅとして出力
し、かつ信号Ｓｔｒｏｂｅの差動信号を信号−Ｓｔｒｏ
ｂｅとして出力する。１対の差動信号Ｓｔｒｏｂｅと−
Ｓｔｒｏｂｅは、互いに位相が反転しており、データレ
ートが４００Ｍｂｐｓである。

【００６７】逆に、差動マルチプレクサＭＵＸ２は、ク
ロックＣｌｋｎがＣｌｋｐよりも大きいとき、入力端子
ｎに入力される信号Ｓｏｄｄを信号Ｓｔｒｏｂｅとして
出力し、かつ信号Ｓｔｒｏｂｅの差動信号を信号−Ｓｔ
ｒｏｂｅとして出力する。

【００６８】差動マルチプレクサＭＵＸ１，ＭＵＸ２
は、差動クロックＣｌｋｐ，Ｃｌｋｎを選択信号とし
て、４つの出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｏｂ
ｅ，−Ｓｔｒｏｂｅの同期をとっている。

【００６９】また、差動マルチプレクサＭＵＸ１，ＭＵ
Ｘ２は、差動クロックＣｌｋｐ，Ｃｌｋｎを選択信号と
するので、出力信号のジッタをほぼ０にすることができ
る。その理由を、差動マルチプレクサＭＵＸ１の出力信
号Ｄａｔａを例に以下説明する。

【００７０】図７（Ｂ）は、図６の１対の差動クロック
Ｃｌｋｐ，Ｃｌｋｎ及び出力信号Ｄａｔａを拡大したタ
イミングチャートである。

【００７１】差動クロックＣｌｋｐとＣｌｋｎは、互い
に位相が反転した信号である。時間Ｔ５は、差動クロッ
クＣｌｋｐとＣｌｋｎの第１の交点からその次の第２の
交点までの時間である。時間Ｔ６は、差動クロックＣｌ
ｋｐとＣｌｋｎの第２の交点からその次の第３の交点ま
での時間である。時間Ｔ５とＴ６は、ほぼ同じである。

【００７２】差動マルチプレクサＭＵＸ１は、差動信号
ＣｌｋｐとＣｌｋｎの交点で出力信号Ｄａｔａを切り換
える。その結果、出力信号Ｄａｔａにおいて、データＤ
０の時間Ｔ５とデータＤ１の時間Ｔ６がほぼ同じにな
る。したがって、出力信号Ｄａｔａのジッタは、ほぼ０
になる。同様に、４つの出力信号間のスキューもほぼ０
になる。

【００７３】本実施例によれば、出力信号Ｄａｔａ，−
Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔｒｏｂｅのジッタ及び
スキューを低減させ、ＩＥＥＥ１３９４規格に適合させ
ることができる。しかも、その際、物理層３は、４００
ＭＨｚのクロックを必要とせず、２００ＭＨｚのクロッ
クを用意すれば足りる。

【００７４】本実施例による物理層３は、２００ＭＨｚ
の低周波数のクロックで動作するので、従来技術による
物理層（図４）のように４００ＭＨｚの高周波数のクロ
ックで動作する場合に比べ、高速動作及び高精度のアラ
イメントを実現するための高度の半導体プロセス技術を
必要とせず、製造コストを低減させることができる。ま
た、クロック周波数を低くすることにより、消費電力を
下げながらも安定した動作をさせることができ、市場の
要求を満足させることができる。

【００７５】図８は、図１の物理層３に供給される信号
を生成する信号生成部の構成を示す。

【００７６】位相ロックループ回路（ＰＬＬ）２１は、
公知の汎用回路であり、電圧制御発振器（ＶＣＯ）２２
を有する。ＶＣＯ２２は、奇数個（例えば３個）の差動
遅延ブロック２３ａ，２３ｂ，２３ｃを有する。以下、
差動遅延ブロック２３ａ，２３ｂ，２３ｃの全て又は個
々を差動遅延ブロック２３という。

【００７７】３個の差動遅延ブロック２３は、直列に接
続される。最終段の第３の差動遅延ブロック２３ｃの出
力信号は、第１の差動遅延ブロック２３ａの入力端子に
フィードバックされる。

【００７８】ある差動遅延ブロック２３の出力信号は反
転されて、次段の差動遅延ブロック２３に入力される。
例えば、第１の差動遅延ブロック２３ａの正転出力信号
は、第２の差動遅延ブロック２３ｂの−端子に入力さ
れ、第１の差動遅延ブロック２３ａの反転出力信号は、
第２の差動遅延ブロックの＋端子に入力される。

【００７９】３個の差動遅延ブロック２３は、互いに位
相が１２０°ずつずれている。ＶＣＯ２２は、２００Ｍ
Ｈｚの１対の差動クロックＣｌｋｐ，Ｃｌｋｎを出力す
る。この差動クロックＣｌｋｐ，Ｃｌｋｎは、互いに位
相が反転し（位相が１８０°ずれ）ており、図１の差動
マルチプレクサＭＵＸ１，ＭＵＸ２に使用される。

【００８０】ＰＬＬ２１は、ＶＣＯ２２の他、出力段２
４を有する。出力段２４は、２００ＭＨｚの差動クロッ
クＣｌｋｐ，Ｃｌｋｎを入力し、２００ＭＨｚのクロッ
クＣｌｋ１，Ｃｌｋ２を出力する。クロックＣｌｋ１と
Ｃｌｋ２は、共に２００ＭＨｚであれば、同一の信号で
も異なる信号でもよい。本実施例では、クロックＣｌｋ
１とＣｌｋ２が同じである場合を示す。

【００８１】クロックＣｌｋ１は、図１のダブルエッジ
トリガフリップフロップＤＦＦ０〜ＤＦＦ７に使用さ
れ、クロックＣｌｋ２は、図１のシングルエッジトリガ
フリップフロップＳＦＦ１〜ＳＦＦ４に使用される。

【００８２】クロック生成回路２５は、２００ＭＨｚの
クロックＣｌｋ１，Ｃｌｋ２を基に、２００ＭＨｚの信
号ｅｎｃ及び５０ＭＨｚの信号Ｍｕｘ＿ｓｅｌを生成す
る。信号ｅｎｃは、図１のＸＯＲ回路１０に使用され、
信号Ｍｕｘ＿ｓｅｌは、セレクタＳＥＬ０〜ＳＥＬ７に
使用される。

【００８３】図９は、図１に示す各ダブルエッジトリガ
Ｄ型フリップフロップＤＦＦ０〜ＤＦＦ７の回路図であ
る。

【００８４】フリップフロップＤＦＦ０〜ＤＦＦ７は、
ＣＭＯＳ回路により構成される。入力端子Ｑには入力信
号が入力され、クロック端子ＣｌｋにはクロックＣｌｋ
１が入力される。図９では反転出力端子−Ｑを有する場
合を示すが、出力端子−Ｑの信号を反転させれば図１の
ように出力端子Ｑを設けることができる。

【００８５】図中、端子ｖｄｄは正の電源電位の端子を
示し、端子ｇｎｄはグランド電位の端子を示す。フリッ
プフロップは、上段部１１と下段部１２に別れる。上段
部１１は、クロックＣｌｋの立ち下がりエッジをトリガ
とするフリップフロップである。下段部１２は、クロッ
クＣｌｋの立ち上がりエッジをトリガとするフリップフ
ロップである。

【００８６】上段部１１の出力は、クロックＣｌｋがハ
イレベルのときにハイインピーダンス状態になり、下段
部１２の出力は、クロックＣｌｋがローレベルのときに
ハイインピーダンス状態になる。したがって、上段部１
１の出力と下段部１２の出力は競合することがなく、ク
ロックＣｌｋのダブルエッジをトリガとして出力信号が
出力端子−Ｑから出力される。

【００８７】なお、ダブルエッジトリガフリップフロッ
プは、文献“IEEE JOURNAL OF SOLID-STATE CIRCUITS,
VOL.26, NO.8 AUGUST 1991”の１１６８〜１１７０頁に
記載された回路を用いてもよい。

【００８８】図１０は、図１の各差動マルチプレクサＭ
ＵＸ１，ＭＵＸ２の回路図である。差動マルチプレクサ
ＭＵＸ１，ＭＵＸ２は、ＣＭＯＳ回路により構成され
る。以下、ＭＯＳトランジスタを単にトランジスタとい
う。図中、端子ｖｄｄは正の電源電位端子を示し、端子
ｇｎｄはグランド電位の端子を示す。

【００８９】差動マルチプレクサは、４つの入力ノード
Ｖｉｎｐ，−Ｖｉｎｐ，Ｖｉｎｎ，−Ｖｉｎｎを有す
る。図１１（Ａ）に示すように、ポジティブ入力ノード
Ｖｉｎｐには、奇数番目データＤｅｖｅｎ（図１）が入
力され、ポジティブ反転入力ノード−Ｖｉｎｐには、奇
数番目データＤｅｖｅｎを論理反転（ＮＯＴ）回路３１
で論理反転させたデータが入力される。図１１（Ｂ）に
示すように、ネガティブ入力ノードＶｉｎｎには、偶数
番目データＤｏｄｄ（図１）が入力され、ネガティブ反
転入力ノード−Ｖｉｎｎには、偶数番目データＤｅｖｅ
ｎを論理反転（ＮＯＴ）回路３２で論理反転させたデー
タが入力される。

【００９０】差動マルチプレクサは、その他、差動クロ
ックノードＣｌｋｐ，Ｃｌｋｎ及び差動出力ノードＶｏ
ｕｔｐ，Ｖｏｕｔｎを有する。ポジティブ出力ノードＶ
ｏｕｔｐは、図１の出力信号Ｄａｔａ又はＳｔｒｏｂｅ
が出力されるノードである。ネガティブ出力ノードＶｏ
ｕｔｎは、図１の出力信号−Ｄａｔａ又は−Ｓｔｒｏｂ
ｅが出力されるノードである。

【００９１】ポジティブクロックＣｌｋｐがネガティブ
クロックＣｌｋｎよりも大きいときには、ポジティブ入
力ノードＶｉｎｐの信号がポジティブ出力ノードＶｏｕ
ｔｐから出力される。ネガティブ出力ノードＶｏｕｔｎ
からは、ポジティブ出力ノードＶｏｕｔｐから出力され
る信号の差動信号が出力される。

【００９２】逆に、ネガティブクロックＣｌｋｎがポジ
ティブクロックＣｌｋｐよりも大きいときには、ネガテ
ィブ入力ノードＶｉｎｎの信号がポジティブ出力ノード
Ｖｏｕｔｐから出力される。ネガティブ出力ノードＶｏ
ｕｔｎからは、ポジティブ出力ノードＶｏｕｔｐから出
力される信号の差動信号が出力される。

【００９３】ポジティブ入力ノードＶｉｎｐは、ｎチャ
ネルトランジスタＭ１のゲートに接続される。ポジティ
ブ反転入力ノード−Ｖｉｎｐは、ｎチャネルトランジス
タＭ２のゲートに接続される。

【００９４】ネガティブ入力ノードＶｉｎｎは、ｎチャ
ネルトランジスタＭ３のゲートに接続される。ネガティ
ブ反転入力ノード−Ｖｉｎｎは、ｎチャネルトランジス
タＭ４のゲートに接続される。

【００９５】トランジスタＭ１及びＭ３のドレインに
は、ｐチャネルトランジスタＭ７のドレイン及びネガテ
ィブノードＮｎが接続される。トランジスタＭ２及びＭ
４のドレインには、ｐチャネルトランジスタＭ８のドレ
イン及びポジティブノードＮｐが接続される。

【００９６】定電流源Ｉ２は、ｐチャネルトランジスタ
Ｍ９のドレインに接続される。トランジスタＭ７，Ｍ８
は、トランジスタＭ９と共にカレントミラー回路を構成
する。トランジスタＭ７，Ｍ８は、トランジスタＭ９と
同じ電流値を流すことができる。トランジスタＭ７，Ｍ
８は、定電流源で代替することができる。

【００９７】ポジティブクロックノードＣｌｋｐは、ｎ
チャネルトランジスタＭ５のゲートに接続される。ネガ
ティブクロックノードＣｌｋｎは、ｎチャネルトランジ
スタＭ６のゲートに接続される。

【００９８】トランジスタＭ５は、ドレインがトランジ
スタＭ１及びＭ２のソースに接続され、ソースがグラン
ド端子ｇｎｄに接続される。トランジスタＭ６は、ドレ
インがトランジスタＭ３及びＭ４のソースに接続され、
ソースがグランド端子ｇｎｄに接続される。

【００９９】次に、回路動作を説明する。まず、ポジテ
ィブクロックＣｌｋｐがネガティブクロックＣｌｋｎよ
りも大きい場合を説明する。ポジティブクロックＣｌｋ
ｐがハイレベル（以下、“Ｈ”で表す）になり、ネガテ
ィブクロックＣｌｋｎがローレベル（以下、“Ｌ”で表
す）になる。ネガティブクロックＣｌｋｎがローベルに
なると、トランジスタＭ６がオフし、ネガティブ入力Ｖ
ｉｎｎ，−Ｖｉｎｎの論理値にかかわらずトランジスタ
Ｍ３及びＭ４には電流が流れない。

【０１００】例えば、ポジティブ入力Ｖｉｎｐ＝Ｈであ
り、ポジティブ反転入力−Ｖｉｎｐ＝Ｌである場合を説
明する。その場合、トランジスタＭ１がオンし、トラン
ジスタＭ２がオフする。

【０１０１】トランジスタＭ１がオンして、そのソース
−ドレイン間に電流が流れると、ネガティブノードＮｎ
の電位が下がり、やがてネガティブノードＮｎ＝Ｌにな
る。一方、トランジスタＭ２がオフして、そのソース−
ドレイン間に電流が流れなくなると、ポジティブノード
Ｎｐの電位が上がり、やがてポジティブノードＮｐ＝Ｈ
になる。

【０１０２】以上のように、ポジティブクロックＣｌｋ
ｐがネガティブクロックＣｌｋｎよりも大きいと、ポジ
ティブ入力Ｖｉｎｐ＝ＨがポジティブノードＮｐから出
力される。トランジスタＭ１，Ｍ２は入力差動対を構成
しているので、ネガティブノードＮｎからはポジティブ
ノードＮｐの信号に対する差動信号が出力される。

【０１０３】これらポジティブノードＮｐ及びネガティ
ブノードＮｎを出力端子とし、ポジティブノードＮｐか
らは図１の信号Ｄａｔａ又はＳｔｒｏｂｅを出力し、ネ
ガティブノードＮｎからは図１の信号−Ｄａｔａ又は−
Ｓｔｒｏｂｅを出力することができる。

【０１０４】出力端子に接続される負荷が小さいときに
は、以上の構成を差動マルチプレクサとすることができ
る。ただし、負荷が大きいときには、以下に示す出力段
をさらに接続する必要がある。

【０１０５】トランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ
１４，Ｍ１５は、ポジティブ出力ノードＶｏｕｔｐの出
力段である。トランジスタＭ１６，Ｍ１７，Ｍ１８，Ｍ
１９，Ｍ２０は、ネガティブ出力ノードＶｏｕｔｎの出
力段である。

【０１０６】定電流源Ｉ１は、ｐチャネルトランジスタ
Ｍ１０のドレインに接続される。ｐチャネルトランジス
タＭ１１，Ｍ１６は、トランジスタＭ１０と共にカレン
トミラー回路を構成する。トランジスタＭ１１，Ｍ１６
は、トランジスタＭ１０と同じ電流値を流すことができ
る。トランジスタＭ１１，Ｍ１６は、定電流源で代替す
ることができる。

【０１０７】次に、回路動作を説明する。ポジティブノ
ードＮｐはトランジスタＭ１２及びＭ１８のゲートに接
続される。ネガティブノードＮｎはトランジスタＭ１３
及びＭ１７のゲートに接続される。上記のように、ポジ
ティブノードＮｐの電位が上がり、ネガティブノードＮ
ｎの電位が下がる場合を説明する。

【０１０８】ポジティブノードＮｐの電位が上がると、
ｐチャネルトランジスタＭ１２はオフし、そのソース−
ドレイン間に流れる電流が減少する。一方、ネガティブ
ノードＮｎの電位が下がると、ｐチャネルトランジスタ
Ｍ１３はオンし、そのソース−ドレイン間に流れる電流
が増加する。

【０１０９】ｎチャネルトランジスタＭ１４及びＭ１５
は、カレントミラー回路を構成する。ｎチャネルトラン
ジスタＭ１５は、トランジスタＭ１２の電流減少に応じ
てオフする。ポジティブ出力ノードＶｏｕｔｐは、トラ
ンジスタＭ１５がオフし、トランジスタＭ１３がオンす
るので、電位が上がり、やがてＶｏｕｔｐ＝Ｈになる。
すなわち、ポジティブクロックＣｌｋｐがネガティブク
ロックＣｌｋｎよりも大きいと、ポジティブ入力Ｖｉｎ
ｐ＝Ｈがポジティブ出力ノードＶｏｕｔｐ（図１の信号
Ｄａｔａ又はＳｔｒｏｂｅ）から出力される。

【０１１０】同時に、ネガティブノードＮｎの電位が下
がると、ｐチャネルトランジスタＭ１７はオンし、その
ソース−ドレイン間に流れる電流が増加する。一方、ポ
ジティブノードＮｐの電位が上がると、ｐチャネルトラ
ンジスタＭ１８はオフし、そのソース−ドレイン間に流
れる電流が減少する。

【０１１１】ｎチャネルトランジスタＭ１９及びＭ２０
は、カレントミラー回路を構成する。ｎチャネルトラン
ジスタＭ２０は、トランジスタＭ１７の電流増加に応じ
てオンする。ネガティブ出力ノードＶｏｕｔｎは、トラ
ンジスタＭ１８がオフし、トランジスタＭ２０がオンす
るので、電位が下がり、やがてＶｏｕｔｎ＝Ｌになる。

【０１１２】ポジティブ出力ノードＶｏｕｔｐ及びネガ
ティブ出力ノードＶｏｕｔｎの各出力段は対をなしてい
るので、ネガティブ出力ノードＶｏｕｔｎ（図１の信号
Ｄａｔａ又はＳｔｒｏｂｅ）からはポジティブ出力ノー
ドＶｏｕｔｐ（図１の信号−Ｄａｔａ又は−Ｓｔｒｏｂ
ｅ）の信号の差動信号が出力される。

【０１１３】以上のように、ポジティブクロックＣｌｋ
ｐがネガティブクロックＣｌｋｎよりも大きいときは、
ポジティブ入力ノードＶｉｎｐ＝Ｈが出力ノードＶｏｕ
ｔｐとしてマルチプレクスされる。

【０１１４】次に、差動クロックＣｌｋｐ，Ｃｌｋｎが
上記と同じであり、ポジティブ入力ノードＶｉｎｐ＝Ｌ
（すなわち−Ｖｉｎｐ＝Ｈ）の場合を説明する。

【０１１５】トランジスタＭ１がオフし、トランジスタ
Ｍ２がオンする。ポジティブノードＮｐの電位は下が
り、やがてＮｐ＝Ｌになる。一方、ネガティブノードＮ
ｎの電位は上がり、やがてＮｎ＝Ｈになる。

【０１１６】ポジティブノードＮｐの電位が下がると、
トランジスタＭ１２及びＭ１８のゲート電位は低下す
る。一方、ネガティブノードＮｎの電位が上がると、ト
ランジスタＭ１３及びＭ１７のゲート電位は上昇する。

【０１１７】この結果、トランジスタＭ１３はオフし、
ソース−ドレイン間に流れる電流が減少する。トランジ
スタＭ１２はオンし、ソース−ドレイン間に流れる電流
が増加する。カレントミラー回路を構成するトランジス
タＭ１４，Ｍ１５により、ポジティブ出力ノードＶｏｕ
ｔｐの電位が下がり、やがてＶｏｕｔｐ＝Ｌになる。す
なわち、ポジティブ入力ノードＶｉｎｐ＝Ｌが出力ノー
ドＶｏｕｔｐとしてマルチプレクスされたことになる。

【０１１８】同時に、トランジスタＭ１８がオンし、ト
ランジスタＭ１７がオフする。この結果、ネガティブ出
力ノードＶｏｕｔｎは、電位が上がり、やがてＶｏｕｔ
ｎ＝Ｈになる。

【０１１９】以上のように、ポジティブクロックＣｌｋ
ｐがネガティブクロックＣｌｋｎよりも大きい場合に
は、ポジティブ入力ノードＶｉｎｐ＝Ｌが出力ノードＶ
ｏｕｔとしてマルチプレクスされる。

【０１２０】次に、ネガティブクロックＣｌｋｎがポジ
ティブクロックＣｌｋｐよりも大きい場合を説明する。
この場合は、トランジスタＭ６がオンし、トランジスタ
Ｍ３及びＭ４で構成される差動対がアクティブとなる。
そして、トランジスタＭ５がオフし、トランジスタＭ１
及びＭ２で構成される差動対がカットオフされる。

【０１２１】ポジティブ出力ノードＶｏｕｔからはネガ
ティブ入力ノードＶｉｎｎがマルチプレクスされて出力
される。ネガティブ出力ノードＶｏｕｔｎからはポジテ
ィブ出力ノードＶｏｕｔｐの信号の差動信号が出力され
る。

【０１２２】この差動マルチプレクサは、差動クロック
Ｃｌｋｐ及びＣｌｋｎを基準にして回路が完全に対称に
なっているため、Ｃｌｋｐ＞Ｃｌｋｎの状態からＣｌｋ
ｐ＜Ｃｌｋｎの状態への変化と、Ｃｌｋｐ＜Ｃｌｋｎの
状態からＣｌｋｐ＞Ｃｌｋｎの状態への変化とは、原理
的に同じである。得られる差動出力Ｖｏｕｔｐ，Ｖｏｕ
ｔｎは、ＩＥＥＥ１３９４規格を満足する低ジッタ及び
低スキュー特性を達成することができる。

【０１２３】本実施例の物理層（図１）は、低周波数
（２００ＭＨｚ）のクロックを用いて、パラレル−シリ
アル変換を行い、高データレート（４００Ｍｂｐｓ）の
出力信号Ｄａｔａ，−Ｄａｔａ，Ｓｔｒｏｂｅ，−Ｓｔ
ｒｏｂｅを出力することができる。しかも、その際、出
力信号のジッタ及びスキューを低減させ、ＩＥＥＥ１３
９４規格に適合させることができる。

【０１２４】物理層を低周波数のクロックで動作させる
ことにより、高速動作及び高精度のアライメントを実現
するための高度の半導体プロセス技術を必要とせず、製
造コストを低減させることができる。また、クロック周
波数を低くすることにより、消費電力を下げながらも安
定した動作をさせることができ、市場の要求を満足させ
ることができる。

【０１２５】なお、上記では、物理層が信号を送信する
場合を説明した。物理層が信号を受信する場合には、信
号Ｄａｔａ，−Ｄａｔａ及び信号Ｓｔｒｏｂｅ，−Ｓｔ
ｒｏｂｅを受信し、それらを基にＤＳデコードすること
により、４００ＭＨｚのクロックを再生することができ
る。したがって、物理層が受信する際にも、物理層内部
で４００ＭＨｚのクロックを生成する必要はない。

【０１２６】クロックの周波数及び出力信号のデータレ
ートは上記の数値に限定されない。例えば、１００ＭＨ
ｚのクロックを用いて、２００Ｍｂｐｓで出力信号を送
信することができる。

【０１２７】また、本実施例による物理層又は差動マル
チプレクサは、ＩＥＥＥ１３９４シリアル通信に限定さ
れない。例えば、ユニバーサルシリアルバス（ＵＳＢ）
インタフェースによる通信にも適用することができる。

【０１２８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１２９】

【発明の効果】以上説明したように、本発明によれば、
低周波数のクロックを用いて、パラレル信号をシリアル
信号に変換して、当該シリアル信号を高速で出力するこ
とができる。しかも、シリアル出力信号は、ジッタが極
く小さいものである。

【０１３０】回路を低周波数のクロックで動作させるこ
とにより、高速動作及び高精度のアライメントを実現す
るための高度の半導体プロセス技術を必要とせず、製造
コストを低減させることができる。

【０１３１】また、クロック周波数を低くすることによ
り、消費電力を下げることができる。クロック周波数を
低くしても、安定した動作をさせることができる。

【図面の簡単な説明】

【図１】本発明の実施例による物理層の回路図である。

【図２】通信ネットワークの構成を示すブロック図であ
る。

【図３】通信ネットワークを構成するノードの構成を示
すブロック図である。

【図４】従来技術による物理層の回路図である。

【図５】図５の物理層の動作を説明するためのフローチ
ャートである。

【図６】図１の物理層の動作を説明するためのフローチ
ャートである。

【図７】図７（Ａ）は図６に示すクロックＣｌｋ１及び
シリアル信号Ｎ１を拡大したフローチャートであり、図
７（Ｂ）は図６に示す差動クロックＣｌｋｐ，Ｃｌｋｎ
及びシリアル信号Ｄａｔａを拡大したフローチャートで
ある。

【図８】信号生成部の構成を示す回路図である。

【図９】ダブルエッジトリガフリップフロップの回路図
である。

【図１０】差動マルチプレクサの回路図である。

【図１１】図１１（Ａ）、（Ｂ）は差動マルチプレクサ
の入力信号を生成する回路の図である。

【符号の説明】

ＴｘＤパラレルデータＤＡＴＡ，−Ｄａｔａ差動データＳｔｒｏｂｅ，−Ｓｔｒｏｂｅ差動ストローブ信号Ｃｌｋ１，Ｃｌｋ２クロックＣｌｋｐ，Ｃｌｋｎ差動クロックＳＥＬセレクタＤＦＦダブルエッジトリガフリップフロップＳＦＦシングルエッジトリガフリップフロップＦＦフリップフロップＭＵＸ差動マルチプレクサＮＤノードＢＳケーブル１ＩＥＥＥ１３９４インタフェース２リンク層３物理層４デバイス１０排他的論理和回路２１位相ロックループ回路（ＰＬＬ）２２電圧制御発振器（ＶＣＯ）２３差動遅延ブロック２４出力段２５クロック生成回路１１フリップフロップ上段部１２フリップフロップ下段部ＭＭＯＳトランジスタＩ電流源３１，３２論理反転回路

Claims

【特許請求の範囲】

【請求項１】複数のセレクタ、及び第１のクロックをト
リガとする複数のダブルエッジトリガフリップフロップ
を接続することにより構成され、パラレル信号をシリア
ル信号に変換するパラレル−シリアル変換手段と、前記第１のクロックと同じ周波数の第２のクロックをト
リガとする２つのシングルエッジトリガフリップフロッ
プを有し、前記変換されたシリアル信号を２ビットのパ
ラレル信号に変換するシリアル−パラレル変換手段と、前記第１のクロックと同じ周波数の互いに位相が反転し
た１対の差動クロックのうちのいずれが大きいかに応じ
て、前記変換された２ビットのパラレル信号のうちのい
ずれかを選択して、その信号を前記第１のクロックの２
倍の周波数のクロックに相当する速度でシリアル出力す
る差動マルチプレクサとを有するパラレル−シリアル変
換用差動論理回路。
【請求項２】前記差動マルチプレクサは、前記変換され
た２ビットのパラレル信号のうちのいずれかを選択し
て、互いに位相が反転したその信号及びその差動信号を
前記第１のクロックの２倍の周波数のクロックに相当す
る速度でそれぞれシリアル出力する請求項１記載のパラ
レル−シリアル変換用差動論理回路。
【請求項３】さらに、前記１対の差動クロックを生成
し、該１対の差動クロックを基に第１及び第２のクロッ
クを生成するクロック生成手段を有する請求項１又は２
記載のパラレル−シリアル変換用差動論理回路。
【請求項４】前記第１及び第２のクロックは同一のクロ
ックである請求項１〜３のいずれかに記載のパラレル−
シリアル変換用差動論理回路。