JP4521390B2 - 広い周波数範囲で動作可能なプログラマブルトランシーバ - Google Patents

Description

本発明は、プログラマブルロジックデバイス（「ＰＬＤ」）として知られるタイプの一種であるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）に関する。より詳細には、本発明は、そのようなデバイスに含まれるトランシーバ回路網に関する。

本明細書における便宜のために、本発明が適用され得るすべてのプログラマブル集積回路デバイスは、ＦＰＧＡと呼ぶ。

ＦＰＧＡの製造の目的は、しばしば、ＦＰＧＡが多くの異なるユーザーの各種のニーズを満たし、それによって、ＦＰＧＡ製品の大きな市場を作り出せるように、デバイスに広範囲な動作機能を持たせることである。一般的に言って、市場が大きければ大きいほど、ＦＰＧＡはより低い単価を有し得る。一方、ＦＰＧＡにあまりに多くの機能を持たせることは、単価を押し上げる圧力となるので、単価が売上量に逆風に作用し始めるほど多過ぎる機能を持たせることなく、製品を広く使用可能にするに十分な多くの機能を持たせることの機能一式のバランスをとることが必要である。

近年、高性能なトランシーバ回路網が、多くのＦＰＧＡに追加されている。たとえば、そのようなトランシーバ回路網が、ＦＰＧＡへおよび／またはＦＰＧＡからの高速シリアルデータ通信をサポートするために使用され得る。そのような回路網は、時折、高速シリアルインターフェース（「ＨＳＳＩ」）回路網と呼ばれ得る。この回路網は、特定のトランシーバのタスクを行うために、ハードワイヤードまたは部分的にハードワイヤードのある構成要素を含み得る。これらの構成要素またはそれらの動作の、ある局面はプログラム可能であり得る。ＦＰＧＡのトランシーバ回路網は、通常、ＦＰＧＡの「コア」（すなわち、基本プログラマブルロジック回路網）と通信する。ＦＰＧＡのＨＳＳＩ回路網の例は、Ｌｅｅらの特許文献１に示される。
米国特許第６，６５０，１４０号明細書

データ転送速度は、絶えず増加しており、それで、ＦＰＧＡトランシーバがサポートし得るデータ転送速度を増加することに絶えず関心がある。一方、多くのＦＰＧＡユーザーは、より低いデータ転送速度を使用することに引続き関心を持っている。このことは、非常に広範囲な周波数（たとえば、以前に開発された比較的遅い周波数から絶えず進歩している先端技術におけるはるかに速い周波数まで）にわたり動作し得るＦＰＧＡトランシーバへの需要を生み出す。たとえば、ＦＰＧＡトランシーバ回路網が、６２２Ｍｂｐｓから１２Ｇｂｐｓ（すなわち、毎秒６２２メガビットから毎秒１２ギガビット）までのデータ転送速度をサポートできることが望まれ得る。さらに、ＦＰＧＡトランシーバ回路網が、この範囲内の任意または実質的に任意のデータ転送速度をサポートできることが望まれ得る。（本明細書に記載されたすべてのデータ転送速度および／または周波数は単に例であり、本発明は、いかなる特定の、データ転送速度、データ転送の範囲、周波数、または周波数の範囲に限定されないことを理解されたい）。

本発明に従って、広範囲な周波数またはデータ転送速度における任意の周波数またはデータ転送速度でのデータの受信および／または送信をサポートするよう要求され得るＦＰＧＡ用のＰＬＬ回路網は、いくつかの別々のＰＬＬ回路を含む。これらのＰＬＬ回路の第１の回路は、上記の広範囲における任意の周波数で動作することが可能である。その広範囲におけるいくつかの周波数において、第１のＰＬＬ回路のジッタ性能は、その範囲におけるその他の周波数より優れ得る。たとえば、このジッタ性能は、その広範囲における低い周波数において、その範囲の高い周波数においてよりも優れ得る。第１のＰＬＬ回路のジッタ性能がある特定のアプリケーションにおいて適当でなくあり得る場合、１個以上の追加ＰＬＬ回路が使用のために備えられる。たとえば、追加ＰＬＬ回路の動作範囲は比較的狭くあり得るが、第１のＰＬＬ回路のジッタ性能が適当でなくあり得る広範囲の一部をカバーし得る。

異なるＰＬＬは異なる構造を有し得る。たとえば、広範囲なＰＬＬはリングベースのＰＬＬであり得、より狭い範囲のＰＬＬはＬＣタンクベースのＰＬＬであり得る。

ＰＬＬは、オプションで使用可能な下流の周波数分割器回路網によって増強され得、ＰＬＬが良いジッタ性能で動作可能な広範囲なＰＬＬ追加部分を提供する。

別々の基準クロック信号源が、別々のＰＬＬの各々に備えられ得る。

特定のアプリケーションに必要でないＰＬＬは、電力を節約するために電源をオフにし得る。これは、プログラム可能なようになされ得、ＰＬＬに関係する回路網にも適用可能で、ＰＬＬが必要ないとき関連回路網もまた必要ない。ＰＬＬへの電源をオフにすることは、広範囲なＰＬＬの場合、そのようなＰＬＬはより多くの電力を消費する傾向があるので、特に有用であり得る。そうであるのは、広範囲なＰＬＬは、そのＰＬＬに対して特定された最高のデータ転送速度を満足することできなければならないからである。このことは、ＰＬＬ電力がデータ転送速度の減少に追従しないで、実際に使用されているデータ転送速度に無関係に比較的一定のままであるため、ＰＬＬがその最大データ転送速度の近辺で動作する必要がないユーザーにとって不利益となる。

本発明の更なる特徴、性質、および各種のメリットは、添付の図面および以下の詳細な説明からより明らかとなろう。

本発明は、さらに、以下の手段を提供する。
（項目１）
ＦＰＧＡ上のＰＬＬ回路網であって、
周波数の第１の比較的広い範囲内の実質的に全ての周波数において動作可能な第１のＰＬＬ回路と、
周波数の第２の比較的狭い範囲内の実質的に全ての周波数において動作可能な第２のＰＬＬ回路であって、該第２の範囲は該第１の範囲に含まれる、第２のＰＬＬ回路と
を備える、回路網。
（項目２）
第３の比較的狭い範囲内の実質的に全ての周波数において動作可能な第３のＰＬＬ回路をさらに備え、該第３の範囲は該第１の範囲に含まれる、項目１に記載の回路網。
（項目３）
上記第３の範囲は、少なくとも部分的に上記第２の範囲と異なる、項目２に記載の回路網。
（項目４）
上記第２のＰＬＬ回路の出力信号の周波数を分割するための周波数分割器回路網をさらに備える、項目１に記載の回路網。
（項目５）
上記周波数分割器回路網は、上記出力信号の上記周波数を２で割る、項目４に記載の回路網。
（項目６）
上記周波数分割器回路網は、上記出力信号の上記周波数を４で割る、項目４に記載の回路網。
（項目７）
上記周波数分割器回路網は、上記出力信号の上記周波数を８で割る、項目４に記載の回路網。
（項目８）
上記第２のＰＬＬ回路の上記出力信号または上記周波数分割器回路網の出力信号のいずれかを、使用のために選択することを可能にする経路指定回路網をさらに備える、項目４に記載の回路網。
（項目９）
上記第１のＰＬＬ回路の出力信号または上記第２のＰＬＬ回路の出力信号のいずれかを、使用のために選択することを可能にする経路指定回路網をさらに備える、項目１に記載の回路網。
（項目１０）
トランシーバ回路網をさらに備え、上記経路指定回路網は、上記第１のＰＬＬ回路の上記出力信号または上記第２のＰＬＬ回路の上記出力信号のいずれかを、該トランシーバ回路網による使用のために選択することを可能にする、項目９に記載の回路網。
（項目１１）
上記第１のＰＬＬ回路用の第１の基準クロック信号源および上記第２のＰＬＬ回路用の第２の基準クロック信号源をさらに備える、項目１に記載の回路網。
（項目１２）
上記第１および上記第２の基準クロック信号源は、各々異なる第１および第２の周波数を有する、項目１１に記載の回路網。
（項目１３）
上記第１の範囲は約６２２Ｍｂｐｓ〜約１２Ｇｐｂｓであり、上記第２の範囲は約８Ｇｂｐｓ〜約１０Ｇｐｂｓである、項目１に記載の回路網。
（項目１４）
上記第１の範囲は約６２２Ｍｂｐｓ〜約１２Ｇｐｂｓであり、上記第２の範囲は約８Ｇｂｐｓ〜約１０Ｇｐｂｓであり、上記第３の範囲は約９．９５Ｇｂｐｓ〜約１２Ｇｐｂｓである、項目２に記載の回路網。
（項目１５）
上記ＰＬＬ回路のうちの少なくとも一つのＰＬＬ回路用の電源回路と、
該電源回路からの電力を該ＰＬＬ回路のうちの少なくとも一つに選択的に印加するための制御回路網と
をさらに備える、項目１に記載の回路網。
（項目１６）
上記制御回路網は、該制御回路網が上記電源回路網からの電力を上記ＰＬＬ回路のうちの少なくとも一つに印加するか否かに関してプログラム可能である、項目１５に記載の回路網。
（項目１７）
ＦＰＧＡ回路網であって、
複数のトランシーバチャネルと、
ＦＰＧＡコア回路網と、
複数のＰＬＬ回路であって、該ＰＬＬ回路の各々が、該ＰＬＬ回路とそれぞれ関連した周波数の範囲内の実質的に全ての周波数において動作可能である、複数のＰＬＬ回路と、
該ＰＬＬ回路の各々からの信号を任意の該トランシーバチャネルへと選択的にルーティングする経路指定回路と
を備える、回路網。
（項目１８）
上記経路指定回路網は、上記ルーティングを選択するようにプログラム可能である、項目１７に記載の回路網。
（項目１９）
上記複数のＰＬＬ回路は、少なくとも第１および第２のＰＬＬ回路を含み、該第２のＰＬＬ回路の範囲は該第１のＰＬＬ回路の範囲内である、項目１７に記載の回路網。
（項目２０）
上記ＰＬＬ回路の各々は、それぞれのＶＣＯ回路を含み、該ＶＣＯ回路のうちの少なくとも一つは、該ＶＣＯ回路のうちのその他の少なくとも一つと異なるタイプである、項目１７に記載の回路網。
（項目２１）
上記第１のＰＬＬ回路は、リングベースのＶＣＯ回路網を含み、上記第２のＰＬＬ回路は、ＬＣ―タンク−オシレータ−ベースのＶＣＯ回路網を含む、項目１９に記載の回路網。
（項目２２）
ＦＰＧＡ用のＰＬＬ回路網であって、
リングベースのＶＣＯ回路網を含み、周波数の第１の比較的広い範囲内の実質的に全ての周波数において動作可能な第１のＰＬＬ回路と、
ＬＣ―タンク−オシレータ−ベースのＶＣＯ回路網を含み、第２の比較的狭い周波数の範囲内の実質的に全ての周波数において動作可能な第２のＰＬＬ回路であって、該第２の範囲は、該第１の範囲に含まれ、該第１の範囲の上限に近い、第２のＰＬＬ回路と
を備える、回路網。
（項目２３）
上記第２のＰＬＬ回路の出力信号の周波数を分割するための周波数分割器回路網をさらに備える、項目２２に記載の回路網。
（項目２４）
上記周波数分割器回路網は周波数を２で割る、項目２３に記載の回路網。
（項目２５）
上記第１のＰＬＬ回路の出力信号、上記第２のＰＬＬ回路の出力信号、または、上記周波数分割器回路網の出力信号のうちの任意の信号を、使用のために選択するための経路指定回路網をさらに備える、項目２４に記載の回路網。
（項目２６）
上記ＦＰＧＡ用のトランシーバ回路網をさらに備え、上記経路指定回路は、上記使用のために選択された信号を該トランシーバ回路網に印加する、項目２５に記載の回路網。
（項目２７）
上記トランシーバ回路網は、上記ＦＰＧＡ用の複数のトランシーバ回路網のうちの一つであり、上記経路指定回路網は、上記トランシーバのうちの別々のトランシーバによって使用するための上記信号のうちの別々の信号を選択することを可能にする、項目２６に記載の回路網。
（項目２８）
ＦＰＧＡ回路網であって、
複数のトランシーバチャネルと、
ＦＰＧＡコア回路網と、
第１、第２および第３のＰＬＬ回路であって、該第１のＰＬＬ回路は、周波数の第１の比較的広い範囲内の実質的に全ての周波数において動作可能であり、該第２のＰＬＬ回路は、該第１の範囲内にある第２の比較的狭い周波数の範囲内の実質的に全ての周波数において動作可能であり、該第３のＰＬＬ回路は、該第１の範囲内にあるが該第２の範囲とは異なる第３の比較的狭い周波数の範囲内の実質的に全ての周波数において動作可能である、第１、第２および第３のＰＬＬ回路と、
任意のＰＬＬ回路の出力信号を任意のトランシーバチャネルへ印加することを可能にする経路指定回路と
を備える、回路網。
（項目２９）
上記経路指定回路は、該経路指定回路がトランシーバチャネルへ印加するための信号を選択する方法に関して、プログラム可能である、項目２８に記載の回路網。

本発明により、非常に広範囲な周波数にわたり動作し得るＦＰＧＡトランシーバが提供され得る。さらに、本発明により、たとえば、ＦＰＧＡトランシーバ回路網が、６２２Ｍｂｐｓから１２Ｇｂｐｓまでのデータ転送速度をサポートできる。さらに、本発明により、ＦＰＧＡトランシーバ回路網が、この範囲内の任意または実質的に任意のデータ転送速度をサポートできる。

図１に示すように、例示的なＦＰＧＡ１０は、ＨＳＳＩ回路網Ｍ−１、Ｍ、およびＭ＋１などのいくつかの「四チャネル方式（ｑｕａｄ）」を含む。任意の特定のＦＰＧＡ製品に含まれ得るそのような四チャネルの数は、全く任意である。たとえば、ＦＰＧＡは、１個の四チャネル方式、２個の四チャネル方式、４個の四チャネル方式、５個の四チャネル方式、またはその他の任意の所望数の四チャネル方式を含み得る。以下の考察において、最大の注目は四チャネル方式Ｍに対してなされている。四チャネル方式Ｍは代表的であるに過ぎなく、その他の同様な四チャネル方式（Ｍ−１、Ｍ＋１，など）が含まれ得ることを理解されたい。

四チャネル方式Ｍは、トランシーバ回路網の２０−０〜２０−３の４チャンネルおよびクロック管理回路網３０の１式を含む。また、回路網３０は、ＣＭＵ回路網３０とも呼ばれ得る。各トランシーバチャネル２０は、一つの流入（ｉｎ−ｂｏｕｎｄ）データストリームおよび一つの流出（ｏｕｔ−ｂｏｕｎｄ）データストリームを処理し得る。図１の各トランシーバチャネル２０に関連する接続２２は、流入と流出の別々のデータリード線を実際的に示し得る。さらに、各流入および流出データ経路は、実際的に差分信号経路であり、一対の差分信号または相補信号を伝える一対のリード線を必要とし得る。接続２２は、通常、ＦＰＧＡ１０の外部の一つ以上のデバイスまで延びている。

各トランシーバチャネル２０は、そのチャネルと関連する接続２４を介して、ＦＰＧＡコア６０とデータ交換し得る。各接続２４は、通常、いくつかのパラレル流入接続およびいくつかのパラレル流出接続を示す。たとえば、各トランシーバチャネル２０によって行われる機能の一つは、受信（流入）シリアルデータ信号（関連する流入リード線２２からの）を複数のパラレルデータ信号２４に変換することであり得、その信号のそれぞれは、そのチャネルによってシリアルに受信されたデータワードのビットの各１個を示す（任意の一定時間において）。換言すれば、受信機側では、各チャネル２０は、受信データ信号の直並列変換回路として動作し得る。送信機側では、各チャネル２０は、逆すなわち並直列変換動作を行い得る。このように、チャネルに関連する接続２４は、流出データワードのビットをパラレルに伝えるためのいくつかのパラレルリード線を含み得、チャネルは、そのパラレルデータをシリアル形に変換し得、データはそのチャネルの流出シリアルリード線２２を介して出力される。

各トランシーバチャネル２０に関連する接続２４は、クロック、ステータス、および制御信号などのその他の種類の信号もまた含み得る。これらの信号は、チャネルとＦＰＧＡコア６０間においていずれかの方向に多様に流れ得る。

トランシーバチャネル２０のうちの一部またはすべてのチャネルの受信機側で行われ得る重要な機能は、いわゆるクロックデータリカバリ（「ＣＤＲ」）である。このことは、データ信号と完全に同期した付随するクロック信号に対する要求なしに、シリアルデータ信号を受信し、正しく解釈することを含む。データ信号のビットレートに関係した周波数を有する基準クロック信号はあり得るが、基準クロック信号における遷移とデータ信号における遷移との間のいかなる特定の位相関係に対する要求はない。ＣＤＲ回路網は、正確なビットレートおよびデータ信号の位相を決定するために、データにおける遷移を使用する。その情報によって、ＣＤＲ回路網は、リタイミングされたデータ信号と回復されたクロック信号を生成する。リタイミングされたデータ信号は、本来受信されたシリアルデータ信号の正しい解釈である。それはまた、その信号の「クリーンアップ（ｃｌｅａｎｅｄ−ｕｐ）」バージョンでもあり、回復された信号と完全に同期する（すなわち、位相および周波数の両方）。従って、リタイミングされたデータ信号は、その信号を処理するトランシーバチャネル２０の更なる受信機回路網における更なる処理可能な状態にある。たとえば、そのような更なる処理は、（関連するチャネル２０における初期の更なるステップとして）リタイミングされたデータ信号をシリアルからパラレル形に変換することを含み得る。回復されたクロック信号は、リタイミングされたデータ信号の更なる処理の少なくとも一部において使用され得る。

各チャネルにおけるＣＤＲ回路網は、その機能を実行するために（たとえば、上記のとおり）一つ以上の基準クロック信号を必要とし得る。これらの基準クロック信号は、前述のパラグラフで言及した基準クロック信号とは異なり得るが、場合によりその基準クロック信号から得られるか、または部分的にその基準クロック信号から得られ得る。たとえば、前述のパラグラフで言及した基準クロック信号は、ＦＰＧＡ１０のフェーズロックドループ（「ＰＬＬ」）回路網への入力であり得、またＰＬＬ回路網の１以上の出力信号は、一つ以上のチャネル２０におけるＣＤＲ回路網への１以上の基準クロック入力であり得る。そのようなＰＬＬ回路網の目的の中には、（１）印加された基準クロック信号を「クリーンアップ」すること、（２）基準クロック周波数を効果的に変更すること、および（３）同じ基本クロック信号の複数の位相シフトしたバージョンを提供することがあり得る。

以下のさらなる考察における混乱を避けるために、上記のとおりＣＤＲ回路網に印加されたＰＬＬのクロック型出力信号は、２パラグラフ前に言及した基準クロック信号または１パラグラフ前に言及したＰＬＬへの入力である基準クロック信号などのほかの基準クロック信号と区別するため、ＰＬＬ−ＣＤＲ基準クロック信号、ＰＬＬ−ＣＤＲクロック信号、ＰＬＬ−ＣＤＲ信号などと呼ばれ得る。

上記のＣＤＲ動作に必要なことの他に、ＰＬＬ出力信号は、たとえば、チャネルの流出リード線２２を介してチャネルによって送信されるシリアルデータの出力をクロックするために、一つ以上のチャネル２０の送信機側で必要とされ得る
本明細書の背景の部で言及したように、ＦＰＧＡ１０が、範囲が非常に高いビットレートまで及び得る広範囲のビットレートにおいてどこにでもある（実質的にどこにでもある）一つ以上のビットレートを有する高速シリアル通信をサポートできることが望ましい。任意の所定のビットレートについて、上記ＰＬＬは、ビットレートに関係した周波数で動作できなければならない。従って、ＦＰＧＡ１０のＨＳＳＩ回路網が動作できるビットレート範囲は、必要とされるＰＬＬ回路網が満足に動作できる周波数範囲によって影響を受ける。

本発明に従って、ＦＰＧＡ１０のＰＬＬ回路網の動作周波数範囲は、複数の別のＰＬＬ回路４０をＣＭＵ回路網３０に含めることによって、高められる。図１に示す例示的な実施形態において、ＣＭＵ３０は、ＰＬＬ−ＣＤＲ基準クロック信号を、ＣＭＵ回路網を含む四チャネル方式においてトランシーバチャネル２０用に提供できる。たとえば、ＰＬＬ４０−０〜４０−２のＰＬＬの各々の一つ以上の出力信号４２は、クロック分配回路５０およびリード線５２を介して一つ以上の任意のチャネル２０−０〜２０−３に印加され得る。回路網５０は、好適には、どのＰＬＬ出力信号４２がどのリード線５２に、従ってどのトランシーバチャネル２０に印加されるかを選択するようにプログラム可能である。

６２２Ｍｂｐｓ〜１２Ｇｂｐｓの範囲で動作しなければならない四チャネル方式を考慮する。そのような広いデータ範囲を満足するリングベースのＣＤＲ回路網を作成することは可能であろう。しかし、このデータ範囲をサポートするクリーンなＣＭＵ ＰＬＬを作成することは、はるかに難しい。これは、ＣＭＵ ＰＬＬは可能性ある多くの用途の要件を満足するために非常に厳しいジッタ仕様を有し（また有する必要があり）、また最高データ転送速度でこの仕様を満足することは最適なシステムを生成しないからである。ＬＣタンクオシレータ回路の可能性ある代案は、性能が劣りあまり機能的でないタンク回路網を生み出し得る。たとえば、ＬＣタンクオシレータ回路は、比較的低いジッタを有し得、非常に高い周波数で動作する能力があり得るが、比較的狭い動作周波数範囲を有し得る。

本発明は、前述の問題を以下の方法によって解決する。ＰＬＬ０ ４０−０は、好適には６２２Ｍｂｐｓ〜１２Ｇｂｐｓなどの完全な周波数範囲をカバーする広範囲なリングベースのＰＬＬである。ＰＬＬ０ ４０−０は、そのハイエンドで比較的劣るジッタ性能を有し得る。しかし、この起こり得る重要度は、いずれか一方がＰＬＬ０ ４０−０の代替として使用され得る追加のＰＬＬ４０−１および４０−２を備えることによって、大幅に下がる。

ＰＬＬ１ ４０−１は、最適なジッタに焦点をあてた約８Ｇｂｐｓ〜約１０Ｇｂｐｓの狭帯域ＰＬＬ（リングまたはＬＣ）であり得る。ＰＬＬ２ ４０−２もまた、約９．９５Ｇｂｐｓ〜約１２Ｇｂｐｓのジッタに焦点をあてた狭帯域ＰＬＬであり得る（ＬＣが最もあり得る）。

広範囲でリングベースのＰＬＬおよび少なくとも一つの狭範囲のＬＣタンクベースのＰＬＬの上記の組合せは、一つの広範囲なリングオシレータＰＬＬのみに依存しようとする試みに対して性能が最適化され得る。（広範囲ＬＣタンクＰＬＬを生成しようとするいかなる試みも、おそらく許容できないジッタという結果となるであろう。）多数の別々のＰＬＬを備えることもまた、これらのＰＬＬうちの少なくともいくつかを、特定の重要性がありおよび／または特定の要求（たとえば、最大の許容可能なジッタに関して）を有し得る特定のデータ範囲を対象にすることを可能にする。このことは、各ＰＬＬに（またはある少なくとも一つ以上のＰＬＬに）特定の望ましい、別々の基準クロック信号を、示された方法、たとえば、図６およびより詳細に以下に記載された方法で、備えることを含み得る。

可能性のあるさらに進んだ洗練形態は、図２に示される。特に、これらの洗練形態では、一つ以上のＰＬＬ（特にＰＬＬ１ ４０−１およびＰＬＬ２ ４０−２）が、周波数範囲拡張を可能にするポスト（ｐｏｓｔ−）ＶＣＯ周波数分割器を有することが可能となる。たとえば、図２はＰＬＬ１ ４０−１とその後にある２で割る周波数分割器１１０−１、およびＰＬＬ２ ４０−２とその後にある２で割る周波数分割器１１０−２を示す。マルチプレクサー回路網１１２−１（制御回路網１１４−１によって制御される）は、ディバイダ１１０−１が使用されること、またはバイパスされることを可能にする。同様に、マルチプレクサー回路網１１２−２（制御回路網１１４−２によって制御される）は、分割器１１０−２が使用されるかこと、またはバイパスされることを可能にする。制御回路網１１４は、プログラマブル要素（たとえば、構成ランダムアクセスメモリ「ＣＲＡＭ」ビット）または任意のその他の所望の種類の制御回路網であり得る。１１２や１１４などの回路網によってＰＬＬ１およびＰＬＬ２の非除算または除算出力を別々に選択することに対する可能性のある代替として、非除算および除算出力の両方がクロック分配回路網５０に供給され得（図１）、どの信号が使用されるかまたどこでそれらの信号が使用されるかについてのすべての選択は、その回路網５０によってなされ得る。（中でも、図７は代替型の構造を示す。）周波数分割器回路網１１０−１の追加によって、８Ｇｂｐｓ〜１０Ｇｂｐｓをサポートするように設計されたＰＬＬ１は、４Ｇｂｐｓ〜５Ｇｂｐｓもまたサポートし得る。同様に、周波数分割器回路網１１０−２の追加によって、９．９５Ｇｂｐｓ〜１２Ｇｂｐｓをサポートするために設計されたＰＬＬ２は、４．９７５Ｇｂｐｓ〜６Ｇｂｐｓもまたサポートし得る。

２で割るファクタの各々は、分割器後で約６ｄＢだけ観測位相ノイズを改善する。

図２に示されるものと同種の追加のポスト分割器は、必要に応じて備えられ得る。たとえば、そのような追加のポスト分割器は、周波数を４、８などで割るために備えられ得る。一方、ＰＬＬ０ ４０−０は４Ｇｂｐｓ未満の妥当なジッタ性能を備え得、またＰＬＬ１とＰＬＬ２およびそれらの周波数分割器１１０によってはカバーされない６Ｇｂｐｓ〜８Ｇｂｐｓ間の周波数ホールをカバーし得るので、ポスト分割器は必要ない場合もある。従って、ＰＬＬ０ ４０−０は柔軟性および広範囲を提供するが、たぶん最適なジッタは提供しない。そしてＰＬＬ１およびＰＬＬ２は、ジッタ用に、それらの多少より狭い動作領域において最適化される。特に、ＬＣベースのＰＬＬに関し、狭帯域形成は最適な位相ノイスを提供するために望ましい。

図１および図２におけるＰＬＬ回路４０のどれにおいても使用可能なＶＣＯ回路網２２０の例示的形式は、図３に示される。ＶＣＯ回路網２２０は、２段階の関連直交オシレータ２４０ａ／２４０ｂを含む。構成要素２４０の各々は、図４に示されるように構成され得るか（この場合回路網２２０はＬＣタンクオシレータ回路網として説明され得る）、または、図５に示されるように構成され得る（この場合回路網２２０は、リングオシレータ回路網として説明され得る）。図４と図５の違いは、図４にはインダクタ２５２が有り、図５からはその回路要素が省かれていることである。

図４を簡単に説明すると、代表ステージ２４０は、ＰＭＯＳトランジスタ２５０ａおよび２５０ｂ、インダクタ２５２、コンデンサ２５４、およびＮＭＯＳトランジスタ２５６ａ１、２５６ａ２、２５６ｂ１および２５６ｂ２を含む。入力Ｑ１Ｐは、トランジスタ２５６ａ１のゲートに印加される。入力Ｑ１Ｎは、トランジスタ２５６ｂ１のゲートに印加される。出力Ｑ２Ｎは、ＬＣタンク回路２５２／２５４の一つの「端」にあるノードに接続される。出力Ｑ２Ｐは、ＬＣタンク回路のもう一つの「端」にあるノードに接続される。回路網２２０の周波数を制御するために、制御電圧（ＶＣＴＲＬ）は、ＶＣＯと供給側（トランジスタ２５０ａおよび２５０ｂのドレーン）またはアース側（トランジスタ２５６ａ２および２５６ｂ２のソース）との間に接続された可変コンデンサ２５４または可変電源（示されていない）のどちらかを制御するために使用され得る。

既に述べられているように、図５に示される代替案は、インダクタ２５２無しではあるが、全体として図４と同様に構成され、動作する。もちろん、要素もまた、図４と図５で異なるサイズであり、これらの異なるＶＣＯ構成要素を使用して構成されるＰＬＬへ必要に応じて異なる周波数動作範囲を与える手助けをし得る。

図３〜５に示されたものは例示に過ぎないものであり、その他の構成が、所望であれば、図１および図２のＰＬＬ４０のどれでもまたはすべてに使用され得ることを理解されたい。

上記に示され、説明されたことを簡単に要約するため、このアーキテクチャは、産業界で使用される基準に従って、各種キーポイントにおける最適なジッタ性能で広いデータ範囲を絶えずカバーし得る。さらに、このアプローチは、データ範囲を広げるようにアーキテクチャが移行されるので、開発された回路の再利用を可能にする。たとえば、データ範囲の上限を拡張したい場合、この拡張は、全幅の同調範囲を再設計するのでなく、別のより高いハイエンドのＰＬＬ（たとえば、図１および図２における参照番号４０−３を有するＰＬＬ３）を追加することによってなされ得る。

本発明の別の考えられる特徴は、図６に示される。これは、各ＰＬＬ４０が特定のデータ転送速度範囲を対象にした専用の基準クロックを有するように構成された基準クロックスキームである。たとえば、ＰＬＬ０ ４０−０は、その基準クロック信号を基準クロック０供給源３１０−０から取得し得る。ＰＬＬ１ ４０−１は、その基準クロック信号を基準クロック１供給源３１０−１から取得し得る。ＰＬＬ２ ４０−２は、その基準クロック信号を基準クロック２供給源３１０−２から取得し得る。ＰＬＬ０が、約６２２Ｍｂｐｓから約１２Ｇｂｐｓまでの広周波数範囲をカバーする意図がある場合、基準クロック０は、そのようなＰＬＬによって使用されるのに適している。その例にて続けると、ＰＬＬ１が、約８Ｇｂｐｓから約１０Ｇｂｐｓまでの範囲に焦点をあてた場合、基準クロック１はその焦点を持つＰＬＬに適している。また、ＰＬＬ２が、約９．９５Ｇｂｐｓから約１２Ｇｂｐｓまでの範囲に焦点をあてた場合、基準クロック２は、その焦点を持つＰＬＬによる使用に適している。

クロック分配回路網５０の例示的実施形態が、より詳細に図７に示される。回路網５０は、ＣＭＵ３０の出力信号４２を各トランシーバ２０の近辺に伝える。各トランシーバに隣接する選択回路網４１０は、これらの信号どれか一つ（または複数回）がそのトランシーバへの印加のために選択されることを可能にする。この構成は、ＣＭＵ３０のいかなる出力４２もトランシーバ２０のどれにでも印加されることを可能にすることは明らかであろう。異なるトランシーバ２０は、多くの異なる組合せのどれにおいても出力４２の同じまたは異なる信号を受信し得る。

図７の選択回路網の代表部分の例示的な実施形態は、図８に示される。図８の垂直コンダクタの一つを、描かれた代表水平コンダクタ５２に接続することを望む場合、これらのコンダクタ間のスイッチ４１２（たとえば、トランジスタ）は、関連した制御回路網４１４によって閉じられ得る。制御回路網４１４は、図２の要素１１４用の上記のどの種類の回路網でもあり得る。

図９は、ＰＬＬ４０が使用されていないときに電源をオフにする、本発明の可能性あるさらなる特徴を示す。図９に示された例示的な実施形態において、電源５１０からの電力は、スイッチ（たとえば、トランジスタ）５２０−０を介してＰＬＬ０ ４０−０に供給され得る。スイッチ５２０−０は、制御要素５３０−０からの信号によって、電源オンまたはオフにされ得る。制御要素５３０−０は、本明細書に示され、記載されたその他のどの制御要素とも同様であり得る（たとえば、図２の制御要素１１４のいずれか）。特に、制御要素５３０−０は、構成ＲＡＭビットまたはセルなどのプログラマブル要素であり得る。そのような方法で、回路網は、ＰＬＬ０ ４０−０への電源がオンまたはオフかどうかに関してプログラム可能になり得る。同じ構成は、ＰＬＬ１ ４０−１およびＰＬＬ２ ４０−２について示される。このように、スイッチ５２０−１は、制御要素５３０−１の状態によりＰＬＬ１への電力をオンまたはオフにする。同様に、スイッチ５２０−２は、制御要素５３０−２の状態によりＰＬＬ２への電力をオンまたはオフにする。デバイスの特定のアプリケーションにおいて使用されていないＰＬＬ４０への電源をオフにすることができるメリットは、本明細書の要約部に記載されている。

図１０は、必要に応じて、１個の四チャネル方式からのＰＬＬ出力信号４２が、その四チャネル方式におけるチャネル２０によるのみならず、その他の１個以上の四チャネル方式におけるチャネル２０によっても使用可能であるように回路網を構成し得るというポイントを示す。図１０に示される例示的実施形態において、クロック分配回路網５０は、四チャネル方式ＭにおけるあらゆるＰＬＬ４０の出力信号４２Ｍを、四チャネル方式Ｍまたは四チャネル方式Ｍ＋１のいずれかにおいてどのチャネル２０によっても使用可能にする。同様に、回路網５０は、四チャネル方式Ｍ＋１におけるあらゆるＰＬＬ４０の出力信号４２Ｍ＋１を、四チャネル方式Ｍ＋１または四チャネル方式Ｍのいずれかにおいてどのチャネル２０によっても使用可能にする。この種の回路構成は、一つの四チャネル方式のＰＬＬを他の四チャネル方式によって借りられるようにし、回路網の柔軟性を増加させ得る。図１０によって示されたアイディアは、二つの四チャネル方式に限定されるものではなく、いかなる所望数の四チャネル方式にでも拡張され得る。

上記記載は、本発明の原則の例示に過ぎなく、本発明の範囲と精神を逸脱することなく、当業者によって各種の修正がなされ得ることを理解されたい。たとえば、３個のＰＬＬ４０の使用は例示に過ぎず、必要に応じて代わりに異なる複数個のＰＬＬが使用され得る。本発明の範囲内の修正の別の例として、本明細書にて言及された特定の周波数および周波数範囲は、例示に過ぎず、必要に応じて、本発明はその他の周波数および周波数範囲に適用され得る。これらの他の周波数および周波数範囲は、本明細書において言及された周波数より高いおよび／または低い、および／または本発明が適用される周波数範囲が、本明細書において言及された周波数範囲より広いおよび／または狭いことがあり得る。

フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、広範囲な可能性ある周波数またはデータ転送速度における任意の周波数またはデータ転送速度で、データを受信および／または送信するように改造されたデータ受信機および／または送信機回路網を含み得る。フェーズロックループ（ＰＬＬ）回路網は、そのような受信機および／または送信機回路網の動作に必要であり得る。広い周波数範囲にわたり満足のいく動作のために、複数のＰＬＬ回路が備えられる。これらのＰＬＬ回路は、全周波数において動作する能力があり、その範囲のある部分ではその範囲のその他の部分よりおそらく良いジッタ性能を持って動作し得る。特に最初に述べたＰＬＬのジッタ性能がある可能性あるニーズを満たすには適当でない場合、広い範囲の特定の部分に焦点をあてた１個以上のＰＬＬ回路を備えられ得る。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

図１は、本発明の例示的実施形態を示す簡易ブロック図である。 図２は、本発明に従った、図１に対する可能性ある改良の例示的な実施形態を示す簡易概略ブロック図である。 図３は、図１および図２の回路網の構成要素において使用され得る回路網の例示的実施形態の簡易ブロック図である。 図４は、図３の回路網の代表的構成要素の例示的実施形態の簡易概略図である。 図５は、図３の回路網の代表的構成要素の別の例示的実施形態の簡易概略図である。 図６は、本発明に従った、図１および図２に対する可能性あるさらなる改良の例示的な実施形態の簡易ブロック図である。 図７は、本発明に従った、図１に示されたものの一部分の例示的実施形態の簡易概略ブロック図である。 図８は、本発明に従った、図７に示されたものの代表的な部分の例示的実施形態の簡易概略ブロック図である。 図９は、本発明のさらなる可能性ある特徴の例示的な実施形態の簡易ブロック図である。 図１０は、本発明の別の可能性ある特徴の例示的な実施形態の簡易概略ブロック図である。

符号の説明

１０ ＦＰＧＡ
２０ トランシーバチャネル
３０ クロック管理回路網
４０ ＰＬＬ回路
５０ クロック分配回路
６０ ＦＰＧＡコア

Claims (13)

1. 複数のトランシーバチャネルであって、該複数のトランシーバチャネルの各々が、それぞれのトランシーバチャネルに印加されたシリアルデータ信号から、リタイミングされたデータ信号と回復されたクロック信号とを回復するクロックデータリカバリ（ＣＤＲ）回路網を含む、複数のトランシーバチャネルと、
   複数のフェーズロックループ（ＰＬＬ）回路であって、該複数のＰＬＬ回路の各々が、該ＰＬＬ回路とそれぞれ関連した周波数の範囲内の実質的に任意の周波数において動作可能である、複数のフェーズロックループ（ＰＬＬ）回路と、
   それぞれのトランシーバチャネルにおいて該ＣＤＲ回路網によってＰＬＬ−ＣＤＲ基準クロック信号として用いるために、該複数のＰＬＬ回路のいずれかからの信号を該複数のトランシーバチャネルのうちの任意のトランシーバチャネルに選択的にルーティングする経路指定回路網であって、該複数のＰＬＬ回路は、（１）リングベースの電圧制御オシレータ（ＶＣＯ）回路網を含む第１のＰＬＬ回路と、（２）ＬＣタンクオシレータベースのＶＣＯ回路網を含む第２のＰＬＬ回路とを含む、経路指定回路網と
   を備えている集積回路網。
2. 前記経路指定回路網は、前記ルーティングを選択するようにプログラム可能である、請求項１に記載の集積回路網。
3. 前記第２のＰＬＬ回路の範囲は前記第１のＰＬＬ回路の範囲内である、請求項１に記載の集積回路網。
4. 前記第２のＰＬＬ回路の出力信号の周波数を分割する周波数分割器回路網をさらに備えている、請求項１に記載の集積回路網。
5. 前記周波数分割器回路網は周波数を２で割る、請求項４に記載の集積回路網。
6. 前記経路指定回路網は、前記第１のＰＬＬ回路の出力信号、前記第２のＰＬＬ回路の出力信号、または、前記周波数分割器回路網の出力信号のうちの任意の信号を、使用のために選択する、請求項５に記載の集積回路網。
7. 前記経路指定回路網は、前記複数のトランシーバチャネルのうちの異なるトランシーバチャネルによって使用するために前記複数のＰＬＬ回路のうちの異なるＰＬＬ回路からの 信号を選択することを可能にする、請求項１に記載の集積回路網。
8. 前記第１のＰＬＬ回路のための第１の基準クロック信号源と、前記第２のＰＬＬ回路のための第２の基準クロック信号源とをさらに備える、請求項１に記載の集積回路網。
9. 前記第１および前記第２の基準クロック信号源は、それぞれ異なる第１および第２の周波数を有する、請求項８に記載の集積回路網。
10. 前記第１のＰＬＬ回路と関連した範囲は約６２２Ｍｂｐｓ〜約１２Ｇｐｂｓであり、前記第２のＰＬＬ回路と関連した範囲は約８Ｇｂｐｓ〜約１０Ｇｐｂｓである、請求項１に記載の集積回路網。
11. 前記第１のＰＬＬ回路と関連した範囲は約６２２Ｍｂｐｓ〜約１２Ｇｐｂｓであり、前記第２のＰＬＬ回路と関連した範囲は約９．９５Ｇｂｐｓ〜約１２Ｇｂｐである、請求項１に記載の集積回路網。
12. 前記複数のＰＬＬ回路のうちの少なくとも１つのＰＬＬ回路のための電源回路網と、
    該電源回路網からの電力を該複数のＰＬＬ回路のうちの少なくとも１つのＰＬＬ回路に選択的に印加する制御回路網と
    をさらに備える、請求項１に記載の集積回路網。
13. 前記制御回路網は、該制御回路網が前記電源回路網からの電力を前記複数のＰＬＬ回路のうちの少なくとも１つのＰＬＬ回路に印加するか否かに関してプログラム可能である、請求項１２に記載の集積回路網。

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