CN111092618A - 片上系统调频设备的频率调整方法及装置 - Google Patents

片上系统调频设备的频率调整方法及装置 Download PDF

Info

Publication number
CN111092618A
CN111092618A CN201911337311.6A CN201911337311A CN111092618A CN 111092618 A CN111092618 A CN 111092618A CN 201911337311 A CN201911337311 A CN 201911337311A CN 111092618 A CN111092618 A CN 111092618A
Authority
CN
China
Prior art keywords
frequency
frequency modulation
clock signal
phase
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911337311.6A
Other languages
English (en)
Inventor
朱振华
樊卿华
颜伟成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Allwinner Technology Co Ltd
Original Assignee
Allwinner Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Allwinner Technology Co Ltd filed Critical Allwinner Technology Co Ltd
Priority to CN201911337311.6A priority Critical patent/CN111092618A/zh
Publication of CN111092618A publication Critical patent/CN111092618A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/78Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供一种片上系统调频设备的频率调整方法及装置,该方法包括接收至少两个锁相环输出的原始时钟信号,多个锁相环所输出的原始时钟信号具有不同的频率;对每一锁相环的原始时钟信号进行分频获得多个分频时钟信号,多个分频时钟信号被传输至至少一个多选一开关,每一多选一开关向一个调频设备输出工作时钟信号。该装置是用于实现上述方法的装置。本发明能够缩短调频设备调整工作频率时所需要的时间,提高智能电子设备的性能,并且还可以降低智能电子设备的生产成本。

Description

片上系统调频设备的频率调整方法及装置
技术领域
本发明涉及集成电路的技术领域,具体地,是片上系统调频设备的频率调整方法以及实现这种方法装置。
背景技术
智能手机、平板电脑、机顶盒、行车记录仪等智能电子设备是常见的电子设备。通常,智能电子设备具有CPU(中央处理器)、GPU(Graphics Processing Unit,图像处理器)以及DDR存储器(双倍速率同步动态随机存储器)等设备,这些设备的工作频率可以调整,当这些设备工作在不同频率下,消耗的电能也就不相同,通常,设备的工作频率越高,消耗的电能越多,发热量也越大。
因此,智能电子设备为了节省功耗和减少发热,通常需要根据系统负载进行动态调频,即对CPU、GPU以及DDR等调频设备的工作频率进行调整。在片上系统中,由于CPU、GPU以及DDR等调频设备的工作频率通常由锁相环提供的时钟信号来确定,即锁相环输出的时钟信号的频率即为调频设备的工作频率。通常,每一个调频设备均设置有一个对应的锁相环,即每一个锁相环仅向一个调频设备输出工作时钟信号。
如果对调频设备的工作频率进行动态调频,则需要动态调整相应的锁相环的环路稳定参数,但调整锁相环的环路稳定参数需要等待环路稳定时间才能够实现,待环路稳定时间通常会长达一个或者数个毫秒。在集成电路技术飞速发展的今天,CPU的主频可以高达数GHz,Linux等操作系统的时基周期也大都缩短到了1毫秒。显然,如果单次调频时间长达一毫秒乃至数毫秒才能实现,这对操作系统的性能影响很大,导致系统工作缓慢,例如当调配设备的工作频率需要上调时,由于锁相环输出的时钟信号的频率需要经过较长时间才能够上调,这将影响智能电子设备的运行速度,甚至可能导致智能电子设备运行的卡顿,也就是导致了智能电子设备的操作系统性能的损失,并影响用户的体验。
此外,由于每一个调频设备设置一个对应的锁相环,如果调频设备的数量较多,则所需要设置的锁相环数量也相应的增加,在片上系统中集成大量的锁相环,一方面增加集成电路的生产成本,另一方面也不利于集成电路的小型化。此外,由于每一个锁相环能够分频形成的时钟频率往往是固定的几个频率,如果调频设备需要使用其他频率的时钟信号,则只能通过调整锁相环的参数实现,导致智能电子设备短时间的运行缓慢。
发明内容
本发明的第一目的是提供一种快速的对调频设备的工作频率进行调整的片上系统调频设备的频率调整方法。
本发明的第二目的是提供一种动态调整调频设备的工作频率时避免操作系统性能损失的片上系统调频设备的频率调整装置。
为实现本发明的主要目的,本发明提供的片上系统调频设备的频率调整方法包括接收至少两个锁相环输出的原始时钟信号,多个锁相环所输出的原始时钟信号具有不同的频率;对每一锁相环的原始时钟信号进行分频获得多个分频时钟信号,多个分频时钟信号被传输至至少一个多选一开关,每一多选一开关向一个调频设备输出工作时钟信号。
由上述方案可见,将多个锁相环的原始时钟信号进行分频后获得多个分频时钟信号,并且将多个锁相环分频所得的分频时钟信号输出至多选一开关,这样,通过调整多选一开关的开关状态即可以改变输出至调频设备的工作时钟信号的频率。因此,调频设备的工作频率调整不需要对锁相环的参数进行调整,调频设备的频率调整可以在短时间内实现。
一个优选的方案是,调频设备的数量为二个以上,多选一开关的数量与调频设备的数量相等,每一个多选一开关对应于一个调频设备。
由此可见,每一个调频设备均可以接收一个多选一开关输出的工作时钟信号,因此,只需要调整调频设备对应的多选一开关的开关状态即可以实现对调频设备的工作频率的调整。
进一步的方案是,其中至少一个多选一开关的输入端子数量大于另一个多选一开关的输入端子数量。
可见,不同的多选一开关的输入端子数量不相同,例如CPU对应的多选一开关的输入端子较多,也就是能接收多个分频时钟信号,而GPU对应的多选一开关的输入端子数量较少,这样可以满足不同的调频设备的工作需要。
更进一步的方案是,至少一个多选一开关接收一个或多个锁相环的原始时钟信号。
这样,多选一开关可以接收更多不同频率的时钟信号,从而向调频设备提供更多的选择。
一个可选的方案是,每一多选一开关向一个调频设备输出工作时钟信号包括:多选一开关接收开关选择信号,根据开关选择信号切换开关状态。
可见,通过外部的开关选择信号可以动态的切换多选一开关的状态,从而快速的对调频设备的工作时钟频率进行调整,由于通过外部软件来实现多选一开关的开关状态切换已经是非常成熟的技术,因此采用上述方案可以降低多选一开关的开关状态切换的技术难度。
更进一步的方案是,多个锁相环接收同一个时钟信号源提供的基准时钟信号。
由此可见,仅使用一个时钟信号源可以向多个锁相环提供基准时钟信号,一方面可以确保多个锁相环的原始时钟信号来自于同一个基准时钟信号,另一方面避免使用多个时钟信号源而增加智能电子设备的生产成本。
更进一步的方案是,至少一个多选一开关接收基准时钟信号。这样,多选一开关接收的时钟信号频率更加多样化,更加满足调频设备的工作需求。
为实现上述的第二目的,本发明提供的片上系统调频设备的频率调整装置包括频率调整模组,频率调整模组具有至少两组分频器组,每一分频器组接收一个锁相环输出的原始时钟信号并将原始时钟信号分频形成多个分频时钟信号;频率调整模组还具有至少一个多选一开关,每一多选一开关接收多个分频时钟信号并向一个调频设备输出工作时钟信号;其中,至少一个多选一开关接收由两个以上的分频器组所分频形成的分频时钟信号。
由上述方案可见,将多个锁相环的原始时钟信号进行分频后获得多个分频时钟信号,并且将多个锁相环分频所得的分频时钟信号输出至多选一开关,这样,通过调整多选一开关的开关状态即可以改变输出至调频设备的工作时钟信号的频率。因此,调频设备的工作频率调整不需要对锁相环的参数进行调整,调频设备的频率调整可以在短时间内实现。
一个优选的方案是,多选一开关的数量为两个以上,每一多选一开关对应于一个调频设备。
进一步的方案是,其中至少一个多选一开关的输入端子数量大于另一个多选一开关的输入端子数量。这样,可以根据不同调频设备的工作需要设定多个多选一开关的输入端子的数量,满足不同调频设备的工作需求。
附图说明
图1是本发明片上系统调频设备的频率调整装置实施例的原理框图。
图2是本发明片上系统调频设备的频率调整方法实施例的流程图。
以下结合附图及实施例对本发明作进一步说明。
具体实施方式
本发明的片上系统调频设备的频率调整方法应用在智能电子设备上,优选的,智能电子设备设置有多个调频设备,例如CPU、GPU以及DDR存储器等,每一个调频设备的工作时钟频率需要根据智能电子设备的实际工作状态进行调整。本发明的片上系统调频设备的频率调整装置是在智能电子设备中实现上述方法的装置。
片上系统调频设备的频率调整装置实施例:
本实施例应用在具有片上系统的智能电子设备,片上系统(SoC:System-on-a-chip)是在单个芯片上集成一个完整的系统,通常,片上系统对所有或部分必要的电子电路进行包分组,完整的系统一般包括中央处理器(CPU)、存储器(如DDR存储器)以及外围电路等。随着片上系统应用越来越广泛,且片上系统具有小型化、功耗低等优点,现在一些行车记录仪、机顶盒等也越来越多应用片上系统。由于机顶盒、行车记录仪等需要对图像进行处理,因此,片上系统还需要集成图像处理器(GPU)等设备。
为了降低智能电子设备的功耗以及减少智能电子设备的发热量,通常将中央处理器、图像处理器以及DDR存储器的工作频率设置为可调的方式,即中央处理器、图像处理器以及DDR存储器的工作频率可以根据智能电子设备的工作状态进行调整,例如智能电子设备正在执行大运算量的操作时,将中处理器的工作频率调整为较高的频率,当智能电子设备进入休眠模式,则将中处理器的工作频率调整为较低的频率。
片上系统的外围电路通常包括一个时钟信号源,时钟信号源向多个锁相环输出基准时钟信号,锁相环接收基准时钟信号后生成自己的原始时钟信号并且输出至中央处理器等调频设备。如果中央处理器的工作频率需要调整,通常需要调整锁相环的环路稳定参数,但调整锁相环的环路稳定参数时,锁相环的环路稳定参数并不是突变的,而是逐步调整,因此需要一段时间才能调整完成,这个时间即环路稳定时间,只有等待环路稳定时间后才会以新的环路稳定参数进行运行。
另一方面,由于每一个调频设备仅由一个锁相环提供工作时钟信号,例如中央处理器使用一个专用的锁相环提供工作时钟信号,虽然锁相环输出的频率可以进行分频,但通常分频后的分频时钟信号的频率差异较大,例如直接从2400MHz降低至1600MHz,但如果中央处理器的工作频率并不需要降低至1600MHz,也不需要工作在2400MHz,往往只能通过调整锁相环的环路稳定参数来实现,这就导致锁相环需要经常调整环路稳定参数,导致智能电子设备运行时经常出现卡顿的现象。
为此,本实施例通过一个时钟信号源向多个锁相环提供基准时钟信号,且多个锁相环生成各自的原始时钟信号后,将各自的原始时钟信号进行分频后获得多个分频时钟信号,并将多个分频时钟信号输出至多个多选一开关,每一个多选一开关可以接收来自多个锁相环输出的原始时钟信号以及分频时钟信号,且每一个多选一开关可以向一个调频设备输出工作时钟信号,多选一开关所输出的工作时钟信号是从多个输入的原始时钟信号或者分频时钟信号中选择的一个。
这样,通过对多选一开关的开关状态进行选择,即可以改变调频设备的工作时钟频率,由于多选一开关可以接收多个锁相环输出获得分频时钟信号,如果多个锁相环具有不同的原始时钟信号,所分频获得的分频时钟信号的频率也就不相同,多选一开关所接收到的多个分频时钟信号的相邻两个频率的差值将大幅减少,调频设备可选用的工作时钟信号的频率更多,不需要对锁相环的环路稳定参数进行调整也能够满足调频设备的工作需求。
参见图1,时钟信号源10输出的基准时钟信号的频率为24MHz,本实施例设置有2个锁相环,分别是PLL0以及PLL1,两个锁相环均接收时钟信号源10输出的基准时钟信号,并分别生成各自的原始时钟信号,例如锁相环PLL0所生成的原始时钟信号的频率为2400MHz,而锁相环PLL1所生成的原始时钟信号的频率为2016MHz,可见,两个锁相环PLL0以及PLL1所生成的原始时钟信号的频率不相同。
本实施例具有频率调整模组,频率调整模组设置有两个分频器组,分别是分频器组11以及分频器组12,其中分频器组11对应于锁相环PLL0,并且将锁相环PLL0所生成的原始时钟信号分成多个分频时钟信号,分频器组11包括5个分频器,分别用于将原始时钟信号分成1/1.5、1/2、1/3、1/4以及1/5,即可以得到5个分频时钟信号,频率分别是1600MHz、1200MHz、800MHz、600MHz以及480MHz。
分频器组12对应于锁相环PLL1,并且将锁相环PLL1所生成的原始时钟信号分成多个分频时钟信号,分频器组12包括4个分频器,分别用于将原始时钟信号分成1/1.5、1/2、1/3以及1/4,即可以得到4个分频时钟信号,频率分别是1344MHz、1008MHz、672MHz以及504MHz。
本实施例的频率调整模组还设置有3个多选一开关,分别是MUX1、MUX2以及MUX3,每一个多选一开关对应于一个调频设备并且向该调频设备输出工作时钟信号,例如多选一开关MUX1向中央处理器输出工作时钟信号,多选一开关MUX2向DDR存储器输出工作时钟信号,多选一开关MUX3向图像处理器输出工作时钟信号。
从图1可见,每一个多选一开关的输入端子的数量均不同于其他两个多选一开关的输入端子的数量,例如多选一开关MUX1的输入端子数量为12个,接收时钟信号源10输出的基准时钟信号、锁相环PLL0输出的原始时钟信号以及锁相环PLL0输出的所有分频时钟信号,并且还接收锁相环PLL1输出的原始时钟信号以及锁相环PLL1输出的所有分频时钟信号。多选一开关MUX2的输入端子的数量为6个,仅接收锁相环PLL0输出的3个分频时钟信号以及锁相环PLL1输出的3个分频时钟信号,而多选一开关MUX3的输入端子的数量为4个,仅接收锁相环PLL0输出的2个分频时钟信号以及锁相环PLL1输出的2个分频时钟信号。
多选一开关MUX1可以接收外部输入的开关选择信号,并且切换多选一开关自身的开关状态,例如根据外部输入的开关选择信号从12个输入端子所接收到的时钟信号中选择一个作为中央处理器的工作时钟信号并输出至中央处理器。相同的,多选一开关MUX2也可以根据外部接收到的开关选择信号切换开关状态,从6个输入端子所接收到的时钟信号中选择一个作为DDR存储器的工作时钟信号并输出至中央处理器。多选一开关MUX3也可以根据外部接收到的开关选择信号切换开关状态,从4个输入端子所接收到的时钟信号中选择一个作为图像处理器的工作时钟信号并输出至中央处理器。
可见,本实施例仅使用2个锁相环即可以向三个调频设备输出时钟信号,片上系统所使用的锁相环数量较少。并且,多选一开关所接收到的时钟信号较多,且多个时钟信号的频率差值较小,中央处理器等调频设备调整工作频率时,基本上不需要对锁相环的环路稳定参数进行调整,而只是切换多选一开关的开关状态即可。由于多选一开关的开关状态切换时间较短,远小于锁相环的环路稳定参数的调整时间,因此本实施例对片上系统的运行影响较小,避免智能电子设备运行出现短时间卡顿的问题。
片上系统调频设备的频率调整方法实施例:
下面结合图2介绍片上系统调频设备的频率调整方法。首先,执行步骤S1,频率调整模组接收多个锁相环输出的原始时钟信号,优选的,多个锁相环接收来自同一个时钟信号源的基准时钟信号,并且生成各自的原始时钟信号,且多个锁相环所生成的原始时钟信号的频率各不相同。
然后,执行步骤S2,对各个锁相环生成的原始时钟信号进行分频,获得多个分频时钟信号。具体的,频率调整模组设置多组分频器组,每一组分频器组对应于一个锁相环,每一组分频器组包括有多个分频器,例如针对第一个锁相环,使用第一个分频器组的多个分频器进行分频,获得多个分频时钟信号,并且使用第二个分频器组的多个分频器对第二个锁相环所生成的原始时钟信号进行分频,获得多个分频时钟信号。
由于多个锁相环的原始时钟信号的频率并不相同,因此使用分频器组分频获得的分频时钟信号的频率也不相同,因此可以获得多个频率不同的分频时钟信号。
接着,执行步骤S3,将原始时钟信号以及多个锁相环分频获得的分频时钟信号输出至多个多选一开关。本实施例中,多选一开关的数量为三个,分别对应于三个调频设备,例如其中一个多选一开关对应于中央处理器,另一个多选一开关对应于DDR存储器,最后一个多选一开关对应于图像处理器。此外,每一个多选一开关的输入端子的数量均不同于另一个多选一开关,例如对应于中央处理器的多选一开关的输入端子数量为12个,对应于DDR存储器的多选一开关的输入端子数量为6个,对应于图像处理器的多选一开关的输入端子数量为4个。
优选的,每一个多选一开关均接收来自两组以上的分频器组输出的分频时钟信号,当然,多选一开关还可以接收锁相环输出的原始时钟信号,甚至还可以接收时钟信号源所输出的基准时钟信号。
然后,执行步骤S4,获取开关选择信号,切换多选一开关的开关状态。由于频率调整模组内设置有多个多选一开关,因此,外部输入的开关选择信号中包含有需要调整开关状态的多选一开关的信息,还包括调整后的开关状态信息。
例如,多选一开关MUX1当前的开关状态是将第三个输入端子接收到的时钟信号作为工作时钟信号输出,如输出的工作时钟信号为1200MHz,如果需要对多选一开关MUX1的开关状态进行调整,调整后的开关为将时钟信号的频率降低一档。则开关选择信号包含多选一开关MUX1的标识码,并且还包括多选一开关调整后的工作时钟频率的信息,例如将工作时钟频率降低一档的信息,或者直接获取多选一开关多个输入端子所接收的时钟信号的频率,获取降低一档后的时钟信号频率,开关选择信号包含有调整后的工作时钟信号频率的信息。
接收到开关选择信号后,执行步骤S5,对相应的多选一开关的开关状态进行调整。例如,向相应的多选一开关发出控制指令,相应的多选一开关切换开关状态,即对选通的通路进行调整。由于多选一开关的开关状态调整是已知技术,不再赘述。在多选一开关的开关状态进行调整后,输出至调频设备的工作时钟信号的频率即发生改变。
可见,每一个多选一开关可以接收多个来自多个锁相环所分频获得的分频时钟信号,这样,多选一开关接收的分频时钟信号的频率差异较小,通过切换多选一开关的开关状态基本上可以满足调频设备的工作需要,而不需要对锁相环的环路稳定参数进行调整。
由于多选一开关的开关状态切换时间非常短,在接收到外部的开关选择信号后即可以马上实现开关状态的切换,因此,调频设备可以在极短时间内完成工作时钟信号频率的调整,并不会导致智能电子设备在调整调频设备的工作时钟信号的频率时出现卡顿的问题,提高智能电子设备的性能。
另一方面,由于每一个调频设备不需要配置一个专用的锁相环,而是每一个调频设备配置一个多选一开关即可,相比起锁相环,多选一开关的生产成本低,电路面积小,能够降低片上系统的生产成本并减小片上系统的电路面积。
最后需要强调的是,本发明不限于上述实施方式,例如所使用的锁相环的数量以及每一组分频器组中分频器数量的改变,或者调频设备以及多选一开关的类型的改变等,这些改变也应该包括在本发明权利要求的保护范围内。

Claims (10)

1.片上系统调频设备的频率调整方法,其特征在于,包括:
接收至少两个锁相环输出的原始时钟信号,多个所述锁相环所输出的所述原始时钟信号具有不同的频率;
对每一所述锁相环的原始时钟信号进行分频获得多个分频时钟信号,多个所述分频时钟信号被传输至至少一个多选一开关,每一所述多选一开关向一个调频设备输出工作时钟信号。
2.根据权利要求1所述的片上系统调频设备的频率调整方法,其特征在于:
所述调频设备的数量为二个以上,所述多选一开关的数量与所述调频设备的数量相等,每一个所述多选一开关对应于一个所述调频设备。
3.根据权利要求2所述的片上系统调频设备的频率调整方法,其特征在于:
其中至少一个所述多选一开关的输入端子数量大于另一个所述多选一开关的输入端子数量。
4.根据权利要求1至3任一项所述的片上系统调频设备的频率调整方法,其特征在于:
至少一个所述多选一开关接收一个或多个所述锁相环的原始时钟信号。
5.根据权利要求1至3任一项所述的片上系统调频设备的频率调整方法,其特征在于:
每一所述多选一开关向一个调频设备输出工作时钟信号包括:所述多选一开关接收开关选择信号,根据所述开关选择信号切换开关状态。
6.根据权利要求1至3任一项所述的片上系统调频设备的频率调整方法,其特征在于:
多个所述锁相环接收同一个时钟信号源提供的基准时钟信号。
7.根据权利要求6所述的片上系统调频设备的频率调整方法,其特征在于:
至少一个所述多选一开关接收所述基准时钟信号。
8.片上系统调频设备的频率调整装置,其特征在于,包括:
频率调整模组,所述频率调整模组具有至少两组分频器组,每一所述分频器组接收一个锁相环输出的原始时钟信号并将所述原始时钟信号分频形成多个分频时钟信号;
所述频率调整模组还具有至少一个多选一开关,每一所述多选一开关接收多个所述分频时钟信号并向一个调频设备输出工作时钟信号;
其中,至少一个所述多选一开关接收由两个以上的所述分频器组所分频形成的分频时钟信号。
9.根据权利要求8所述的片上系统调频设备的频率调整装置,其特征在于:
所述多选一开关的数量为两个以上,每一所述多选一开关对应于一个所述调频设备。
10.根据权利要求9所述的片上系统调频设备的频率调整装置,其特征在于:
其中至少一个所述多选一开关的输入端子数量大于另一个所述多选一开关的输入端子数量。
CN201911337311.6A 2019-12-23 2019-12-23 片上系统调频设备的频率调整方法及装置 Pending CN111092618A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911337311.6A CN111092618A (zh) 2019-12-23 2019-12-23 片上系统调频设备的频率调整方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911337311.6A CN111092618A (zh) 2019-12-23 2019-12-23 片上系统调频设备的频率调整方法及装置

Publications (1)

Publication Number Publication Date
CN111092618A true CN111092618A (zh) 2020-05-01

Family

ID=70395267

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911337311.6A Pending CN111092618A (zh) 2019-12-23 2019-12-23 片上系统调频设备的频率调整方法及装置

Country Status (1)

Country Link
CN (1) CN111092618A (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243933A (ja) * 1992-02-28 1993-09-21 Nec Corp クロック信号切り替え装置
JPH07177122A (ja) * 1993-12-21 1995-07-14 Nec Corp 時分割多重信号伝送装置
KR20010028996A (ko) * 1999-09-28 2001-04-06 서평원 전송클럭 절체회로
CN1889364A (zh) * 2006-07-21 2007-01-03 北京中星微电子有限公司 一种基于锁相环的时钟发生装置
CN1976230A (zh) * 2005-12-02 2007-06-06 阿尔特拉公司 能在宽频率范围上运行的可编程收发器
US20080265968A1 (en) * 2007-04-26 2008-10-30 Shuji Furuichi Clock frequency diffusing device
US20100123496A1 (en) * 2008-11-14 2010-05-20 Analog Devices, Inc. Multiple input pll with hitless switchover between non-integer related input frequencies
JP2010282399A (ja) * 2009-06-04 2010-12-16 Renesas Electronics Corp クロック切替回路
WO2012168533A1 (en) * 2011-06-09 2012-12-13 Nokia Corporation Apparatus for glitchless clock divider with fast clock change and method thereof
JP2015056777A (ja) * 2013-09-12 2015-03-23 株式会社東芝 インターフェース回路
US20160072508A1 (en) * 2014-09-04 2016-03-10 Texas Instruments Deutschland Gmbh Shared divide by n clock divider

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243933A (ja) * 1992-02-28 1993-09-21 Nec Corp クロック信号切り替え装置
JPH07177122A (ja) * 1993-12-21 1995-07-14 Nec Corp 時分割多重信号伝送装置
KR20010028996A (ko) * 1999-09-28 2001-04-06 서평원 전송클럭 절체회로
CN1976230A (zh) * 2005-12-02 2007-06-06 阿尔特拉公司 能在宽频率范围上运行的可编程收发器
CN1889364A (zh) * 2006-07-21 2007-01-03 北京中星微电子有限公司 一种基于锁相环的时钟发生装置
US20080265968A1 (en) * 2007-04-26 2008-10-30 Shuji Furuichi Clock frequency diffusing device
US20100123496A1 (en) * 2008-11-14 2010-05-20 Analog Devices, Inc. Multiple input pll with hitless switchover between non-integer related input frequencies
JP2010282399A (ja) * 2009-06-04 2010-12-16 Renesas Electronics Corp クロック切替回路
WO2012168533A1 (en) * 2011-06-09 2012-12-13 Nokia Corporation Apparatus for glitchless clock divider with fast clock change and method thereof
JP2015056777A (ja) * 2013-09-12 2015-03-23 株式会社東芝 インターフェース回路
US20160072508A1 (en) * 2014-09-04 2016-03-10 Texas Instruments Deutschland Gmbh Shared divide by n clock divider

Similar Documents

Publication Publication Date Title
JP5159316B2 (ja) オンデマンド電力管理の方法及び機器
US6687320B1 (en) Phase lock loop (PLL) clock generator with programmable skew and frequency
CN107992391B (zh) 一种多核处理器变频的方法和装置
EP3571585A1 (en) Method and apparatus for implementing heterogeneous frequency operation and scheduling task of heterogeneous frequency cpu
KR960015134A (ko) 전력 관리상태에 응답하여 다중 클럭된 회로를 클럭하는 클럭 제어기
US20030006807A1 (en) Method of and circuit for controlling a clock
US9906226B2 (en) Multi-modulus frequency divider and electronic apparatus including the same
CN105425898B (zh) 一种低功耗嵌入式系统
JP3964389B2 (ja) エネルギー制御された電子回路
CN111092618A (zh) 片上系统调频设备的频率调整方法及装置
KR20190032985A (ko) 클럭 생성 회로 및 클럭 생성 방법
CN111786696A (zh) 天线调节方法、电路、装置和电子设备
CN113504826B (zh) 动态电压频率调整电路以及动态电压频率调整方法
JPH04140812A (ja) 情報処理システム
CN113325918B (zh) 时钟管理电路、芯片及电子设备
US9996138B2 (en) Electronic system and related clock managing method
US11455973B2 (en) Programmable logic device-based data processing apparatus and driving method therefor, and display apparatus
CN104811194B (zh) 一种集中式时钟装置和移动终端设备
US20070127610A1 (en) Programmable and pausable clock generation unit
JP3602115B2 (ja) 半導体集積回路装置
CN117608868B (zh) 一种时钟发生器、参数调整方法、系统、装置及介质
CN114978164A (zh) 基于时钟分频和复用的硬件自动调频装置和方法
US20020180502A1 (en) Clock distribution circuit
CN114244352A (zh) 时钟变频系统、方法、处理器、芯片及电子设备
US7129737B2 (en) Method for avoiding transients during switching processes in integrated circuits, and an integrated circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination