CN107992391B - 一种多核处理器变频的方法和装置 - Google Patents

Abstract

本发明提供了一种多核处理器变频的方法和装置，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元。本发明通过变频控制单元检测多核处理器的运行状态，并可以根据多核处理器当前的运行状态，对多核处理器工作的频率进行自适应调整，从而使得多核处理器在单核状态下可以运行在更高的工作频率，提升处理器性能。同时，在变频过程中通过中断阻拦单元对唤醒处理器核心的中断信号进行阻拦，保证变频过程有序进行，不会发生错误。

Description

一种多核处理器变频的方法和装置

技术领域

本发明涉及芯片电路设计领域，尤其涉及一种多核处理器变频的方法和装置。

背景技术

随着科技的发展，多核处理器得到了广泛应用，相较于单核处理器而言，多核处理器具备多个处理器核心，可以同时处理更多数据。芯片在设计时往往考虑的是最悲观情况下的应用环境条件，多核处理器的多个核心在运行时存在压降损失，其能够允许达到的运行温度相较于单个核心运行时也来得更低。因此，在处理器芯片设计时，多核处理器所能运行的最高频率是基于最悲观的应用条件下设计的，以免多核处理器从单核运行状态切换成多核运行状态时，由于运行频率过高发生崩溃的情况。在实际应用过程中，多核处理器大部分时间都处于单个处理器核心运行状态，其运行时应用环境条件比最悲观的情况要好得多，本可以让处理器工作在更高的频率。然而，按照现有的处理器芯片设计方式，即使是在单核运行状态下，其依然是运行在设计时考虑的最悲观情况下的应用环境条件所能达到的频率，多核处理器的性能无法得到充分体现，数据处理效率较低。

发明内容

为此，需要提供一种多核处理器变频的技术方案，用以解决现有的多核处理器无法根据其各个处理器核心的运行状态对工作频率进行自适应调整，以达到更高的性能的问题。

为实现上述目的，发明人提供了一种多核处理器变频的装置，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元；所述时钟源包括第一时钟单元和第二时钟单元；所述第一时钟单元和第二时钟单元分别与通路选择器连接，所述通路选择器与多核处理器连接，所述变频控制单元分别与通路选择器、多核处理器、中断控制器、中断阻拦单元连接；所述中断控制器与多核处理器通过所述中断阻拦单元连接；所述多核处理器包括多个处理器核心；

所述变频控制单元用于检测当前多核处理器的运行状态；

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器；所述通路选择器用于接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元；所述第二时钟单元用于提供第二时钟至多核处理器；

当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；所述通路选择器用于接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元；所述第一时钟单元用于提供第一时钟至多核处理器；

在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元还用于发送中断阻拦控制信号至中断阻拦单元；所述中断阻拦单元用于接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。

进一步地，所述装置还包括时钟分频电路，所述时钟分频电路设置于通路选择器与多核处理器之间；

所述时钟分频电路用于接收第一时钟，并根据第一分频系数对第一时钟进行分频处理，得到第三时钟，并将第三时钟传输至多核处理器；

或者，所述时钟分频电路用于接收第二时钟，并根据第二分频系数对第二时钟进行分频处理，得到第四时钟，并将第四时钟传输至多核处理器。

进一步地，所述变频控制单元还用于根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息，确定时钟源和分频系数调整的先后顺序，并根据时钟源和分频系数调整的先后顺序，先发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换，再发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换；或者先发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换，而后再发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换。

进一步地，所述变频控制单元还用于判断切换后的时钟源是否能够提供当前多核处理器所需的工作频率，若是则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供符合当前多核处理器所需的工作频率；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的工作频率；

若否则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器的运行状态发生变化时，先将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供中间时钟至多核处理器，而后发送变频信号至第一时钟单元，对第一时钟单元提供的第一时钟进行变频，直至变频后的第一时钟单元能够提供当前多核处理器所需的工作频率，而后再将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的时钟频率；所述中间时钟小于当前多核处理器所需的时钟频率。

发明人还提供了一种多核处理器变频的方法，所述方法应用于多核处理器变频的装置，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元；所述时钟源包括第一时钟单元和第二时钟单元；所述第一时钟单元和第二时钟单元分别与通路选择器连接，所述通路选择器与多核处理器连接，所述变频控制单元分别与通路选择器、多核处理器、中断控制器、中断阻拦单元连接；所述所述中断控制器与多核处理器通过所述中断阻拦单元连接；所述多核处理器包括多个处理器核心；所述方法包括以下步骤：

变频控制单元检测当前多核处理器的运行状态；

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器；通路选择器接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元；第二时钟单元提供第二时钟至多核处理器；

当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；通路选择器接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元；所述第一时钟单元用于提供第一时钟至多核处理器；

在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元发送中断阻拦控制信号至中断阻拦单元；中断阻拦单元接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。

进一步地，所述装置还包括时钟分频电路，所述时钟分频电路设置于通路选择器与多核处理器之间；所述方法包括：

时钟分频电路接收第一时钟，并根据第一分频系数对第一时钟进行分频处理，得到第三时钟，并将第三时钟传输至多核处理器；

或者，时钟分频电路接收第二时钟，并根据第二分频系数对第二时钟进行分频处理，得到第四时钟，并将第四时钟传输至多核处理器。

进一步地，所述方法还包括：

变频控制单元根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息，确定时钟源和分频系数调整的先后顺序，并根据时钟源和分频系数调整的先后顺序，先发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换，再发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换；或者先发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换，而后再发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换。

进一步地，所述方法还包括步骤：

变频控制单元判断切换后的时钟源是否能够提供当前多核处理器所需的工作频率，若是则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供符合当前多核处理器所需的工作频率；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的工作频率；

若否则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器的运行状态发生变化时，先将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供中间时钟至多核处理器，而后发送变频信号至第一时钟单元，对第一时钟单元提供的第一时钟进行变频，直至变频后的第一时钟单元能够提供当前多核处理器所需的工作频率，而后再将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的时钟频率；所述中间时钟小于当前多核处理器所需的时钟频率。

区别于现有技术，上述技术方案的多核处理器变频的方法和装置，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元。所述变频控制单元用于检测当前多核处理器的运行状态；当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器；所述通路选择器用于接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元；所述第二时钟单元用于提供第二时钟至多核处理器；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；所述通路选择器用于接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元；所述第一时钟单元用于提供第一时钟至多核处理器；在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元还用于发送中断阻拦控制信号至中断阻拦单元；所述中断阻拦单元用于接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。本发明可以根据处理器当前各个处理器核心的运行状态，对当前多核处理器工作的频率进行自适应调整，从而使得多核处理器在单核状态下可以运行在更高的工作频率，提升处理器性能。同时，在变频过程中通过中断阻拦单元对唤醒处理器核心的中断信号进行阻拦，保证变频的有序进行。

附图说明

图1为本发明一实施例涉及的多核处理器变频的装置的示意图；

图2为本发明一实施例涉及的多核处理器变频的方法的流程图；

图3为本发明一实施例涉及的中断阻拦单元的电路结构示意图；

附图标记说明：

101、第一时钟单元；

102、第二时钟单元；

103、通路选择器；

104、多核处理器；

105、变频控制单元；

106、中断控制器；

107、中断阻拦单元；

108、时钟分频电路。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

请参阅图1，为本发明一实施例涉及的多核处理器变频的装置的示意图。所述装置包括时钟源、通路选择器103、多核处理器104、变频控制单元105、中断控制器106和中断阻拦单元107；所述时钟源包括第一时钟单元101和第二时钟单元102；所述第一时钟单元101和第二时钟单元102分别与通路选择器103，所述通路选择器103与多核处理器104连接，所述变频控制单元105分别与通路选择器103、多核处理器104、中断控制器106、中断阻拦单元107连接；所述中断控制器106与多核处理器104通过所述中断阻拦单元107连接。

所述变频控制单元用于检测当前多核处理器的运行状态。所述多核处理器104包括多个处理器核心。所述多核处理器的运行状态包括单核运行状态和多核运行状态，单核运行状态是指只有一个处理器核心处于被唤醒状态，多核运行状态是指有多个(即两个以上)处理器核心处于被唤醒状态。以处理器为CPU(Central Processing Unit，中央处理器)为例，CPU包括多个CPU Core(个数通常可以是4、8、16等)，CPU的单核运行状态是指只有一个CPU Core处于被唤醒状态，多核运行状态是指两个以上CPU Core处于被唤醒状态。

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器。所述通路选择器用于接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元；所述第二时钟单元用于提供第二时钟至多核处理器。当多核处理器由单核运行状态变为多核运行状态时，由于受到温度、压降等因素的影响，此时多核处理器能够运行的频率有所下降，因而需要对当前多核处理器的工作频率进行调整。假设第一时钟单元所提供的时钟频率刚好是多核处理器处于单核运行状态所需的频率，第二时钟单元所提供的时钟频率刚好是多核处理器处于多核运行状态所需的频率，当检测到多核处理器由单核运行状态变为多核运行状态时，可以通过通路选择器选择第二时钟单元作为输入时钟，实现对多核处理器工作频率的变频。在本实施方式中，第一时钟单元和第二时钟单元可以采用锁相环时钟电路(PLL时钟电路)来实现。

当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；所述通路选择器用于接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元；所述第一时钟单元用于提供第一时钟至多核处理器。同理可得，当检测到多核处理器由多核运行状态变为单核运行状态时，多核处理器实际能够工作的频率有所提升，因而需要进行变频处理，具体可以通过通路选择器选择第一时钟单元作为输入时钟，完成时钟源的切换，实现对多核处理器工作频率的变频。

如果在变频切换过程中，多核处理器接收到中断控制器发送的中断信号，那么原有处于“睡眠状态”的处理器核心将被唤醒工作，而当变频后的时钟源提供的工作频率要高于处理器核心被唤醒的工作频率时，将导致多核处理器频率过高而崩溃，因而需要在变频过程中对中断控制器发送的中断信号进行阻拦，具体做法如下：在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元还用于发送中断阻拦控制信号至中断阻拦单元；所述中断阻拦单元用于接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。

如图3所示，为本发明一实施例涉及的中断阻拦单元的电路结构示意图。原始中断信号由中断控制器生成，中断阻拦控制信号由变频控制器发送至信号选择器，当信号选择器接收到中断阻拦控制信号后，将对原始中断信号进行逻辑运算，生成阻拦后的中断信号，阻拦后的中断信号发送至多核处理器后，并不会唤醒多核处理器中的处理器核心进行工作。例如原始中断信号为“0”，接收的中断阻拦控制信号为“1”，处理器核心只有接收信号“0”才会被唤醒，接收“1”则不会被唤醒，中断阻拦单元将对原始中断信号与中断阻拦控制信号进行异或运算，即生成信号“1”，从而使得多核处理器的处理核心不会被唤醒。反之，当信号选择器未接收到中断阻拦控制信号(即中断阻拦控制信号为“0”)，此时对原始中断信号与中断阻拦控制信号进行异或运算的结果为“0”，当信号被传输至多核处理器时，将对处理器核心进行唤醒。

本发明的变频控制单元可以根据处理器当前各个处理器核心的运行状态，对当前多核处理器工作的频率进行自适应调整，从而使得多核处理器在单核运行状态下可以工作在更高的频率，有效提升了处理器的工作性能。同时，在变频过程中通过中断阻拦单元对唤醒处理器核心的中断信号进行阻拦，保证变频的有序进行，不会发生错误。

时钟源在提供工作时钟给多核处理器的同时，往往也要给其他芯片电路提高时钟源，因而在某些实施例中，所述装置还包括时钟分频电路108，所述时钟分频电路108设置于通路选择器103与多核处理器104之间。所述时钟分频电路108用于接收第一时钟，并根据第一分频系数对第一时钟进行分频处理，得到第三时钟，并将第三时钟传输至多核处理器；或者，所述时钟分频电路108用于接收第二时钟，并根据第二分频系数对第二时钟进行分频处理，得到第四时钟，并将第四时钟传输至多核处理器104。优选的，第一分频系数和第二分频系数为正整数。例如多核处理器处于单核运行状态所需的频率为1.8GHz，处于多核运行状态所需的频率为1.5GHz，第一时钟的频率为3.6GHz，第二时钟频率为4.5GHz，则可以设置第一分频系数为2，第二分频系数为3，从而使得第一时钟经过时钟分频电路进行分频后，可以得到多核处理器处于单核运行状态所需的工作频率(3.6/2＝1.8GHz)；第二时钟经过时钟分频电路进行分频后，可以得到多核处理器处于多核运行状态所需的工作频率(4.5/3＝1.5GHz)。时钟分频电路可以起到功分器的作用，使得第一时钟单元所能提供的时钟只需满足为多核处理器处于单核运行状态所需的频率的正整数倍、第二时钟单元所能提供的时钟只需满足为多核处理器处于多核运行状态所需的频率的正整数倍即可，从而提高了装置的适用场景。

在实际过程中，在对时钟源进行切换后，第二时钟单元提供的第二时钟经过时钟分频电路后未必能够得到符合当前多核处理器运行状态的时钟频率(即第二时钟未必是当前多核处理器运行状态的时钟频率的正整数倍)，这种情况下就需要对第一时钟单元所能提供的时钟进行变频处理，从而使得变频后的第一时钟单元可以提供符合当前多核处理器运行状态的时钟频率。

因而在某些实施例中，所述变频控制单元还用于判断切换后的时钟源是否能够提供当前多核处理器所需的工作频率，若是则时钟源切换过程具体包括：当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供符合当前多核处理器所需的工作频率；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的工作频率。

若否则时钟源切换过程具体包括：当变频控制单元检测到多核处理器的运行状态发生变化时，先将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供中间时钟至多核处理器，而后发送变频信号至第一时钟单元，对第一时钟单元提供的第一时钟进行变频，直至变频后的第一时钟单元能够提供当前多核处理器所需的工作频率，而后再将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的时钟频率；所述中间时钟小于当前多核处理器所需的时钟频率。

之所以选择第一时钟单元进行变频，是因为芯片设计时，通常有个时钟源(即第一时钟单元)专门用于为处理器提供时钟，因而当第二时钟单元无法提供处理器处于多核运行状态下所需的时钟频率时，本实施例统一选用对第一时钟单元进行变频来获得多核处理器在不同运行状态下所需的频率，这就不可避免地涉及到时钟源的切换和切回。即通路选择器需要先将第一时钟单元切换至第二时钟单元，使得处理器暂时由第二时钟单元提供工作时钟(即中间时钟)，而后再对第一时钟单元进行变频，使之能够提供多核处理器在当前运行状态下所需的频率，而后再将时钟源从第二时钟单元切回第一时钟单元。在另一些实施例中，当第二时钟单元无法提供处理器处于多核运行状态下所需的时钟频率时，也可以对第二时钟单元进行变频从而获得处理器在多核运行状态下所需的时钟频率。

以多核处理器处于单核运行状态所需的频率为1.8GHz、多核处理器处于多核运行状态所需的频率为1.5GHz、第一时钟的频率为3.6GHz、第二时钟频率为4GHz为例，由于此时第二时钟所能够提供的时钟频率经过功分后无法达到1.5GHz(即4GHz不是1.5GHz的整数倍)，因而需要对第一时钟频率进行变频处理，使之能够提供1.5GHz的时钟频率。当处理器从单核运行状态变为多核运行状态时，具体变频过程如下：将第一时钟单元切换为第二时钟单元，以及将第二分频系数调整为4，使得第二时钟单元可以提供1GHz的时钟频率(即中间频率)，保证第一时钟单元在进行变频过程中，仍有时钟频率供应至处理器，避免其发生崩溃；而后发送变频信号至第一时钟单元，将第一时钟的频率从3.6GHz调整为3GHz，并保持第一分频系数为2；而后再将时钟源从第二时钟单元切回第一时钟单元，第一时钟单元提供的第一时钟经过时钟分频电路后，将提供1.5GHz的频率至多核处理器，满足处理器运行在多核运行状态的对时钟频率的要求。处理器从多核运行状态变为单核运行状态，对第一时钟单元进行变频的方式同理可得，此处不再赘述。

变频控制单元在时钟切换过程中，需要相应的对当前时钟分频电路的分频系数进行调整，这就涉及到先切换时钟源还是先调整分频系数的问题。为了避免调整的一瞬间由于频率过大导致处理器发生错误，因而在某些实施例中，所述变频控制单元还用于根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息，确定时钟源和分频系数调整的先后顺序，并根据时钟源和分频系数调整的先后顺序，先发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换，再发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换；或者先发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换，而后再发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换。下面针对实际应用中的各种情况，对上述过程展开作具体说明(为了便于说明，第一时钟单元用PLL0表示，第二时钟单元用PLL1表示，多核处理器为CPU)：

实施例一

在这一实施例中，PLL0能够提供CPU在单核运行状态的时钟频率，PLL1提供CPU在多核运行状态的时钟频率，在检测到CPU当前运行状态发生改变时，无需对PLL0进行变频。本实施例是CPU当前运行状态由多核运行状态变为单核运行状态的情况，根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息进行时钟源切换操作。

具体地，若处理器处于单核运行状态下的分频系数(即第一分频系数)大于处理器处于多核运行状态下的分频系数(即第二分频系数)，时钟源切换过程如下：(1)调整时钟分频电路的分频系数(PLL0输出时钟经过调整后的分频系数分频后,频率等于处理器在单核运行状态下的频率)；(2)设置通路选择器(即发送第二控制信号至通路选择器)，将时钟源切换为PLL0。简言之，就是先调整分频系数再切换时钟源，避免时钟切换瞬间由于提供给处理器的频率过大导致处理器发生故障。以多核处理器处于单核运行状态所需的频率为1.8GHz、多核处理器处于多核运行状态所需的频率为1.5GHz、第一时钟的频率为3.6GHz、第二时钟频率为1.5Hz为例,此时第一分频系数为2，第二分频系数为1。由于第一分频系数大于第二分频系数，若此时先切换时钟源，即先将时钟源从1.5Hz切换为3.6GHz，由于此时分频系数仍然是1，PLL0提供的第一时钟3.6GHz经过时钟分频电路分频后，频率将陡然增加至3.6GHz，这无疑会导致CPU由于工作频率过高而发生故障，因而需要先对分频系数进行调整，再对时钟源进行切换。即先将时钟分频电路的分频系数由1调整为2后，再将时钟源从PLL1的1.5Hz的切换为PLL0的3.6GHz。

若第一分频系数小于或等于第二分频系数，时钟源切换过程如下：(1)设置通路选择器(即发送第二控制信号至通路选择器)，将时钟源切换为PLL0；(2)调整时钟分频电路的分频系数(PLL0输出时钟经过调整后的分频系数分频后,频率等于处理器在单核运行状态下的频率)。以多核处理器处于单核运行状态所需的频率为1.8GHz、多核处理器处于多核运行状态所需的频率为1.5GHz、第一时钟的频率为3.6GHz、第二时钟频率为4.5Hz为例,此时第一分频系数为2，第二分频系数为3。由于第一分频系数小于第二分频系数，若此时先切换分频系数，即先将分频系数从3切换为2，此时时钟源仍然是PLL1提供的4.5GHz，经过时钟分频电路分频后频率将陡然增加至2.25GHz，这无疑会导致CPU由于工作频率过高(实际所需为1.8GHz，在瞬间接收到的频率为2.25GHz)而发生故障，因而需要先对分频系数进行调整，再对时钟源进行切换。

实施例二

在这一实施例中，PLL0能够提供CPU在单核运行状态的时钟频率，PLL1提供CPU在多核运行状态的时钟频率，在检测到CPU当前运行状态发生改变时，无需对PLL0进行变频。本实施例是CPU当前运行状态由单核运行状态变为多核运行状态的情况，根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息进行时钟源切换操作。

具体地，若第一分频系数大于第二分频系数，时钟源切换过程如下：(1)设置通路选择器(即发送第一控制信号至通路选择器)，将时钟源切换为PLL1；(2)调整时钟分频电路的分频系数(PLL1输出时钟经过调整后的分频系数分频后,频率等于处理器在多核运行状态下的频率)。以多核处理器处于单核运行状态所需的频率为1.8GHz、多核处理器处于多核运行状态所需的频率为1.5GHz、第一时钟的频率为3.6GHz、第二时钟频率为1.5Hz为例,此时第一分频系数为2，第二分频系数为1。由于第一分频系数大于第二分频系数，若此时先切换分频系数，即先将分频系数从2切换为1，此时时钟源仍然是PLL0提供的3.6GHz，经过时钟分频电路分频后频率将陡然增加至3.6GHz，这无疑会导致CPU由于工作频率过高(实际所需为1.5GHz，在瞬间接收到的频率为3.6GHz)而发生故障，因而需要先对分频系数进行调整，再对时钟源进行切换，因而需要先对对时钟源进行切换，再对分频系数进行调整。

若第一分频系数小于或等于第二分频系数，时钟源切换过程如下：(1)调整时钟分频电路的分频系数(PLL1输出时钟经过调整后的分频系数分频后,频率等于处理器在单核运行状态下的频率)；(2)设置通路选择器(即发送第二控制信号至通路选择器)，将时钟源切换为PLL1。以多核处理器处于单核运行状态所需的频率为1.8GHz、多核处理器处于多核运行状态所需的频率为1.5GHz、第一时钟的频率为3.6GHz、第二时钟频率为4.5Hz为例,此时第一分频系数为2，第二分频系数为3。由于第一分频系数小于第二分频系数，若此时先切换时钟源，即先将时钟源从3.6Hz切换为4.5GHz，由于此时分频系数仍然是2，PLL1提供的第二时钟4.5GHz经过时钟分频电路分频后，频率将陡然增加至2.25GHz，这无疑会导致CPU由于工作频率过高而发生故障，因而需要先对分频系数进行调整，再对时钟源进行切换。即先将时钟分频电路的分频系数由2调整为3后，再将时钟源从PLL0的3.6Hz的切换为PLL1的4.5GHz。

实施例三

在这一实施例中，PLL0能够提供CPU在多核运行状态的时钟频率，PLL1无法提供CPU在单核运行状态的时钟频率，在检测到CPU当前运行状态发生改变时，需要对PLL0进行变频。本实施例是CPU当前运行状态由多核运行状态变为单核运行状态的情况，根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息进行时钟源切换操作。

具体地，若第一分频系数大于第二分频系数，时钟源切换变频过程如下：(1)调整时钟分频电路的第二分频系数(PLL1输出时钟经过该分频系数分频后,得到的中间频率低于处理器处于单核运行状态时所需的频率)；(2)设置通路选择器,将CPU时钟源切换为PLL1；(3)配置PLL0复位有效；(4)配置修改PLL0，使之能够提供处理器处于单核运行状态时所需的频率；(5)配置撤销PLL0复位；(6)等待PLL0重新完成时钟锁相，稳定输出处理器处于单核运行状态时所需的频率或该频率的整数倍；(7)设置通路选择器,将CPU时钟源切换为PLL0；(8)设置时钟分频电路的第一分频系数(PLL0输出时钟经过该分频系数分频后,频率等于处理器处于单核运行状态时所需的频率)。

若第一分频系数小于或等于第二分频系数，时钟源切换变频过程如下：(1)设置通路选择器,将CPU时钟源切换为PLL1；(2)调整时钟分频电路的第二分频系数(PLL1输出时钟经过该分频系数分频后,得到的中间频率低于处理器处于单核运行状态时所需的频率)；(3)配置PLL0复位有效；(4)配置修改PLL0，使之能够提供处理器处于单核运行状态时所需的频率；(5)配置撤销PLL0复位；(6)等待PLL0重新完成时钟锁相，稳定输出处理器处于单核运行状态时所需的频率或该频率的整数倍；(7)设置时钟分频电路的第一分频系数(PLL0输出时钟经过该分频系数分频后,频率等于处理器处于单核运行状态时所需的频率；(8)设置通路选择器,将CPU时钟源切换为PLL0。

实施例四

在这一实施例中，PLL0能够提供CPU在单核运行状态的时钟频率，PLL1无法提供CPU在多核运行状态的时钟频率，在检测到CPU当前运行状态发生改变时，需要对PLL0进行变频。本实施例是CPU当前运行状态由单核运行状态变为多核运行状态的情况，根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息进行时钟源切换操作。

具体地，若第一分频系数大于第二分频系数，时钟源切换变频过程如下：(1)设置通路选择器,将CPU时钟源切换为PLL1；(2)调整时钟分频电路的第二分频系数(PLL1输出时钟经过该分频系数分频后,得到的中间频率低于处理器处于单核运行状态时所需的频率)；(3)配置PLL0复位有效；(4)配置修改PLL0，使之能够提供处理器处于单核运行状态时所需的频率；(5)配置撤销PLL0复位；(6)等待PLL0重新完成时钟锁相，稳定输出处理器处于单核运行状态时所需的频率或该频率的整数倍；(7)设置时钟分频电路的第一分频系数(PLL0输出时钟经过该分频系数分频后,频率等于处理器处于单核运行状态时所需的频率；(8)设置通路选择器,将CPU时钟源切换为PLL0。

若第一分频系数小于或等于第二分频系数，时钟源切换变频过程如下：(1)调整时钟分频电路的第二分频系数(PLL1输出时钟经过该分频系数分频后,得到的中间频率低于处理器处于单核运行状态时所需的频率)；(2)设置通路选择器,将CPU时钟源切换为PLL1；(3)配置PLL0复位有效；(4)配置修改PLL0，使之能够提供处理器处于单核运行状态时所需的频率；(5)配置撤销PLL0复位；(6)等待PLL0重新完成时钟锁相，稳定输出处理器处于单核运行状态时所需的频率或该频率的整数倍；(7)设置通路选择器,将CPU时钟源切换为PLL0；(8)设置时钟分频电路的第一分频系数(PLL0输出时钟经过该分频系数分频后,频率等于处理器处于单核运行状态时所需的频率)。

如图2所示，为本发明一实施例涉及的多核处理器变频的方法的流程图。所述方法应用于多核处理器变频的装置，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元；所述时钟源包括第一时钟单元和第二时钟单元；所述第一时钟单元和第二时钟单元分别与通路选择器连接，所述通路选择器与多核处理器连接，所述变频控制单元分别与通路选择器、多核处理器、中断控制器、中断阻拦单元连接；所述中断控制器与多核处理器通过所述中断阻拦单元连接；所述多核处理器包括多个处理器核心；所述方法包括以下步骤：

首先进入步骤S201变频控制单元检测当前多核处理器的运行状态；

而后可以进入步骤S202当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器；而后进入步骤S203通路选择器接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元。第二时钟单元提供第二时钟至多核处理器。

步骤S201后还可以进入步骤S204当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；而后进入步骤S205通路选择器接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元。第一时钟单元提供第一时钟至多核处理器。

在执行步骤S203或S205还可以进入步骤S206在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元发送中断阻拦控制信号至中断阻拦单元；步骤S206后可以进入步骤S207中断阻拦单元接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。

在某些实施例中，所述装置还包括时钟分频电路，所述时钟分频电路设置于通路选择器与多核处理器之间；所述方法包括：时钟分频电路接收第一时钟，并根据第一分频系数对第一时钟进行分频处理，得到第三时钟，并将第三时钟传输至多核处理器；或者，时钟分频电路接收第二时钟，并根据第二分频系数对第二时钟进行分频处理，得到第四时钟，并将第四时钟传输至多核处理器。时钟分频电路可以起到功分器的作用，使得第一时钟单元所能提供的时钟只需满足为多核处理器处于单核运行状态所需的频率的正整数倍、第二时钟单元所能提供的时钟只需满足为多核处理器处于多核运行状态所需的频率的正整数倍即可，从而提高了装置的适用场景。

在某些实施例中，所述方法还包括：变频控制单元根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息，确定时钟源和分频系数调整的先后顺序，并根据时钟源和分频系数调整的先后顺序，先发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换，再发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换；或者先发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换，而后再发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换。通过上述方案可以确定时钟源和分频系数调整的先后顺序。避免调整切换的一瞬间由于输入频率至处理器的频率过大导致处理器发生错误。

在实际过程中，在对时钟源进行切换后，第二时钟单元提供的第二时钟经过时钟分频电路后未必能够得到符合当前多核处理器运行状态的时钟频率(即第二时钟未必是当前多核处理器运行状态的时钟频率的正整数倍)，这种情况下就需要对第一时钟单元所能提供的时钟进行变频处理，从而使得变频后的第一时钟单元可以提供符合当前多核处理器运行状态的时钟频率。所述方法还包括步骤：

变频控制单元判断切换后的时钟源是否能够提供当前多核处理器所需的工作频率，若是则时钟源切换过程具体包括：当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供符合当前多核处理器所需的工作频率；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的工作频率；

若否则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器的运行状态发生变化时，先将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供中间时钟至多核处理器，而后发送变频信号至第一时钟单元，对第一时钟单元提供的第一时钟进行变频，直至变频后的第一时钟单元能够提供当前多核处理器所需的工作频率，而后再将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的时钟频率；所述中间时钟小于当前多核处理器所需的时钟频率。

区别于现有技术，上述技术方案的多核处理器变频的方法和装置，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元。所述变频控制单元用于检测当前多核处理器的运行状态；当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器；所述通路选择器用于接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元；所述第二时钟单元用于提供第二时钟至多核处理器；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；所述通路选择器用于接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元；所述第一时钟单元用于提供第一时钟至多核处理器；在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元还用于发送中断阻拦控制信号至中断阻拦单元；所述中断阻拦单元用于接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。本发明可以根据处理器当前各个处理器核心的运行状态，对当前多核处理器工作的频率进行自适应调整，从而使得多核处理器在单核状态下可以运行在更高的工作频率，提升处理器性能。同时，在变频过程中通过中断阻拦单元对唤醒处理器核心的中断信号进行阻拦，保证变频的有序进行。

需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (8)

1.一种多核处理器变频的装置，其特征在于，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元；所述时钟源包括第一时钟单元和第二时钟单元；所述第一时钟单元和第二时钟单元分别与通路选择器连接，所述通路选择器与多核处理器连接，所述变频控制单元分别与通路选择器、多核处理器、中断控制器、中断阻拦单元连接；所述中断控制器与多核处理器通过所述中断阻拦单元连接；所述多核处理器包括多个处理器核心；

所述变频控制单元用于检测当前多核处理器的运行状态；

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器；所述通路选择器用于接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元；所述第二时钟单元用于提供第二时钟至多核处理器；

当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；所述通路选择器用于接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元；所述第一时钟单元用于提供第一时钟至多核处理器；

在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元还用于发送中断阻拦控制信号至中断阻拦单元；所述中断阻拦单元用于接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。

2.如权利要求1所述的多核处理器变频的装置，其特征在于，所述装置还包括时钟分频电路，所述时钟分频电路设置于通路选择器与多核处理器之间；

所述时钟分频电路用于接收第一时钟，并根据第一分频系数对第一时钟进行分频处理，得到第三时钟，并将第三时钟传输至多核处理器；

或者，所述时钟分频电路用于接收第二时钟，并根据第二分频系数对第二时钟进行分频处理，得到第四时钟，并将第四时钟传输至多核处理器。

3.如权利要求2所述的多核处理器变频的装置，其特征在于，所述变频控制单元还用于根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息，确定时钟源和分频系数调整的先后顺序，并根据时钟源和分频系数调整的先后顺序，先发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换，再发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换；或者先发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换，而后再发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换。

4.如权利要求2或3所述的多核处理器变频的装置，其特征在于，所述变频控制单元还用于判断切换后的时钟源是否能够提供当前多核处理器所需的工作频率，若是则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供符合当前多核处理器所需的工作频率；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的工作频率；

若否则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器的运行状态发生变化时，先将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供中间时钟至多核处理器，而后发送变频信号至第一时钟单元，对第一时钟单元提供的第一时钟进行变频，直至变频后的第一时钟单元能够提供当前多核处理器所需的工作频率，而后再将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的时钟频率；所述中间时钟小于当前多核处理器所需的时钟频率。

5.一种多核处理器变频的方法，其特征在于，所述方法应用于多核处理器变频的装置，所述装置包括时钟源、通路选择器、多核处理器、变频控制单元、中断控制器和中断阻拦单元；所述时钟源包括第一时钟单元和第二时钟单元；所述第一时钟单元和第二时钟单元分别与通路选择器连接，所述通路选择器与多核处理器连接，所述变频控制单元分别与通路选择器、多核处理器、中断控制器、中断阻拦单元连接；所述中断控制器与多核处理器通过所述中断阻拦单元连接；所述多核处理器包括多个处理器核心；

所述方法包括以下步骤：

变频控制单元检测当前多核处理器的运行状态；

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，发送第一控制信号至通路选择器；通路选择器接收第一控制信号，将时钟源从第一时钟单元切换为第二时钟单元；第二时钟单元提供第二时钟至多核处理器；

当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，发送第二控制信号至通路选择器；通路选择器接收第二控制信号，将时钟源从第二时钟单元切换为第一时钟单元；所述第一时钟单元用于提供第一时钟至多核处理器；

在时钟源切换过程中，若变频控制单元接收到中断控制器发送的中断信号，变频控制单元发送中断阻拦控制信号至中断阻拦单元；中断阻拦单元接收中断阻拦控制信号，对中断控制器发送至多核处理器的中断信号进行阻拦，以使得时钟源切换过程中多核处理器中的各个处理器核心不会被唤醒。

6.如权利要求5所述的多核处理器变频的方法，其特征在于，所述装置还包括时钟分频电路，所述时钟分频电路设置于通路选择器与多核处理器之间；所述方法包括：

时钟分频电路接收第一时钟，并根据第一分频系数对第一时钟进行分频处理，得到第三时钟，并将第三时钟传输至多核处理器；

或者，时钟分频电路接收第二时钟，并根据第二分频系数对第二时钟进行分频处理，得到第四时钟，并将第四时钟传输至多核处理器。

7.如权利要求5所述的多核处理器变频的方法，其特征在于，所述方法还包括：

变频控制单元根据第一分频系数与第二分频系数的大小关系以及多核处理器的运行状态变化信息，确定时钟源和分频系数调整的先后顺序，并根据时钟源和分频系数调整的先后顺序，先发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换，再发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换；或者先发送分频控制信号至时钟分频电路，使得时钟分频电路根据分频控制信号对分频系数进行切换，而后再发送第一控制信号或第二控制信号至通路选择器，对时钟源进行切换。

8.如权利要求5或6所述的多核处理器变频的方法，其特征在于，所述方法还包括步骤：

变频控制单元判断切换后的时钟源是否能够提供当前多核处理器所需的工作频率，若是则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器由单核运行状态变为多核运行状态时，将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供符合当前多核处理器所需的工作频率；当变频控制单元检测到多核处理器由多核运行状态变为单核运行状态时，将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的工作频率；

若否则时钟源切换过程具体包括：

当变频控制单元检测到多核处理器的运行状态发生变化时，先将时钟源从第一时钟单元切换为第二时钟单元，由第二时钟单元提供中间时钟至多核处理器，而后发送变频信号至第一时钟单元，对第一时钟单元提供的第一时钟进行变频，直至变频后的第一时钟单元能够提供当前多核处理器所需的工作频率，而后再将时钟源从第二时钟单元切换为第一时钟单元，由第一时钟单元提供符合当前多核处理器所需的时钟频率；所述中间时钟小于当前多核处理器所需的时钟频率。

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