CN101135929A - 一种多核处理器及其变频装置和核间通信方法 - Google Patents

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Abstract

本发明公开了一种多核处理器及其变频装置和核间同步通信方法。多核处理器中每个处理器核包括一变频装置，该装置包括一多位状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一门控时钟电路。在工作时，公共原始时钟送入每个处理器核的变频装置，变频装置实时读取相应处理器核的变频系数寄存器的值以及来自其它处理器核的数据发送有效信号，通过对公共原始时钟进行门控处理，从而完成处理器核的变频功能。其实现多核处理器动态变频功能，每个处理器核可以进行独立的变频系数控制，并且处理器核之间可以保持高效的同步通信，在多核处理器中的不同处理器核上或者SOC中的不同IP模块上，达到降低处理器整体运行功耗，节省电能的目的。

Description

一种多核处理器及其变频装置和核间通信方法
技术领域
本发明涉及多处理器技术领域，特别是涉及多核处理器及其低功耗处理装置和方法技术领域，更具体地说，本发明涉及一种多核处理器及其变频装置，以及多核处理器中多个处理器间的通信方法。
背景技术
在处理器芯片的设计中，功耗已经成为继处理器性能之外的另一个重要的技术指标，无论是在通用处理器领域还是在嵌入式处理器领域，低功耗的处理器设计都有着广泛的需求和应用空间。
由于处理器功耗跟处理器的时钟频率成正比关系，因此，在处理器运行过程中根据运行程序的需要，动态地改变处理器的频率已经成为降低处理器功耗的一个有效手段。
多核处理器已经成为目前一个处理器发展的重要趋势，在多核处理器中，每个处理器核根据自身负载和要求的不同进行实时的频率调整，从而可以有效地降低功耗。
在现有技术中，有的多核处理器对所有处理器核采用同一个时钟，因此进行频率调节时只能对所有处理器核一起进行调节，但这种方式对降低整个处理器功耗的空间有限。
另一种方式是对每个处理器核采用不同的时钟，这样每个处理器核就可以根据自身的情况进行动态的频率调整，从而可以更好地节省处理器功耗。但是，由于每个处理器核采取了不同的时钟频率，因此当处理器核与处理器核之间进行数据通信时只能以异步时钟域通信的方式来解决，这样就影响了处理器核相互之间交换数据和通信的效率，降低了处理器整体的性能。
发明内容
为解决现有技术中存在的问题，本发明提供一种多核处理器及其变频装置，以及多核处理器中多个处理器间的通信方法，其在多核处理器中支持动态降低时钟频率，并保持处理器核与处理器核之间进行时钟同步通信。
为实现本发明目的而提供的一种多核处理器，包括多个处理器核，每个处理器核包括一变频装置，所述变频装置包括一状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一时钟门控电路单元；
所述状态转换机的输出端连接到多路选择器的数据输入端；
所述变频系数寄存器用于保存处理器核当前的变频系数，其输出端连接到多路选择器的选择输入端；
所述多输入或门一方面接收多路选择器的输出作为它的输入之一，一方面接收来自其它处理器核向该处理器核发送的数据有效位作为它的输入；
所述时钟门控电路单元一方面接收处理器核的公共原始时钟作为它的时钟输入端，另一方面接收多输入或门的输出作为它的门控使能端，对原始时钟进行控制。
所述状态转换机可以包括一多位寄存器以及相应的状态转换逻辑，所述多位寄存器的每位分别独立对应一种变频系数。
所述时钟门控电路单元可以包括一个两输入的与门。
所述门控时钟电路单元也还可以包括一时钟下降沿采样的锁存器或寄存器。
为实现本发明目的还提供一种处理器核中的变频装置，所述变频装置包括一状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一时钟门控电路单元；
所述状态转换机的输出端连接到多路选择器的数据输入端；
所述变频系数寄存器用于保存处理器核当前的变频系数，其输出端连接到多路选择器的选择输入端；
所述多输入或门一方面接收多路选择器的输出作为它的输入之一，一方面接收来自其它处理器核向该处理器核发送的数据有效位作为它的输入；
所述时钟门控电路单元一方面接收处理器核的公共原始时钟作为它的时钟输入端，另一方面接收多输入或门的输出作为它的门控使能端，对原始时钟进行控制。
所述状态转换机可以包括一多位寄存器以及相应的状态转换逻辑，所述寄存器的每位分别独立对应一种变频系数。
所述时钟门控电路单元可以包括一个两输入的与门。
所述门控时钟电路单元也还可以包括一时钟下降沿采样的锁存器或寄存器。
为实现本发明目的还提供一种多核处理器中处理器核之间进行时钟同步的数据通信方法，多核处理器中包括多个处理器核，包括下列步骤：
步骤A，第一处理器核向第二处理器核发送数据，其中所述数据包括一位的数据有效位以及多位的数据内容；
步骤B，第二处理器核的变频装置接收到第一处理器核发送的数据有效位，使得与之相连的多输入或门的输出状态变为有效，即为1；此时门控时钟相当于不受变频系数控制器的影响，输出时钟由变频时钟恢复到公共原始时钟。
步骤C，第二处理器核采用所述经过改变的新的生成时钟，即恢复的公共原始时钟，对第一处理器核发送过来的数据内容进行采样，从而使得数据在第二处理器核中被及时地正确地采样，保证数据同步传输的正确性。
所述步骤A之前还可以包括下列步骤：
通过改写第一处理器核以及第二处理器核的变频装置中变频系数寄存器的值，第一处理器核和第二处理器核已经分别工作在特定的时钟频率；
所述时钟频率可以是处理器的公共原始时钟频率，或者是进行变频后的时钟频率。
所述步骤C之后还可以包括下列步骤：
第二处理器核接收完第一处理器核发来的数据后，第一处理器核的数据发送有效位变为无效，即变为0，第二处理器核的变频装置中的门控时钟重新受变频系数寄存器里所控制，因此第二处理器核的时钟重新回复到以前的变频时钟进行工作
本发明的有益效果是：本发明的多核处理器及其变频装置，以及多核处理器中多个处理器间的通信方法，可以实现多核处理器的动态变频，处理器中每个处理器核根据自身不同的变频系数设置，可以工作在不同的时钟频率下，并且处理器核与处理器核之间进行数据通信时，可以保证数据被同步地采样，因此不需要特别的异步时钟域通信逻辑。从而使得多核处理器在保证了处理器核之间数据通信的正确性和快速性的同时合理降低处理器功耗。
附图说明
图1是本发明的多核处理器的内部每个处理器核的变频装置示意图；
图2是本发明的多核处理器内部两个需要互相通信的处理器核之间变频装置连接关系示意图；
图3是两个处在不同频率的处理器核进行通信时的工作流程图；
图4是变频装置对于不同的变频系数下的时钟输出波形图；
图5是处理器核X与处理器核Y进行数据通信时处理器核Y的输出时钟波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的一种处理器及其变频装置和方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明的多核处理器变频装置和方法，通过对处理器的原始生成时钟进行控制，使得每个处理器核能够以相对于原始时钟较低的时钟频率进行运行。
为了实现上述目的，本发明提供一种多核处理器，其包括一变频装置1，如图1所示的，该变频装置包括一状态转换机11，一多路选择器12，一变频系数寄存器13，一多输入或门14，以及一时钟门控电路单元15，其中：
状态转换机11包括一多位寄存器以及相应的状态转换逻辑，多位寄存器的每位分别独立对应一种变频系数。状态转换机11的输出端连接到多路选择器12的数据输入端；
所述的状态转换逻辑，根据相应的多位寄存器的值，转换为电路波形，输出相应的有效位，确定相应的变频系数。
变频系数寄存器13用于保存处理器当前的变频系数，它的输出连接到多路选择器12的选择输入端。
即多路选择器12的数据输入端连接变频装置的状态转换机11的输出端，而其选择输入端连接变频系数寄存器1 3的输出端。
多输入或门14一方面接收多路选择器12的输出作为它的输入之一，一方面接收来自其它处理器核向该处理器核发送的数据有效位作为它的输入，如图2所示；
所述时钟门控电路单元15一方面接收处理器的公共原始时钟作为它的时钟输入端，另一方面接收多输入或门14的输出作为它的门控使能端，对原始时钟进行控制。
时钟门控电路单元15包括一时钟下降沿采样的锁存器151或寄存器，以及一个两输入的与门152，该单元一方面接收处理器的公共原始时钟作为它的时钟输入端，另一方面接收多路选择器12的输出作为它的门控使能端，以对原始时钟进行控制，而该单元的输出即为变频后的时钟。
较佳地，该时钟门控电路单元15包括负沿锁存器151和两输入的与门152。
所述时钟门控电路单元15为集成电路设计领域中一时钟门控电路，其中负沿锁存器的作用在于避免门控信号直接传给其后的与门，从而可能生成时钟毛刺。
处理器中的变频装置，一方面工作时通过接收来自变频系数寄存器13的值，另一方面也接收来自其它处理器核向该处理器核发送数据请求的信号有效值，进而影响到该装置的时钟输出，从而完成对原始时钟的变频和数据同步功能。
所述处理器可以是多核处理器或者片上系统(System on a Chip，SOC)。
本发明还提供一种多核处理器中处理器核与处理器核之间进行时钟同步的数据通信方法。
在本发明实施例中，以多核处理器中两个处理器核X，Y为例，说明本发明的处理器核之间进行时钟同步的数据通信方法，但应当说明的是，本发明的处理器核之间进行时钟同步的数据通信方法，同样适用于两个以上处理器核的情况。
如图3所示，并结合图4、图5，对本发明的不同时钟频率的处理器核间通信过程进行详细描述，该方法包括下列步骤：
步骤S100，以处理器核X准备向处理器核Y发送数据为例，处理器核X和Y首先分别工作在一时钟频率；
该时钟频率可以是原始时钟频率，也可以是变频后的时钟频率，其中变频后的时钟频率由变频系数寄存器13中的值来控制。
作为一种可实施的方式，在本发明实施例中，变频装置中的变频系数寄存器13可指示9种变频系数，分别代表变频时钟以原始时钟的0/8倍速(即无时钟)，1/8倍速，2/8倍速，3/8倍速，4/8倍速，5/8倍速，6/8倍速，7/8，8/8倍速(即原始时钟不变频)运行。图4表示了不同变频系数下所对应的时钟输出波形图。从图4中可以看出，在i/8的变频系数下，在每8个原始时钟周期的时间内，新的变频时钟中只输出了i个时钟上升沿，因此相当于时钟频率变为原始的i/8，处理器的平均运行速率也由此变为原来的i/8，而根据处理器功耗跟处理器频率成简单正比的关系，处理器功耗也由此变为原来的i/8。
在本发明实施例中，如处理器的公共原始时钟频率为f，处理器核X运行在(6/8)*f的频率下，处理器核Y运行在(2/8)*f的频率下，X和Y的时钟波形如图5中第一阶段所示。
步骤S200，处理器核X向处理器核Y发送一个数据，其中所述数据包括一位的数据有效位以及多位的数据内容；
步骤S300，处理器核Y的变频装置首先接收到处理器核X发送的数据有效位；
步骤S400，根据数据有效位，变频装置中与之相连的多输入或门14的输出状态变为1，即输出状态有效；
步骤S500，将多输入或门14的输出作为新的门控信号送给时钟门控电路，此时门控时钟相当于不受变频系数的影响，输出时钟变为原始的公共原始时钟。此时Y的时钟如图5中第二阶段所示波形。
步骤S600，处理核Y采用所述经过改变的新的生成时钟，对处理器核X发送过来的数据内容进行采样，使得数据在处理器核Y中被及时正确地采样并发送到处理器核Y的接收寄存器21，保证数据同步传输的正确性。
步骤S700，处理器核Y接收完处理器核X发来的数据，X的数据发送有效位变为无效，即变为0，处理器核Y的变频装置中的门控时钟重新受变频系数寄存器13所控制，因此Y的时钟重新回复到以前的变频时钟进行工作。此时Y的时钟波形如图5中第三阶段所示。
如图5所示，当时钟频率为(6/8)*f的处理器核X向时钟频率为(2/8)*f的处理器核Y连续三次发送数据，因此数据有效位也连续三个时钟周期都为1，而在X发出数据有效信号随后的三个时钟周期里，处理器核Y的后续时钟也自动从(2/8)*f的较低频率提升到每拍都连续有效的时钟频率，从而保证了处理器核X发送的数据能够在处理器核Y中被及时地同步采样，保证了传输过程的性能和正确性不受时钟变频的影响。
本发明的多核处理器变频装置和其方法，能够克服现有技术中已有的多核处理器时钟变频方法的缺陷，并且简单易用，使处理器能够根据任务负载情况动态地对每个处理器核的运行频率进行控制，并同时保证处理器核之间高效地通信，从而达到降低多核处理器功耗并保证性能的效果。而且，本发明的多核处理器变频装置，实现简单，对时钟的变频控制只需采用一般的数字逻辑电路即可完成，简单易用
通过以上结合附图对本发明具体实施例的描述，本发明的其它方面及特征对本领域的技术人员而言是显而易见的。
以上对本发明的具体实施例进行了描述和说明，这些实施例应被认为其只是示例性的，并不用于对本发明进行限制，本发明应根据所附的权利要求进行解释。

Claims (12)

1.一种多核处理器，包括多个处理器核，其特征在于，所述每个处理器核包括一变频装置，所述变频装置包括一状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一时钟门控电路单元；
所述状态转换机的输出端连接到所述多路选择器的数据输入端；
所述变频系数寄存器用于保存所述处理器核当前的变频系数，其输出端连接到所述多路选择器的选择输入端；
所述多输入或门接收所述多路选择器的输出作为它的输入之一，并接收来自其它处理器核向所述处理器核发送的数据有效位作为它的输入；
所述时钟门控电路单元接收所述处理器核的公共时钟作为它的时钟输入端，并接收多所述输入或门的输出作为它的门控使能端，对原始时钟进行控制。
2.根据权利要求1所述的多核处理器，所述状态转换机包括一多位寄存器以及相应的状态转换逻辑，所述多位寄存器的每位分别独立对应一种变频系数。
3.根据权利要求1所述的多核处理器，所述时钟门控电路单元包括一个两输入的与门。
4.根据权利要求1所述的多核处理器，所述门控时钟电路单元还包括一时钟下降沿采样的锁存器或寄存器。
5.一种处理器核中的变频装置，其特征在于，包括一状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一时钟门控电路单元；
所述状态转换机的输出端连接到所述多路选择器的数据输入端；
所述变频系数寄存器用于保存所述处理器核当前的变频系数，其输出端连接到所述多路选择器的选择输入端；
所述多输入或门接收多路选择器的输出作为它的输入之一，并接收来自其它处理器核向所述处理器核发送的数据有效位作为它的输入；
所述时钟门控电路单元接收所述处理器核的公共原始时钟作为它的时钟输入端，并接收所述多输入或门的输出作为它的门控使能端，对原始时钟进行控制。
6.根据权利要求5所述的变频装置，其特征在于，所述状态转换机包括一多位寄存器以及相应的状态转换逻辑，所述多位寄存器的每位分别独立对应一种变频系数。
7.根据权利要求5所述的变频装置，其特征在于，所述时钟门控电路单元包括一个两输入的与门。
8.根据权利要求5所述的变频装置，其特征在于，所述门控时钟电路单元还包括一时钟下降沿采样的锁存器或寄存器。
9.一种多核处理器中处理器核之间进行时钟同步的数据通信方法，多核处理器中包括多个处理器核，包括下列步骤：
步骤A，第一处理器核向第二处理器核发送数据，所述数据包括一位的数据有效位以及多位的数据内容；
步骤B，第二处理器核的变频装置接收到第一处理器核发送的数据有效位，将与之相连的多输入或门的输出状态变为有效，输出时钟由变频时钟恢复到公共原始时钟；
步骤C，第二处理器核采用所述公共原始时钟，对第一处理器核发送过来的数据内容进行采样。
10.根据权利要求9所述的数据通信方法，其特征在于，所述步骤A之前还包括下列步骤：
通过改写第一处理器核以及第二处理器核的变频装置中变频系数寄存器的值，第一处理器核和第二处理器核分别工作在设定的时钟频率。
11.根据权利要求10所述的数据通信方法，其特征在于，所述时钟频率是处理器的公共原始时钟频率，或者是进行变频后的时钟频率。
12.根据权利要求9所述的数据通信方法，其特征在于，所述步骤C之后还包括下列步骤：
第二处理器核接收完第一处理器核发来的数据后，第一处理器核的数据发送有效位变为无效，第二处理器核的变频装置中的门控时钟电路重新受变频系数寄存器里所控制。
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