CN103092570A - 平行处理来自单一程序存储器的单芯片双核心微处理器架构 - Google Patents

Abstract

本发明提供一种可平行处理来自单一程序存储器的单芯片双核心微处理器架构，包含一石英震荡器、一频率产生器、一数据存储器、一开机重置模块、一程序存储器、两个处理核心、以及一输出/输入垫。其中，石英震荡器用于产生一系统频率以提供给该频率产生器，用以产生不同的指令频率来控制两个处理核心。该数据存储器提供两个处理核心运算时所需的数据储存空间，而开机重置模块连接于该两个处理核心，以在开机时重置两个处理核心。程序存储器存有一连串的指令，以供两个处理核心的取回及执行。输出/输入垫与两个处理核心相连，为两个处理核心的输出与输入数据的连接口。

Description

平行处理来自单一程序存储器的单芯片双核心微处理器架构

技术领域

本发明是有关一种单芯片双核心微处理器架构，尤指一种可平行处理来自单一程序存储器的单芯片双核心微处理器架构。

背景技术

随着单芯片多核心微处理器技术的进步，越来越多的系统，例如，嵌入式系统、数字信号处理系统、绘图系统等，皆采用多核心的处理器执行运算以增加效能。如同传统的微处理器，多核心微处理器也可用于实现各种运算架构(architecture)，例如，超纯量(superscalar)架构、向量处理(vector processing)架构、超长指令字(VLIW)架构、单指令流多数据流(SIMD)架构、多绪运算(multithreading)架构等。其中超纯量(superscalar)架构通常透过管线式(Pipeline)指令执行方式利用指令层级的平行性(instruction-level parallelism)来增加系统整体效能。

所谓的管线式指令执行方式是将执行一个指令的过程切割成一连串的独立步骤，如此一来，各个指令之间的步骤或可平行进行，而控制电路可依其中最慢的步骤来发送指令，而非如传统的方式，亦即，等待前一指令完成执行后再发送下一个指令来执行。一般来说，一个指令被切割成几个独立步骤，即称为几级管线架构。例如，一个指令被切割成三个独立步骤，该管线即称为三级管线架构。图1所示为一个三级管线架构的指令频率示意图。如图1所示，每个指令被切割成三个独立步骤，分别是：取回(fetch)、执行(execution)、与写回(write back)，其中指令2的取回步骤与指令1的执行步骤平行进行，而指令3的取回步骤可与指令2的执行步骤即指令1的写回步骤共享一个指令频率(或称指令周期)，以此类推。换言之，微处理器中不同的电路部分可平行执行指令处理的步骤，以增加效能。如此一来，当管线完全充分执行时，在理论上最多每个频率可完成一个指令。但是，由于指令的执行往往会遇到需要跳跃(jump)或中断(interrupt)的状况，所以会打乱指令执行的顺序。换言之，跳跃或中断的指令使得管线必须要重置，因此会影响管线的效率。当然，执行一个指令的过程切割还可以更细致的切割。例如，图2所示为一个五级管线架构的指令频率示意图，其中每个指令都被切割成五个独立步骤，分别是：取回、译码(decode)、取还缓存器(access register)、执行、与写回。不管将管线分成三级、五级或其它级数，其运作原理均类似。

由于管线式指令执行方式需要较为复杂的控制电路来协调各执行部分的数据传递及共享，因此各个控制电路与执行运算电路必须透过频率(clock)来同步电路的操作。为简化起见，下列说明仅以两级式管线架构来说明指令频率与各级步骤的关系与及其运作情形，其它不同级数的管线架构也适用类似的情形。

图3所示为一个二级管线架构的示意图，图4为对应的详细系统频率、指令频率与步骤操作的关系示意图。如图3所示，每个指令的执行可分为两个步骤进行：取回指令步骤、及执行指令步骤，其中每个步骤可在一个指令频率中完成。相对应地，如图4所示，一个指令频率(instruction clock)是包含四个系统频率(system clock)。由于取回指令步骤必须从程序存储器中读取指令数据，因此还包含读取程序存储器数据、及写回指令处理器两个动作；其中，读取程序存储器数据部分需要三个系统频率的时间来完成，而写回指令处理器部分则仅需要一个系统频率来完成。该指令处理器的主要功能包括(1)若无跳跃、中断或读取一间接缓存器时，将该读自程序存储器的数据存入指令缓存器；(2)当执行的是一跳跃指令时，则应将欲跳跃至的指令程序数据插入存至指令缓存器；(3)若微处理器内部发生中断指令时，则应将欲跳跃至的中断程序数据插入存至指令缓存器，且将目前的程序存储器数据暂存；以及(4)若使用间接缓存器来进行数据的读取或写入，将该间接缓存器所指向的地址与程序存储器数据结合，并存至指令缓存器。同样地，图4的执行指令步骤还包括取回及译码、读取功能缓存器及ALU运算、以及写回功能缓存器三个部分，分别需要一个系统频率、两个系统频率、以及一个系统频率来依序完成上述执行指令步骤的三个部分。其中取回与译码是将存于指令缓存器的指令取回并加以译码。读取功能缓存器及ALU运算部分是读取内部的功能缓存器并写入ALU的累加器，再根据译码的结果对累加器进行运算。最后，写回功能缓存器部分是将累加器内的数据写回功能缓存器。值得注意的是，上述所有的缓存器沟通的管道，都需要透过累加器，以利存取。在此架构下，除了跳跃指令需要两个指令频率外，其它的指令都仅需一个指令频率的时间来完成执行。

如前所述，随着单芯片多核心技术的普及，管线式指令执行方式也在应用于多核心处理器。图5所示为一个双核心处理器的三级管线架构的指令频率示意图，可视为图1的单核心处理器架构的延伸。如图5所示，双核心处理器的两个核心是以分别以MCU-1和MCU-2来表示。类似的作法已被多项揭露的技术应用。例如，中国台湾专利I317501号揭露的多重微控制器管线式指令执行方法，是利用N个核心、M级管线的执行方式，且在第X个指令周期前完成指令的执行步骤；当N≥X时，就可避免取消指令的情形。再如中国台湾专利I284265号所揭露的平行处理的多重微控制器的系统及时序控制方法，是利用在同一频率下，以不同的核心执行模块在相互错开的时序下执行不同程序的指令，如其实施例所示的主程序、产生脉冲宽度调节波形、测量输入信号的脉冲宽度、执行的I²C交握协议等，以达到平行处理增进效能的目的。综合而言，上述的技术应用有若干限制，缺乏弹性。然而就其成效，若MCU-1的指令频率周期为T₁、MCU-2指令频率周期为T₂，且系统的指令频率周期为T_sys，则三者存在下列关系式：

$\frac{1}{T_1}+\frac{1}{T_2}\≤\frac{1}{T_{\mathrm{sys}}},$

换言之，单颗微处理器的整体频率周期，仍大于或等于系统的时脉周期。

由于管线式指令执行方式会因实际应用程序的指令内容可能有不同的效应，因此管线式指令执行方式成效，有时会不如预期的操作。因此，一个更具弹性的可平行处理来自单一程序存储器的单芯片双核心微处理器架构也是设计者面临的重要议题。

发明内容

基于上述现有技术的缺失，本发明为之主要目的在于提供一种可平行处理来自单一程序存储器的单芯片双核心微处理器架构，可多任务执行来自单一成式存储器中不同片段的程序，加速整体系统执行的程序。

为达成上述目的，本发明提供一种可平行处理来自单一程序存储器的单芯片双核心微处理器架构，包含一石英震荡器(OSC)、一频率产生器(CLK Generator)、一数据存储器(SRAM)、一开机重置模块(Power OnReset Module)、一程序存储器(Program Memory)、第一处理核心MCU-1、第二处理核心MCU-2、以及一输出/输入垫(I/O Pad)。其中，

石英震荡器是用于产生一系统频率以提供给该频率产生器，该频率产生器接收来自该石英震荡器的该系统频率用以产生不同的指令频率来控制第一处理核心与第二处理核心。

该数据存储器连接于该第一处理核心与第二处理核心，该数据存储器提供第一处理核心与第二处理核心运算时所需的数据储存空间；

而开机重置模块连接于该第一处理核心与第二处理核心，以在开机时重置第一处理核心与第二处理核心。

程序存储器是连接于该第一处理核心与第二处理核心，程序存储器存有一连串的指令，以供第一处理核心与第二处理核心的取回及执行。

输出/输入垫与第一处理核心与第二处理核心相连，为第一处理核心与第二处理核心的输出与输入数据的连接口。

附图说明

图1所示为一个三级管线架构的指令频率示意图。

图2所示为一个五级管线架构的指令频率示意图。

图3所示为一个二级管线架构的示意图。

图4为对应的详细系统频率、指令频率与步骤操作的关系示意图。

图5所示为一个双核心处理器的三级管线架构的指令频率示意图，可视为图1的单核心处理器架构的延伸。

图6所示为本发明的二级管线架构示意图。

图7所示为图6的二级管线架构的执行细部说明。

图8所示为本发明的可平行处理来自单一程序存储器的单芯片双核心微处理器架构示意图。

图9所示为对应于图8的系统时序图。

图10所示为本发明的二级管线架构的令一实施例的示意图。

图11所示为本发明的可平行处理来自单一程序存储器的单芯片双核心微处理器的另一实施例的架构示意图。

图12所示为对应于图11的系统时序图。

主要元件符号说明

801石英震荡器        802频率产生器

803数据存储器        804开机重置模块

805程序存储器        806、807处理核心

808输出/输入垫

1101石英震荡器       1102频率产生器

1103数据存储器       1104开机重置模块

1105程序存储器       1106、1107处理核心

1108输出/输入垫

具体实施方式

兹配合下列图示、实施例的详细说明及申请专利范围，将上述及本发明的其它目的与优点详述于后。

图6所示为本发明的二级管线架构示意图，是适用于一可平行处理来自单一程序存储器的单芯片双核心微处理器架构，可视为图3的现有二级管线架构的示意图的延伸。本发明的单芯片双核心微处理器包含两个处理核心，分别以MCU-1与MCU-2表示，其中处理核心MCU-1是执行指令1A、指令2A、指令3A等，而处理核心MCU-2是执行指令1B、指令2B、指令3B等。如图6所示，MCU-1与MCU-2的指令频率周期相同，但不同相。换言之，处理核心MCU-1与MCU-2的指令频率相差半个周期。因此，当处理核心MCU-1进行指令1A的取回指令步骤的后半个频率周期，处理核心MCU-2开始进行指令1B的取回指令步骤；同样地，当处理核心MCU-1进行指令1A的执行指令步骤的后半个频率周期，处理核心MCU-2开始进行指令1B的执行指令步骤，以此类推。

图7所示为图6的二级管线架构的执行细部说明。如图7所示，图6中的取回指令步骤是从程序存储器中取回指令数据，还包括：读取M1、写回M1、读取M2、写回M2等四个动作；其中，读取M1、写回M1是由处理核心MCU-1进行，分别代表从程序存储器中读取处理核心MCU-1所要求的指令数据，以及将所读取的指令数据写回处理核心MCU-1；同样地，读取M2、写回M2是由处理核心MCU-2进行，分别代表从程序存储器中读取处理核心MCU-2所要求的指令数据，以及将所读取的指令数据写回处理核心MCU-2。值得注意的是，读取M1、读取M2等动作分别需要在一个系统频率的时间来完成，因此，写回M1、写回M2等动作可利用该指令频率内所包含的剩余三个系统频率的时间来完成。由此可见，本发明在取回指令步骤里所用的频率分配方式与图4的现有作法不同，可允许处理核心MCU-1与MCU-2平行处理来自单一程序存储器的指令数据，增加整体执行效率。另一方面，执行指令步骤还包括：取回及译码、读取功能缓存器及ALU运算、写回功能缓存器等三个动作，则与现有的方式相同，在此不再赘述。就其成效而言，若MCU-1的指令频率周期为T₁、MCU-2指令频率周期为T₂，且系统的指令频率周期为T_sys，则三者存在下列关系式：

$\frac{1}{T_1}=\frac{1}{T_2}=\frac{1}{T_{\mathrm{sys}}}.$

换言之，本发明的可平行处理来自单一程序存储器的单芯片双核心微处理器的整体效益，最高可达到单核心相同频率处理器的两倍。

图8所示为本发明的可平行处理来自单一程序存储器的单芯片双核心微处理器架构示意图。如图8所示，本发明的可平行处理来自单一程序存储器的单芯片双核心微处理器包括一石英震荡器(OSC)801、一频率产生器(CLK_Generator)802、一数据存储器(SRAM)803、一开机重置模块(Power On Reset Module)804、一程序存储器(Program Memory)805、两个处理核心(MCU-1、MCU-2)806、807、以及一输出/输入垫(I/O Pad)808。其中，石英震荡器801是用于产生一系统频率以提供给频率产生器802，用以产生不同的指令频率来控制第一处理核心MCU-1806与第二处理核心MCU-2 807。在本实施例中，指令频率分别以T1、T2、T3、T4来表示。数据存储器803连接于处理核心MCU-1 806与处理核心MCU-2807，提供处理核心MCU-1 806与处理核心MCU-2 807运算时所需的数据储存空间，而开机重置模块804连接于该处理核心MCU-1 806与处理核心MCU-2 807，以在开机时重置处理核心MCU-1 806与处理核心MCU-2 807。程序存储器805连接于处理核心MCU-1 806与处理核心MCU-2 807且存有一连串的指令，以供处理核心MCU-1 806与处理核心MCU-2 807的依序取回及执行。输出/输入垫808与处理核心MCU-1806与处理核心MCU-2 807相连，为处理核心MCU-1 806与处理核心MCU-2 807的输出与输入数据的连接口。

值得注意的是，图8中的频率产生器802所产生的频率T1、T2、T3、T4分别传给处理核心MCU-1 806与处理核心MCU-2 807，换言之，处理核心MCU-1 806与处理核心MCU-2 807所用的频率T1、T2、T3、T4是相同的。

图9所示为对应于图8的系统时序图。其中，CKIN(System ClockInput)为OSC 801所产生的系统频率、T1、T2、T3、T4为频率产生器802所产生的控制频率，而MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4则分别代表处理核心MCU-1 806内部的控制频率，MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4则分别代表处理核心MCU-2 807内部的控制频率。MCU-1_INST与MCU-2_INST分别为处理核心MCU-1 806与处理核心MCU-2 807的指令频率周期(取回指令步骤、执行指令步骤)。PATD(Pad Address Transient Detection)、ADR(Address)、TD(OTP Data)分别表示输出/输入垫808、地址(ADR)、数据(TD)的时序图。MCU-1_INST_0、MCU-1_INST_1、MCU-1_INST_2、MCU-1_INST_3为处理核心MCU-1 806所处理的指令，MCU-2_INST_0、MCU-2_INST_1、MCU-2_INST_2、MCU-2_INST_3为处理核心MCU-2 807所处理的指令，其中的MCU-1_Fetch_0为取回指令步骤、而MCU-1_Execute_0为执行指令步骤，以此类推，且A*_C1表示MCU-1的第*个地址、A*_C2表示MCU-2的第*个地址、D*_C1表示MCU-1的第*个地址所对应的数据、D*_C2表示MCU-2的第*个地址所对应的数据。

图10所示为本发明的二级管线架构的令一实施例的示意图，适用于一可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其中，处理核心MCU-1与MCU-2可具有不同的指令频率。如图10所示，本实施例的单芯片双核心微处理器包含两个处理核心，分别以MCU-1与MCU-2表示，其中处理核心MCU-1是执行指令1A、指令2A、指令3A等，而处理核心MCU-2是执行指令1B、指令2B、指令3B等，且MCU-1的指令频率为MCU-2的指令频率的两倍。因此，当处理核心MCU-1进行指令1A的取回指令步骤的后半个频率周期，处理核心MCU-2开始进行指令1B的取回指令步骤；但是，当处理核心MCU-2进行完指令1B的取回指令步骤的第一个系统频率后，处理核心MCU-1可马上开始进行指令2A的取回指令步骤，待处理核心MCU-1进行完指令2A的取回指令步骤后，因MCU-2尚在指令1B的执行指令步骤，因此MCU-1可马上开始进行指令3A的取回指令步骤。当处理核心MCU-1进行完指令3A的取回指令步骤的第一个系统频率后，处理核心MCU-2已完成指令1B的执行指令步骤，因此，可开始进行指令2B的取回指令步骤，以此类推。换言之，当MCU-1的指令频率为MCU-2的指令频率的两倍时，MCU-1完成一个指令的时间仅需MCU-2的一半，因此，其指令取回顺序即为：MCU-1指令、MCU-指2令、MCU-1指令、MCU-1指令、MCU-2指令、MCU-1指令、以此类推。若MCU-1的指令频率周期为T₁、MCU-2指令频率周期为T₂，若符合下列关系式：

$\frac{1}{T_1\×2\×N}=\frac{1}{T_2},$

则该双处理核心可在不同指令频率下工作，其中N为一整数。在此实施例中，N＝1。

图11所示为本发明的可平行处理来自单一程序存储器的单芯片双核心微处理器的另一实施例的架构示意图。如图11所示，本发明的可平行处理来自单一程序存储器的单芯片双核心微处理器包括一石英震荡器(OSC)1101、一频率产生器(CLK_Generator)1102、一数据存储器(SRAM)1103、一开机重置模块(Power On Reset Module)1104、一程序存储器(Program Memory)1105、两个处理核心(MCU-1、MCU-2)1106、1107、以及一输出/输入垫(I/O Pad)1108。其中，石英震荡器1101、数据存储器1103、开机重置模块1104、程序存储器(Program Memory)、两个处理核心1106、1107、以及输出/输入垫1108与前述图8类似。而频率产生器1102与图8的频率产生器802不同之处在于频率产生器1102分别针对处理核心MCU-1 1106与处理核心MCU-2 1107产生不同的指令频率T1、T2、T3、T4来加以控制。换言之，处理核心MCU-1 1106所用的频率(MCU-1_CLK)T1、T2、T3、T4与处理核心MCU-2 1107所用的频率(MCU-2_CLK)T1、T2、T3、T4是不相同的。

图12所示为对应于图11的系统时序图，与图9类似。值得注意的是，MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4代表处理核心MCU-1 1106内部的控制频率，MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4代表处理核心MCU-2 1107内部的控制频率，其中，MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的周期为MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的一半。同样地，MCU-1_INST_0、MCU-1_INST_1、MCU-1_INST_2、MCU-1_INST_3为处理核心MCU-1806所处理的指令，其指令周期亦为MCU-2_INST_0、MCU-2_INST_1、MCU-2_INST_2、MCU-2_INST_3为处理核心MCU-2 807所处理指令的指令周期的一半。

经由以上本发明的实施例与现有的现有技术比较，本发明有以下的优点：

1.可平行处理来自单一程序存储器的指令串行，加速执行程序，增进系统整体的效能。

2.可运用两种不同的频率周期来执行所需的指令，增加系统弹性。

因此，本发明的一种可平行处理来自单一程序存储器的单芯片双核心微处理器，确能通过所揭露的技艺，达到所预期的目的与功效，符合发明专利的新颖性，进步性与产业利用性的要求。

以上所述，仅为发明的最佳实施例而已，当不能依此限定本发明实施的范围。即大凡一本发明申请专利范围所作的均等变化与修饰，皆应仍属本发明专利涵盖的范围内。

Claims (8)

1.一种可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，包含一石英震荡器、一频率产生器、一数据存储器、一开机重置模块、一程序存储器、一第一处理核心、一第二处理核心、以及一输出/输入垫；其中：

该石英震荡器用于产生一系统频率以提供给该频率产生器，该频率产生器接收来自该石英震荡器的该系统频率以产生不同的指令频率来控制该第一处理核心与第二处理核心；

该数据存储器连接于该第一处理核心与第二处理核心，以提供该第一处理核心与第二处理核心运算时所需的数据储存空间；

该开机重置模块连接于该第一处理核心与第二处理核心，以在开机时重置该第一处理核心与第二处理核心；

该程序存储器连接于该第一处理核心与第二处理核心，且存有一连串的指令，以供该第一处理核心与第二处理核心依序取回及执行；

该输出/输入垫与该第一处理核心与第二处理核心相连，为该第一处理核心与第二处理核心的输出与输入数据的连接口。

2.如权利要求1所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该频率产生器产生频率序列T1、T2、T3、T4，并用相同的频率序列T1、T2、T3、T4来同时控制该第一处理核心与第二处理核心，其中频率序列T1、T2、T3、T4的周期相同，其高电平时间长度与低电平的时间长度比为1∶3，且其高电平时间不相互重叠，因此，其高电平顺序为T1、T2、T3、T4、T1、T2、T3、T4，且一串T1、T2、T3、T4的时间长度则构成一指令频率。

3.如权利要求2所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该指令频率进行一个指令的取回指令步骤或执行指令步骤。

4.如权利要求3所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该第一处理核心是用进行取回指令步骤的指令频率中的T1频率读取该程序存储器内的一指令数据，而用T2、T3、T4频率来将所读取的该指令数据写回该第一处理核心，而该第二处理核心是用进行取回指令步骤的指令频率中的T3频率读取该程序存储器内的一指令数据，而用T4、T1、T2频率来将所读取的该指令数据写回该第二处理核心。

5.如权利要求1所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该频率产生器产生频率序列MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4来控制该第一处理核心，并产生频率序列MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4来控制该第二处理核心，其中频率序列MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的周期相同，其高电平时间长度与低电平的时间长度比为1∶3，且其高电平时间不相互重叠，因此，其高电平顺序为MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4、MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4，且一串MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的时间长度则构成一该第一处理核心的指令频率；频率序列MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的周期相同，其高电平时间长度与低电平的时间长度比为1∶3，且其高电平时间不相互重叠，因此，其高电平顺序为MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4、MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4，且一串MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的时间长度则构成一该第二处理核心的指令频率；并且MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的周期为MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的周期的偶数倍。

6.如权利要求5所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，该指令频率进行一个指令的取回指令步骤或执行指令步骤。

7.如权利要求6所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的周期为MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的周期的两倍，且该第一处理核心与该第二处理核心读取该程序存储器内的指令数据时序分别为，该第一处理核心读取、该第二处理核心读取、该第一处理核心读取、该第一处理核心读取、该第二处理核心读取、该第一处理核心读取。

8.如权利要求6所述的可平行处理来自单一程序存储器的单芯片双核心微处理器架构，其特征在于，MCU-2_T1、MCU-2_T2、MCU-2_T3、MCU-2_T4的周期为MCU-1_T1、MCU-1_T2、MCU-1_T3、MCU-1_T4的周期的2N倍，N为整数，且该第一处理核心与该第二处理核心读取该程序存储器内的指令数据时序分别为，该第一处理核心读取、该第二处理核心读取、(2N-1)次×该第一处理核心读取、该第一处理核心读取、该第二处理核心读取、(2N-1)次×该第一处理核心读取。

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