CN113497619A - 触发器电路、控制电路及芯片 - Google Patents

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CN113497619A CN202010260922.1A CN202010260922A CN113497619A CN 113497619 A CN113497619 A CN 113497619A CN 202010260922 A CN202010260922 A CN 202010260922A CN 113497619 A CN113497619 A CN 113497619A
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Abstract

本发明实施例提供一种触发器电路、控制电路及芯片，包括脉冲触发器和时钟产生单元，脉冲触发器包括延时单元、第一锁存器、第二锁存器和比较单元，其中，延时单元与第一锁存器连接，比较单元分别与第一锁存器和第二锁存器连接，第一锁存器和第二锁存器连接，时钟产生单元分别与第一锁存器和第二锁存器连接；时钟产生单元用于，在触发器电路的模式为功能模式时，控制第一锁存器处于锁存状态；比较单元用于，在触发器电路的模式为时序检测模式时，根据第一锁存器和第二锁存器的输出确定时序检测结果，从而降低了触发器电路的功耗。

Description

触发器电路、控制电路及芯片
技术领域
本发明实施例涉及电路技术领域，尤其涉及一种触发器电路、控制电路及芯片。
背景技术
目前，为了保证触发器电路的正常运行，触发器电路通常具有多种模式(例如，功能模式、扫描模式、时序检测模式等)。在功能模式时，触发器电路用于完成相应的功能，在非功能模式时，可以对触发器电路进行测试。
为了使得触发器电路具有扫描模式和时序检测模式，通常需要在触发器中增加逻辑单元，例如，在触发器电路具有多种模式(例如，功能模式、扫描模式、时序检测模式等)时，触发器中包括的逻辑单元通常多于在触发器仅具有功能模式时所包括的逻辑单元。在触发器在功能模式时，触发器电路中的逻辑单元均需要消耗功率，当触发器电路中包括较多的逻辑单元时，导致触发器电路的功耗较高。
发明内容
本发明实施例提供一种触发器电路、控制电路及芯片，降低了触发器电路的功耗。
第一方面，本发明实施例提供一种触发器电路，包括脉冲触发器和时钟产生单元，所述脉冲触发器包括延时单元、第一锁存器、第二锁存器和比较单元，其中，
所述延时单元与所述第一锁存器连接，所述比较单元分别与所述第一锁存器和所述第二锁存器连接，所述第一锁存器和所述第二锁存器连接，所述时钟产生单元分别与所述第一锁存器和所述第二锁存器连接；
所述时钟产生单元用于，在所述触发器电路的模式为功能模式时，控制所述第一锁存器处于锁存状态；
所述比较单元用于，在所述触发器电路的模式为时序检测模式时，根据所述第一锁存器和所述第二锁存器的输出确定时序检测结果。
在一种可能的实施方式中，所述时钟产生单元包括时钟门控单元和脉冲生成器，其中，
所述时钟门控单元和所述脉冲生成器连接；
所述时钟门控单元分别与所述第一锁存器和所述第二锁存器连接。
在一种可能的实施方式中，所述时钟门控单元包括或门、第三锁存器、第一选择单元和与门，其中，
所述或门的输入端用于接收检测控制信号和扫描使能信号，所述或门的输出端与所述第三锁存器数据输入端连接；
所述第三锁存器的时钟输入端用于通过非门接收方波时钟信号；
所述第一选择单元的输入端与所述脉冲生成器连接，以及用于接收所述方波时钟信号；
所述与门的输入端分别与所述第三锁存器的输出端和所述第一选择单元的输出端连接，所述与门的输出端分别与所述第一锁存器和所述第二锁存器连接。
在一种可能的实施方式中，所述脉冲触发器还包括第一输入选择单元，其中，
所述第一输入选择单元的输入端与所述延时单元的输出端连接，所述第一输入选择单元还用于接收扫描信号和扫描使能信号，所述延时单元的输入端还用于接收数据信号；
所述第一输入选择单元的输出端与所述第一锁存器的数据输入端连接。
在一种可能的实施方式中，所述脉冲触发器还包括第二输入选择单元，
所述第二输入选择单元的输入端与所述第一锁存器的输出端连接，所述第二输入选择单元还用于接收数据信号和扫描使能信号；
所述第二输入选择单元的输出端与所述第二锁存器的数据输入端连接。
在一种可能的实施方式中，所述脉冲触发器还包括第一时钟选择单元，其中，
所述第一时钟选择单元的输入端与所述时钟产生单元连接，所述第一时钟选择单元还用于接收扫描使能信号；
所述第一时钟选择单元的输出端与所述第一锁存器的时钟输入端连接。
在一种可能的实施方式中，所述脉冲触发器10还包括第二时钟选择单元，其中，
所述第二时钟选择单元的输入端与所述时钟产生单元连接，所述第二时钟选择单元还用于接收扫描使能信号；
所述第二时钟选择单元的输出端与所述第二锁存器的时钟输入端连接。
在一种可能的实施方式中，所述延时单元包括N个依次连接的反相器，所述N为大于0的偶数。
第二方面，本发明实施例提供一种控制电路，包括M条时序路径、信号处理模块和调节模块，每条时序路径包括第一方面任一项所述的触发器电路，所述M为大于或等于1的整数，其中，
所述M条时序路径中的M个触发器电路分别与所述信号处理模块连接，所述信号处理模块与所述调节模块连接；
所述调节模块分别与所述M条时序路径连接。
在一种可能的实施方式中，所述调节模块包括电压调节单元和/或频率调节单元。
第三方面，本申请实施例提供一种芯片，包括第一方面任一项所述的触发器电路。
本发明实施例提供一种触发器电路及控制电路，包括脉冲触发器和时钟产生单元，脉冲触发器包括延时单元、第一锁存器、第二锁存器和比较单元，延时单元与第一锁存器连接，比较单元分别与第一锁存器和第二锁存器连接，第一锁存器和第二锁存器连接，时钟产生单元分别与第一锁存器和第二锁存器连接；比较单元用于，在触发器电路的模式为时序检测模式时，根据第一锁存器和第二锁存器的输出确定时序检测结果，时钟产生单元用于，在触发器电路的模式为功能模式时，控制第一锁存器处于锁存状态，这样，可以避免第一锁存器发生反转，进而降低了触发器电路的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种触发器电路的结构示意图；
图2为本发明实施例提供的另一种触发器电路的结构示意图；
图3为本发明实施例提供的时钟产生单元的结构示意图；
图4为本发明实施例提供的脉冲触发器的结构示意图；
图5为本发明实施例提供的扫描模式下的时序关系图；
图6为本发明实施例提供的时序检测模式下的时序关系图；
图7为本发明实施例提供的功能模式下的时序关系图；
图8为本发明实施例提供的一种控制电路的结构示意；
图9为本发明实施例提供的另一种控制电路的结构示意图；
图10为本发明实施例提供的时序路径的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了便于理解，首先对本申请所涉及的概念进行说明。
锁存器：是一种对脉冲电平敏感的存储单元电路。在向锁存器输入的锁存信号为有效信号时，锁存器的输出随着锁存器的输入的改变而改变。在向锁存器输入的锁存信号为无效信号时，锁存器的输出保持之前的状态，锁存器的输出不随着锁存器的输入的改变而改变。有效信号可能为0，也可能为1，例如，若锁存器为对低电平敏感，则有效信号为0，若锁存器为对高电平敏感，则有效信号为1。
触发器：是一种对边沿敏感的存储单元电路。可以通过时钟信号控制触发器，在时钟信号的跳变沿(上升沿或者下降沿)到来时，触发器的输出随着触发器的输入的改变而改变，而在其余时间(非跳变沿)，触发器的输出保持不变。即，触发器只在时钟信号跳变沿存储输入，抗干扰能力强。触发器可以相当于两级不同电平敏感锁存器的级联。
脉冲锁存器：是指采用时钟脉冲信号作为锁存信号的锁存器。由脉冲产生器在时钟信号的上升或下降沿附近产生一个短脉冲信号，使用短脉冲信号作为锁存器的锁存信号锁存数据，脉冲锁存器对锁存信号的电平敏感，且脉冲锁存器的透明时间窗非常短暂，增强了电路的抗干扰能力。
在本申请所示的触发器电路中包括时钟产生单元，在功能模式下，时钟产生单元可以通过生成的时钟信息控制触发器电路中的部分逻辑单元的功耗，以实现节省触发器电路的功耗。
下面，通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，下面几个具体实施例可以相互结合，对于相同或相似的内容，在不同的实施例中不再进行重复说明。
图1为本发明实施例提供的一种触发器电路的结构示意图。请参见图1，触发器电路包括脉冲触发器10和时钟产生单元20，脉冲触发器10包括延时单元11、第一锁存器12、第二锁存器13和比较单元14，其中，延时单元11与第一锁存器12连接，比较单元14分别与第一锁存器12和第二锁存器13连接，第一锁存器12和第二锁存器13连接，时钟产生单元分别与第一锁存器12和第二锁存器13连接。
时钟产生单元20用于，控制触发器的工作模式为功能模式、时序检测模式或者扫描模式，在触发器电路的模式为功能模式时，控制第一锁存器12处于锁存状态；比较单元14用于，在触发器电路的模式为时序检测模式时，根据第一锁存器12和第二锁存器13的输出确定时序检测结果。
可选的，延时单元11用于对信号进行延时处理。
可选的，延时单元11可以包括多个逻辑单元。例如，延时单元11包括N个依次连接的反相器，N为大于0的偶数。N可以为2、4、6等，在实际应用过程中，可以根据实际需要设置N的大小，本发明实施例对此不作具体限定。
可选的，比较单元14用于比较第一锁存器12和第二锁存器13的输出是否相同。例如，当第一锁存器12和第二锁存器13的输出相同时，比较单元14可以输出低电平，当第一锁存器12和第二锁存器13的输出不同时，比较单元14可以输出高电平。
可选的，第一锁存器12和第二锁存器13连接，在第一锁存器12和第二锁存器13的时钟信号反相位时，在反相时钟信号的作用下，第一锁存器12和第二锁存器13构成主从触发器10。
在本申请中，触发器电路的模式可以包括功能模式、扫描模式和时序检测模式。在功能模式下，触发器电路用于实现相应的存储功能。在扫描模式下，用于对触发器电路的逻辑单元进行测试。在时序检测模式下，用于对关键路径的时序进行检测。
下面，对上述触发器电路的工作过程进行说明。
在扫描模式下，可以通过扫描输入端(图中未示出)向第一锁存器12输入扫描信号，第一锁存器12的输出作为第二锁存器13的输入。时钟产生单元向第一锁存器12和第二锁存器13输入相位反相的时钟信号，进而使得第一锁存器12和第二锁存器13构成一个主从触发器电路。
在时序检测模式下，可以通过延时单元11向第一锁存器12输入数据信号，向第二锁存器13输入数据信号。时钟产生单元向第一锁存器12和第二锁存器13输入相同的时钟信号，进而使得第一锁存器12可以作为第二锁存器13的影子锁存器，对第二锁存器13的时序进行监控。例如，比较单元14可以判断第一锁存器12和第二锁存器13的输出是否相同，若相同，则表示未检测到关键路径，若不相同，则表示检测到关键路径。关键路径为电路中时延最大的路径。
在功能模式下，向第二锁存器13输入数据信号。时钟产生单元向第一锁存器12输入无效信号，使得第一锁存器12处于锁存状态。时钟产生单元向第二锁存器13输入脉冲时钟信号，以使第二锁存器13实现脉冲锁存器的功能。在该模式下，由于时钟产生单元可以控制第一锁存器12为锁存状态，避免了第一锁存器12发生翻转，进而节省电路的功耗。
本发明实施例提供一种触发器电路，包括脉冲触发器10和时钟产生单元20，脉冲触发器10包括延时单元11、第一锁存器12、第二锁存器13和比较单元14，延时单元11与第一锁存器12连接，比较单元14分别与第一锁存器12和第二锁存器13连接，第一锁存器12和第二锁存器13连接，时钟产生单元分别与第一锁存器12和第二锁存器13连接；比较单元14用于，在触发器电路的模式为时序检测模式时，根据第一锁存器12和第二锁存器13的输出确定时序检测结果，时钟产生单元20用于，在触发器电路的模式为功能模式时，控制第一锁存器12处于锁存状态，这样，可以避免第一锁存器12发生翻转，进而节省电路的功耗。
在上述任意一个实施例的基础上，下面，结合图2，对图1所示的触发器电路的结构进行进一步详细说明。
图2为本发明实施例提供的另一种触发器电路的结构示意图。请参见图2，触发器电路包括第一输入选择单元15、第二输入选择单元16和时钟选择单元。
请参见图2，第一输入选择单元15的输入端与延时单元11的输出端连接，第一输入选择单元15还用于接收扫描信号和扫描使能信号，延时单元11的输入端用于接收数据信号。
请参见图2，第二输入选择单元16的输入端与第一锁存器12的输出端连接，第二输入选择单元16还用于接收数据信号和扫描使能信号，第二输入选择单元16的输出端与第二锁存器13的数据输入端连接。
请参见图2，时钟选择单元与时钟产生单元连接，时钟产生单元可以接收检测使能信号、扫描使能信号和方波时钟信号，并根据接收到的信号产生时钟信号，时钟信号可以为功能时钟信号(FCLK)、扫描时钟信号(SCLK)、监控时钟信号(MCLK)中的任意一种，时钟选择单元可以根据接收到的时钟产生单元产生的信号向第一锁存器12和第二锁存器13发送对应的时钟信号。
在实际应用过程中，在触发器电路的模式不同时，向时钟产生单元输入的检测使能信号、扫描使能信号也不同，相应的，时钟选择单元向第一锁存器12和第二锁存器13输出的时钟信号也不同；在触发器电路的模式不同时，向第一输入选择单元15和第二输入选择单元16输入的扫描使能信号也不同，使得第一输入选择单元15和第二输入选择单元16的输入/输出也不同，进而使得触发器电路在不同的模式下工作。
在上述任意一个实施例的基础上，下面，结合图3，对上述时钟产生单元的结构进行说明。
图3为本发明实施例提供的时钟产生单元的结构示意图。请参见图3，时钟产生单元20包括时钟门控单元21和脉冲生成器22，其中，时钟门控单元21和脉冲生成器22连接；时钟门控单元21分别与第一锁存器12和第二锁存器13连接(图3中未示出)。
请参见图3，时钟门控单元21包括或门OR、第三锁存器211、第一选择单元212和与门AND，其中，或门OR的输入端用于接收检测控制信号和扫描使能信号，或门OR的输出端与第三锁存器211数据输入端连接；第三锁存器211的时钟输入端用于通过非门接收方波时钟信号；第一选择单元212的输入端与脉冲生成器22连接，以及用于接收方波时钟信号；与门AND的输入端分别与第三锁存器211的输出端和第一选择单元212的输出端连接，与门AND的输出端分别与第一锁存器12和第二锁存器13连接。
时钟产生单元20的输入包括：监测控制信号(ME)、扫描使能信号(SE)以及普通时钟方波时钟信号(CLK)。时钟产生单元20的输出包括功能时钟信号(FCLK)、扫描时钟信号(SCLK)、监控时钟信号(MCLK)。
脉冲生成器22的输入方波时钟信号(CLK)，脉冲生成器22的输出为功能时钟信号(FCLK)。在扫描使能信号(SE)为高电平时，脉冲生成器22通过非门接收到信号为低电平，则脉冲生成器22输出的功能时钟信号(FCLK)为低电平。
第一选择单元212的输入包括：方波时钟信号(CLK)和脉冲生成器22输出的功能时钟信号(FCLK)。根据扫描使能信号(SE)的不同，第一选择单元212的输出也不同。例如，当扫描使能信号(SE)为高电平时，第一选择单元212的输出为方波时钟信号(CLK)。当扫描使能信号(SE)为低电平时，第一选择单元212的输出为功能时钟信号(FCLK)。
或门OR的输入包括：监测控制信号(ME)和扫描使能信号(SE)，在监测控制信号(ME)和扫描使能信号(SE)中的一个为高电平时，或门OR的输出则为高电平。
第三锁存器211为低电平敏感的锁存器，在其时钟信号(CLK)为低电平时，第三锁存器211的输出随着输入的变化而变化，在其它时间，第三锁存器211则保持锁存状态。
与门AND的输入包括：第三锁存器211的输出和第一选择单元212的输出。与门AND的输出为扫描时钟信号(SCLK)或监控时钟信号(MCLK)。
在上述任意一个实施例的基础上，下面，结合图4，对上述脉冲触发器10的结构进行说明。图4为本发明实施例提供的脉冲触发器的结构示意图。
请参见图4，脉冲触发器10电路还包括第一输入选择单元15和第二输入选择单元16，其中，第一输入选择单元15的输入端与延时单元11的输出端连接，第一输入选择单元15还用于接收扫描信号，延时单元11的输入端还用于接收数据信号；第一输入选择单元15的输出端与第一锁存器12的数据输入端连接；第二输入选择单元16的输入端与第一锁存器12的输出端连接，第二输入选择单元16还用于接收数据信号；第二输入选择单元16的输出端与第二锁存器13的数据输入端连接。第一输入选择单元15和第二输入选择单元16还分别用于接收扫描使能信号。
请参见图4，脉冲触发器10电路还包括第一时钟选择单元17和第二时钟选择单元18，其中，第一时钟选择单元17的输入端与时钟产生单元20连接；第一时钟选择单元17的输出端与第一锁存器12的时钟输入端连接；第二时钟选择单元18的输入端与时钟产生单元20连接；第二时钟选择单元18的输出端与第二锁存器13的时钟输入端连接。第一时钟选择单元17和第二时钟选择单元18还分别用于接收扫描使能信号。可选的，第一时钟选择单元17可以通过反向延时器19接收时钟产生单元20的扫描时钟信号(SCLK)。
可选的，脉冲触发器10电路的输入可以包括：功能时钟信号(FCLK)、扫描时钟信号(SCLK)、监控时钟信号(MCLK)、数据信号(D)、扫描信号(SI)和扫描使能信号(SE)。脉冲触发器10电路的输入输出可以包括：数据输出信号(Q)和错误预测信号(FAIL)。
延时单元11的输入为数据信号(D)，延时单元11的输出为延时数据信号(D′)。
第一输入选择单元15的输入包括：延时单元11输出的延时数据信号(D′)和扫描信号(SI)。根据扫描使能信号(SE)的不同，第一输入选择单元15的输出也不同。例如，在扫描使能信号(SE)为高电平时，第一输入选择单元15的输出(DA)为扫描信号(SI)，在扫描使能信号(SE)为低电平时，第一输入选择单元15的输出(DA)为延时数据信号(D′)。
第二输入选择单元16的输入包括：数据信号(D)和第一锁存器12的输出(QA)。根据扫描使能信号(SE)的不同，第二输入选择单元16的输出也不同。例如，在扫描使能信号(SE)为高电平时，第二输入选择单元16的输出(DB)为第一锁存器12的输出(QA)，在扫描使能信号(SE)为低电平时，第二输入选择单元16的输出(DB)为数据信号(D)。
第一时钟选择单元17的输入包括监控时钟信号(MCLK)和扫描时钟信号(SCLK)的反相信号(～SCLK)。根据扫描使能信号(SE)的不同，第一时钟选择单元17的输出也不同。例如，在扫描使能信号(SE)为高电平时，第一时钟选择单元17的输出为扫描时钟信号(SCLK)的反相信号(～SCLK)，在扫描使能信号(SE)为低电平时，第一时钟选择单元17的输出为监控时钟信号(MCLK)。
第二时钟选择单元18的输入包括扫描时钟信号(SCLK)和功能时钟信号(FCLK)。根据扫描使能信号(SE)的不同，第二时钟选择单元18的输出也不同。例如，在扫描使能信号(SE)为高电平时，第二时钟选择单元18的输出为扫描时钟信号(SCLK)，在扫描使能信号(SE)为低电平时，第二时钟选择单元18的输出为功能时钟信号(FCLK)。
第一锁存器12根据其时钟控制信号(CLKA)的不同，第一锁存器12的输出也不同，第一锁存器12的时钟控制信号(CLKA)为第一时钟选择单元17的输出，可能为扫描时钟信号(SCLK)的反相信号(～SCLK)，也可能为监控时钟信号(MCLK)。在第一锁存器12的时钟控制信号(CLKA)为高电平时，第一锁存器12根据其输入(DA)输出信号QA，在其它时间，第一锁存器12则保持锁存状态。
第二锁存器13根据其时钟控制信号(CLKB)的不同，第二锁存器13的输出也不同，第二锁存器13的时钟控制信号(CLKB)为第二时钟选择单元18的输出，可能为扫描时钟信号(SCLK)，也可能为功能时钟信号(FCLK)。在第二锁存器13的时钟控制信号(CLKB)为高电平时，第二锁存器13根据其输入(DB)输出信号Q，在其它时间，第一锁存器12则保持锁存状态。
比较单元14的输入包括第一锁存器12的输出(QA)和第二锁存器13的输出(Q)，比较单元14比较QA和Q是否相同，若相同，则比较单元14的输出FAIL为低电平，若不相同，则比较单元14的输出FAIL为高电平。
下面，结合图3-图4，对触发器电路的工作过程进行说明。
在扫描模式下，扫描使能信号(SE)为高电平，脉冲生成器22输出的功能时钟信号(FCLK)为低电平。第一选择单元212的输出为方波时钟信号(CLK)，与门AND输出的方波时钟信号(CLK)。
由于扫描使能信号(SE)为高电平，因此，第一输入选择单元15的输出(DA)为扫描信号(SI)，即，第一锁存器12的输入为扫描信号(SI)。第二输入选择单元16的输出(DB)为第一锁存器12的输出(QA)，即，第二锁存器13的输入为第一锁存器12的输出(QA)。
由于扫描使能信号(SE)为高电平，因此，第一时钟选择单元17的输出为扫描时钟信号(SCLK)的反相信号(～SCLK)。第二时钟选择单元18的输出为扫描时钟信号(SCLK)。
由上可知，在扫描模式下，第一锁存器12的输入为扫描信号，第二锁存器13的输出为第二锁存器13的输入，且第一锁存器12的时钟信号与第二锁存器13的时钟信号的相位相反，因此，使得第一锁存器12和第二锁存器13构成一个主从触发器电路。
下面，结合图5，对扫描模式下的时序关系进行说明。
图5为本发明实施例提供的扫描模式下的时序关系图。请参见图5，在扫描模式下，扫描使能信号(SE)为高电平，监测控制信号(ME)和数据信号(D)对触发器电路无效。第一锁存器12的输出(QA)和第二锁存器13的输出(Q)跟随扫描信号(SI)的变化而变化。
在时序检测模式下，扫描使能信号(SE)为低电平，监测控制信号(ME)为高电平。脉冲生成器22输出的功能时钟信号(FCLK)为脉冲信号。第一选择单元212的输出为功能时钟信号(FCLK)。与门AND对功能时钟信号(FCLK)与第三锁存器211的输出进行逻辑与运算，输出的监控时钟信号(MCLK)为脉冲时钟信号。
由于扫描使能信号(SE)为低电平，因此，第一输入选择单元15的输出(DA)为延迟数据信号(D′)，即，第一锁存器12的输入为延迟数据信号(D′)。第二输入选择单元16的输出(DB)为数据信号(D)，即，第二锁存器13的输入为数据信号(D)。
由于扫描使能信号(SE)为低电平，因此，第一时钟选择单元17的输出为监控时钟信号(MCLK)。第二时钟选择单元18的输出为功能时钟信号(FCLK)，其中，监控时钟信号(MCLK)和功能时钟信号(FCLK)均为脉冲时钟信号。
由上可知，在时序检测模式下，第一锁存器12的输入为延时数据信号(D′)，第二锁存器13的输入为数据信号(D)，且第一锁存器12的时钟信号与第二锁存器13的时钟信号相同，因此，使得第一锁存器12可以作为第二锁存器13的影子锁存器，对第二锁存器13的时序进行监控。
下面，结合图6，对时序检测模式下的时序关系进行说明。
图6为本发明实施例提供的时序检测模式下的时序关系图。请参见图6，在时序检测模式下，扫描使能信号(SE)为低电平，监测控制信号(ME)为高电平。扫描信号(SI)对触发器电路无效。
假设延时单元11的传播时延为Tdelay，锁存器(第一锁存器12、第二锁存器13和第三锁存器211)数据端的建立时间为Tsetup，数据信号(D)到脉冲时钟信号CLK(该脉冲时钟信号为脉冲生成单元输出的FCLK)下降沿的延时为Td。当Td-Tdelay≥Tsetup时，第一锁存器12和第二锁存器13均可以采样到数据输入端的跳变，错误预测信号(FAIL)无效，即未监测到关键路径。
请参见图6中的(1)区域，Td1为图6中(1)区域数据信号(D)到脉冲时钟信号(CLK)下降沿的延迟，且满足Td-Tdelay≥Tsetup，因此，错误预测信号(FAIL)为低电平，表示没有监测到关键路径。
请参见图6中的(2)区域，Td2为6图中(2)区域数据信号(D)到脉冲时钟信号(CLK)的延迟，Td-Tdelay<Tsetup，第二锁存器13可以捕获到数据输入端的跳变，而第一锁存器12无法捕获到数据输入端的跳变，因此，错误预测信号(FAIL)为高电平，表示监测到了关键路径。
由以上描述可知，Tdelay为关键路径监测窗口时间，即当路径时序落在频率的Tdelay范围以内时，均可以被该电路监测到。
在功能模式下，扫描使能信号(SE)为低电平，监控使能信号(ME)为低电平，因此，第三锁存器211的输出为低电平，进而使得与门AND的输出的监控时钟信号(MCLK)或扫描时钟信号(SCLK)为低电平。由于扫描使能信号(SE)为低电平，因此，脉冲生成器22输出脉冲时钟信号(FCLK)。
由于扫描使能信号(SE)为低电平，因此，第一输入选择单元15的输出(DA)为延迟数据信号(D′)，即，第一锁存器12的输入为延迟数据信号(D′)。第二输入选择单元16的输出(DB)为数据信号(D)，即，第二锁存器13的输入为数据信号(D)。
由于扫描使能信号(SE)为低电平，因此，第一时钟选择单元17的输出为监控时钟信号(MCLK)。第二时钟选择单元18的输出为功能时钟信号(FCLK)，其中，监控时钟信号(MCLK)为低电平，功能时钟信号(FCLK)均为脉冲时钟信号。
由上可知，在功能模式下，向第一锁存器12输入无效信号，使得第一锁存器12处于锁存状态。向第二锁存器13输入脉冲时钟信号，以使第二锁存器13实现脉冲锁存器的功能。在该模式下，由于时钟产生单元可以控制第一锁存器12为锁存状态，避免了第一锁存器12发生翻转，进而节省电路的功耗。
下面，结合图7，对功能模式下的时序关系进行说明。
图7为本发明实施例提供的功能模式下的时序关系图。请参见图7，在功能模式下，扫描使能信号(SE)为低电平，监测控制信号(ME)为低电平。扫描信号(SI)对触发器电路无效，错误预测信号(FAIL)无效。第二锁存器13的输出(Q)跟随数据信号(D)的变化而变化。
图8为本发明实施例提供的一种控制电路的结构示意图。请参见图8，控制电路30包括M条时序路径31、信号处理模块32和调节模块33，每条时序路径31中包括一个触发器电路10，调节模块包括电压调节单元和/或频率调节单元，M为大于或等于1的整数。M条时序路径中的M个触发器电路分别与信号处理模块连接，信号处理模块与调节模块连接；调节模块分别与M条时序路径连接。
在实际应用过程中，每个触发器电路可以检测其对应的时序路径中的关键路径，并将错误预测信号(FAIL)发送至信号处理模块。若信号处理模块接收到的错误预测信号中存在一个错误预测信号为高电平，则信号处理模块向调节模块发送高电平的总的错误预测信号(Pre-Error)。
可选的，在调节模块接收到高电平的总的错误预测信号(Pre-Error)之后，通过电压调节单元控制电路的工作电压，例如，可以将电压升高。或者，频率调节单元可以对频率进行调节，例如，可以降低频率。
在调节模块进行电压调节或者频率调节之后，可以生成复位信号，以使信号处理模块将总的错误预测信号(Pre-Error)复位至低电平，以使系统进入新的监控循环。
图9为本发明实施例提供的另一种控制电路的结构示意图。在图8所示实施例的基础上，请参见图9，控制电路20还包括控制模块24和电源25。控制模块分别与信号处理模块、频率调节单元和电压调节单元连接，电压调节单元还与电源连接。
可选的，在控制模块接收到信号处理模块发送的高电平的总的错误预测信号(Pre-Error)之后，控制模块可以向电压调节模块发送调节指令，以使电压调节模块调节电源的输出电压，或者，控制模块可以向频率调节模块发送调节指令，以使频率调节模块进行频率调节。
图10为本发明实施例提供的时序路径的结构示意图。请参见图10，时序路径包括存储器件、组合逻辑、关键路径和触发器电路等。例如，可以将关键路径末端的触发器替换为本申请中的触发器电路，得到上述时序路径。需要说明的是，图10只是以示例的形式示意时序路径的结构，并非对时序路径的结构进行的限定。
本申请实施例还提供一种芯片，包括上述任一实施例所述的触发器电路。
最后应说明的是：以上各实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例方案的范围。

Claims (11)

1.一种触发器电路，其特征在于，包括脉冲触发器和时钟产生单元，所述脉冲触发器包括延时单元、第一锁存器、第二锁存器和比较单元，其中，
所述延时单元与所述第一锁存器连接，所述比较单元分别与所述第一锁存器和所述第二锁存器连接，所述第一锁存器和所述第二锁存器连接，所述时钟产生单元分别与所述第一锁存器和所述第二锁存器连接；
所述时钟产生单元用于，在所述触发器电路的模式为功能模式时，控制所述第一锁存器处于锁存状态；
所述比较单元用于，在所述触发器电路的模式为时序检测模式时，根据所述第一锁存器和所述第二锁存器的输出确定时序检测结果。
2.根据权利要求1所述的电路，其特征在于，所述时钟产生单元包括时钟门控单元和脉冲生成器，其中，
所述时钟门控单元和所述脉冲生成器连接；
所述时钟门控单元分别与所述第一锁存器和所述第二锁存器连接。
3.根据权利要求2所述的电路，其特征在于，所述时钟门控单元包括或门、第三锁存器、第一选择单元和与门，其中，
所述或门的输入端用于接收检测控制信号和扫描使能信号，所述或门的输出端与所述第三锁存器数据输入端连接；
所述第三锁存器的时钟输入端用于通过非门接收方波时钟信号；
所述第一选择单元的输入端与所述脉冲生成器连接，以及用于接收所述方波时钟信号；
所述与门的输入端分别与所述第三锁存器的输出端和所述第一选择单元的输出端连接，所述与门的输出端分别与所述第一锁存器和所述第二锁存器连接。
4.根据权利要求1-3任一项所述的电路，其特征在于，所述脉冲触发器还包括第一输入选择单元，其中，
所述第一输入选择单元的输入端与所述延时单元的输出端连接，所述第一输入选择单元还用于接收扫描信号和扫描使能信号，所述延时单元的输入端还用于接收数据信号；
所述第一输入选择单元的输出端与所述第一锁存器的数据输入端连接。
5.根据权利要求1-3任一项所述的电路，其特征在于，所述脉冲触发器还包括第二输入选择单元，
所述第二输入选择单元的输入端与所述第一锁存器的输出端连接，所述第二输入选择单元还用于接收数据信号和扫描使能信号；
所述第二输入选择单元的输出端与所述第二锁存器的数据输入端连接。
6.根据权利要求1-3任一项所述的电路，其特征在于，所述脉冲触发器还包括第一时钟选择单元，其中，
所述第一时钟选择单元的输入端与所述时钟产生单元连接，所述第一时钟选择单元还用于接收扫描使能信号；
所述第一时钟选择单元的输出端与所述第一锁存器的时钟输入端连接。
7.根据权利要求1-3任一项所述的电路，其特征在于，所述脉冲触发器还包括第二时钟选择单元，其中，
所述第二时钟选择单元的输入端与所述时钟产生单元连接，所述第二时钟选择单元还用于接收扫描使能信号；
所述第二时钟选择单元的输出端与所述第二锁存器的时钟输入端连接。
8.根据权利要求1-3任一项所述的电路，其特征在于，所述延时单元包括N个依次连接的反相器，所述N为大于0的偶数。
9.一种控制电路，其特征在于，包括M条时序路径、信号处理模块和调节模块，每条时序路径包括权利要求1-8任一项所述的触发器电路，所述M为大于或等于1的整数，其中，
所述M条时序路径中的M个触发器电路分别与所述信号处理模块连接，所述信号处理模块与所述调节模块连接；
所述调节模块分别与所述M条时序路径连接。
10.根据权利要求9所述的控制电路，其特征在于，所述调节模块包括电压调节单元和/或频率调节单元。
11.一种芯片，其特征在于，包括权利要求1-10任一项所述的触发器电路。
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