CN109660232A

CN109660232A - 脉冲触发器电路

Info

Publication number: CN109660232A
Application number: CN201811497747.7A
Authority: CN
Inventors: 石瑞恺; 杨梁
Original assignee: Loongson Technology Corp Ltd
Current assignee: Loongson Technology Corp Ltd
Priority date: 2018-12-07
Filing date: 2018-12-07
Publication date: 2019-04-19
Anticipated expiration: 2038-12-07
Also published as: CN109660232B

Abstract

本发明实施例提供一种脉冲触发器电路，包括延时单元、第一锁存器、第二锁存器和比较单元，其中，所述延时单元与所述第一锁存器连接，所述比较单元分别与所述第一锁存器和所述第二锁存器连接，所述第一锁存器和所述第二锁存器连接，以使所述第一锁存器和所述第二锁存器构成脉冲触发器；当测试使能信号为第一信号时，所述延时单元用于控制所述第一锁存器和所述比较单元的输出信号恒定；当所述测试使能信号为第二信号时，所述比较单元用于根据所述第一锁存器和所述第二锁存器的输出确定时序检测结果。降低了脉冲触发器电路的功耗。

Description

脉冲触发器电路

技术领域

本发明实施例涉及电路领域，尤其涉及一种脉冲触发器电路。

背景技术

当处于功能模式时，脉冲触发器在时钟信号的高或低有效期间内，其输出随着输入的改变而改变；而处于扫描模式时，在时钟信号的上升沿或下降沿，脉冲触发器的输出随着输入的改变而改变；在其它情况下脉冲触发器的输出保持恒定。

在基于触发器的时序电路设计中，可以通过时序检测的方法确定触发器电路中延时最大的路径，并根据延时最大的路径对应的频率，预测触发器电路的最高频率，并根据预测得到的最高频率对电路设计进行优化。在现有技术中，在进行时序检测时，通常在触发器电路中增加影子触发器，影子触发器的数据输入比触发器的数据输入增加一定的相位差，并通过比较触发器和影子触发器的采样值预测电路的最高频率。然而，在上述过程中，由于需要在触发器电路中增加影子触发器，导致电路的功耗过高。

发明内容

本发明实施例提供一种脉冲触发器电路，降低了脉冲触发器电路的功耗。

第一方面，本发明实施例提供一种脉冲触发器电路，包括延时单元、第一锁存器、第二锁存器和比较单元，其中，

所述延时单元与所述第一锁存器连接，所述比较单元分别与所述第一锁存器和所述第二锁存器连接，所述第一锁存器和所述第二锁存器连接，以使所述第一锁存器和所述第二锁存器构成脉冲触发器；

当测试使能信号为第一信号时，所述延时单元用于控制所述第一锁存器和所述比较单元的输出信号恒定；

当所述测试使能信号为第二信号时，所述比较单元用于根据所述第一锁存器和所述第二锁存器的输出确定时序检测结果。

在一种可能的实施方式中，所述电路还包括第一选择单元、第二选择单元和时钟切换单元，其中，

所述延时单元的输出端与所述第一选择单元的输入端连接；

所述第一锁存器的输入端分别与所述第一选择单元和所述时钟切换单元的输出端连接；

所述第一锁存器的输出端分别与所述第二选择单元和所述比较单元的输入端连接；

所述第二选择单元的输出端与所述第二锁存器的输入端连接。

在一种可能的实施方式中，所述电路还包括第一控制单元，所述第一控制单元分别与所述第一选择单元、第二选择单元和所述时钟切换单元连接，其中，

所述第一控制单元用于生成扫描使能信号，并向所述第一选择单元、第二选择单元和所述时钟切换单元发送所述扫描使能信号，所述扫描使能信号用于指示所述脉冲触发器电路为扫描模式或者功能模式。

在一种可能的实施方式中，所述电路还包括第二控制单元，所述第二控制单元分别与所述延时单元和所述比较单元连接，其中，

所述第二控制单元用于生成测试使能信号，并向所述延时单元和所述比较单元发送所述测试使能信号，所述测试使能信号用于指示在所述脉冲触发器电路为功能模式时是否进行时序检测。

在一种可能的实施方式中，所述电路还包括脉冲生成单元，所述脉冲生成单元分别与所述时钟切换单元和所述第二锁存器连接，其中，

所述脉冲生成单元用于生成时钟信号，并向所述时钟切换单元和所述第二锁存器发送所述时钟信号。

在一种可能的实施方式中，所述延时单元和所述第二选择单元还用于接收数据输入信号；

所述第一选择单元还用于接收扫描输入信号；

在一种可能的实施方式中，所述延时单元包括第一与非门和N个第一反相器，其中，

所述第一与非门和所述N个第一反相器依次连接，所述N为大于0的奇数；

所述第一与非门的输入端分别用于接收数据输入信号和所述测试使能信号；

所述N个依次连接的第一反相器中最后一个第一反相器的输出端与所述第一锁存器的输入端连接。

在一种可能的实施方式中，所述时钟切换单元包括第二反相器和第三选择单元，其中，

所述第二反相器的输入端用于接收时钟信号，所述第二反相器的输出端与所述第三选择单元的输入端连接；

所述第三选择单元的输入端还用于接收所述时钟信号和扫描使能信号，所述第三选择单元的输出端与所述第一锁存器的输入端连接。

在一种可能的实施方式中，所述比较单元包括第二与非门和同或门，其中，

所述第二与非门的输入端与所述第二锁存器的输出端连接，所述第二与非门的输入端还用于接收所述测试使能信号，所述第二与非门的输出端与所述同或门的输入端连接；

所述同或门的输入端还与所述第一锁存器的输出端连接。

在一种可能的实施方式中，所述第一选择单元为双路选择器；和/或，

所述第二选择单元为双路选择器；和/或，

所述第三选择单元为双路选择器。

本发明实施例提供的脉冲触发器电路，包括延时单元、第一锁存器、第二锁存器和比较单元，其中，延时单元与第一锁存器连接，比较单元分别与第一锁存器和第二锁存器连接，第一锁存器和第二锁存器连接，以使第一锁存器和第二锁存器构成脉冲触发器；当测试使能信号为第一信号时，延时单元用于控制第一锁存器和比较单元的输出信号恒定；当测试使能信号为第二信号时，比较单元用于根据第一锁存器和第二锁存器的输出确定时序检测结果。在上述过程中，当需要对电路进行时序检测时，对脉冲触发器的第一锁存器的数据输入信号进行延时处理，不对脉冲触发器的第二锁存器进行延时处理，并通过比较单元比较第一锁存器的输出和第二锁存器的输出，以确定时序检测结果。在上述时序检测过程中，无需在脉冲触发器电路中增加额外的脉冲触发器进行时序检测，不但可以降低电路的功耗，还可以减少电路的面积。进一步的，在不需要进行时序检测时，还可以控制测试使能信号，使得延时单元、第一锁存器和比较单元不翻转，进一步的降低电路的功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种脉冲触发器电路的结构示意图；

图2为本发明实施例提供的另一种脉冲触发器电路的结构示意图；

图3为本发明实施例提供的又一种脉冲触发器电路的结构示意图；

图4为本发明实施例提供的一种时序关系示意图；

图5为本发明实施例提供的另一种时序关系示意图。

附图标记说明：

11：延时单元；

12：第一锁存器；

13：第二锁存器；

14：比较单元；

15：第一选择单元；

16：第二选择单元；

17：时钟切换单元；

18：第一控制单元；

19：第二控制单元；

110：脉冲生成单元；

A1：第一与非门；

A2：第二与非门；

N1：第一反相器；

N2：第一反相器；

N3：第一反相器；

N4：第二反相器；

X：同或门。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面，通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，下面几个具体实施例可以相互结合，对于相同或相似的内容，在不同的实施例中不再进行重复说明。

图1为本发明实施例提供的一种脉冲触发器电路的结构示意图。请参见图1，该脉冲触发器电路包括延时单元11、第一锁存器12、第二锁存器13和比较单元14，其中，

延时单元11与第一锁存器12连接，比较单元14分别与第一锁存器12和第二锁存器13连接，第一锁存器12和第二锁存器13连接，以使第一锁存器12和第二锁存器13构成脉冲触发器。

当测试使能信号为第一信号时，延时单元11用于控制第一锁存器12和比较单元14的输出信号恒定；当测试使能信号为第二信号时，比较单元14用于根据第一锁存器12和第二锁存器13的输出确定测试结果。

可选的，延时单元11用于对信号进行延时处理。

可选的，延时单元11可以包括多个逻辑单元，例如，延时单元11可以包括与非门、反相器等。

可选的，比较单元14用于比较第一锁存器12和第二锁存器13的输出是否相同。

可选的，第一锁存器12和第二锁存器13连接，在第一锁存器12和第二锁存器13的时钟信号反相位时，在反相时钟信号的作用下，第一锁存器12和第二锁存器13构成脉冲触发器。

可选的，在功能模式下，当不需要对电路进行时序检测时，可以将测试使能信号设置为第一信号。在测试使能信号为第一信号时，延时单元11对数据输入信号(D)和第一信号进行处理后的输出为预设恒定值。当延时单元11的输出为预设恒定值时，第一锁存器12的输出也为预设恒定值，相应的，比较单元14的输出也为预设恒定值。即，在测试使能信号(DE)为第一信号时，延时单元11、第一锁存器12和比较单元14的输出不随着数据输入信号的改变而改变。

例如，在功能模式下，第一信号可以为低电平(0)，延时单元11对低电平(0)和数据输入信号进行处理后的输出恒为低电平(0)，相应的，第一锁存器12的输出也恒为低电平(0)，在比较单元14对低电平(0)和第二锁存器13的输出进行处理后的输出也恒为低电平(0)。即，在测试使能信号为0时，延时单元11、第一锁存器12和比较单元14的输出恒定为0，不随着数据输入信号的改变而改变。

在上述过程中，当不需要对电路进行时序检测时，将测试使能信号设置为第一信号即可使得延时单元11、第一锁存器12和比较单元14的输出恒定，避免了延时单元11、第一锁存器12和比较单元14进行翻转，进而降低电路的功耗。

可选的，在功能模式下，当需要对电路进行时序检测时，可以将测试使能信号设置为第二信号。在测试使能信号为第二信号时，延时单元11对数据输入信号和第二信号进行处理后的输出与输入信号相关，即，延时单元11的输出随着数据输入信号的改变而改变，以使第一锁存器12的输出也随着数据输入信号的改变而改变，由于第二锁存器13的输出也随着数据输入信号的改变而改变，且第一锁存器12输入的数据输入信号相较于第二锁存器13的输入的数据输入信号具有一定的延时，因此，比较单元14可以根据第一锁存器12和第二锁存器13的输出确定时序检测结果。

可选的，当比较单元14判断第一锁存器12的输出与第二锁存器13的输出相同时，则时序检测结果为未检测到关键路径(电路中延时最大的路径)。第一锁存器12和第二锁存器13均可以采样到数据输入信号的跳变，说明电路的频率还可以再继续升高。

可选的，当比较单元14判断第一锁存器12的输出与第二锁存器13的输出不同时，则时序检测结果为检测到关键路径(电路中延时最大的路径)。由于第一锁存器12相对于第二锁存器13的数据输入信号具有一定的延时，因此，第一锁存器12未采样到数据输入信号的跳变，第二锁存器13采样到数据输入信号的跳变。由于第一锁存器12在延时的作用下已经无法采样到数据输入信号的跳变，说明电路的频率不能再继续升高，若电路的频率再继续升高，则可能会影响第二锁存器13的正常工作(第二锁存器13无法采样到数据输入信号的跳变)。

本发明实施例提供的脉冲触发器电路，包括延时单元11、第一锁存器12、第二锁存器13和比较单元14，其中，延时单元11与第一锁存器12连接，比较单元14分别与第一锁存器12和第二锁存器13连接，第一锁存器12和第二锁存器13连接，以使第一锁存器12和第二锁存器13构成脉冲触发器；当测试使能信号为第一信号时，延时单元11用于控制第一锁存器12和比较单元14的输出信号恒定；当测试使能信号为第二信号时，比较单元14用于根据第一锁存器12和第二锁存器13的输出确定时序检测结果。在上述过程中，当需要对电路进行时序检测时，对脉冲触发器的第一锁存器12的数据输入信号进行延时处理，不对脉冲触发器的第二锁存器13进行延时处理，并通过比较单元14比较第一锁存器12的输出和第二锁存器13的输出，以确定时序检测结果。在上述时序检测过程中，无需在脉冲触发器电路中增加额外的脉冲触发器进行时序检测，不但可以降低电路的功耗，还可以减少电路的面积。进一步的，在不需要进行时序检测时，还可以控制测试使能信号，使得延时单元11、第一锁存器12和比较单元14不翻转，进一步的降低电路的功耗。

下面，通过图2所示的脉冲触发器电路，对图1实施例所示的脉冲触发器电路进行进一步详细说明。

图2为本发明实施例提供的另一种脉冲触发器电路的结构示意图。在图1所示实施例的基础上，请参见图2，脉冲触发器电路还包括第一选择单元15、第二选择单元16、时钟切换单元17、第一控制单元18、第二控制单元19和脉冲生成单元110，其中，

延时单元11的输出端与第一选择单元15的输入端连接；第一锁存器12的输入端分别与第一选择单元15和时钟切换单元17的输出端连接；第一锁存器12的输出端分别与第二选择单元16和比较单元14的输入端连接；第二选择单元16的输出端与第二锁存器13的输入端连接。

第一控制单元18分别与第一选择单元15、第二选择单元16和时钟切换单元17连接，其中，第一控制单元18用于生成扫描使能信号(SE)，并向第一选择单元15、第二选择单元16和时钟切换单元17发送扫描使能信号，扫描使能信号用于指示脉冲触发器电路为扫描模式或者功能模式。

第二控制单元19分别与延时单元11和比较单元14连接，其中，第二控制单元19用于生成测试使能信号，并向延时单元11和比较单元14发送测试使能信号，测试使能信号用于指示在脉冲触发器电路为功能模式时是否进行时序检测。

脉冲生成单元110分别与时钟切换单元17和第二锁存器13连接，其中，脉冲生成单元110用于生成时钟信号，并向时钟切换单元17和第二锁存器13发送时钟信号。

可选的，第一选择单元15为双路选择器。

可选的，第二选择单元16为双路选择器。

可选的，脉冲触发器电路具有扫描模式和功能模式，在功能模式下，可以对脉冲触发器进行时序检测，也不可以不对脉冲触发器进行时序检测。

下面，分别对脉冲触发器的扫描模式和功能模式进行详细说明。

可选的，第一控制单元18可以生成扫描使能信号，扫描使能信号用于指示脉冲触发器电路为扫描模式或者功能模式。

可选的，当脉冲触发器电路需要为扫描模式时，扫描使能信号为第一扫描使能信号，当脉冲触发器电路需要为功能模式时，扫描使能信号为第二扫描使能信号。例如，第一扫描使能信号为1时，第二扫描使能信号为0。或者，当第一扫描使能信号为0时，第二扫描使能信号为1。

在脉冲触发器电路为扫描模式时，第一控制单元18生成第一扫描使能信号，并向第一选择单元15、第二选择单元16和时钟切换单元17发送第一扫描使能信号。在第一选择单元15接收到第一控制单元18输出的第一扫描使能信号时，第一选择单元15选择扫描输入信号(SI)，即，第一选择单元15的输出为扫描输入信号。在第二选择单元16接收到第一控制单元18输出的第一扫描使能信号时，第二选择单元16选择第一锁存器12的输出，即，第二选择单元16输出的信号为第一锁存器12输出的信号。在时钟切换单元17接收到第一控制单元18输出的第一扫描使能信号时，时钟切换单元17将脉冲生成单元110输出的信号的反相后输出给第一锁存器12。此时，延时单元11和比较单元14不工作，第一锁存器12和第二锁存器13收到的时钟信号的相位相反，扫描输入信号依次通过第一锁存器12和第二锁存器13，以使第一锁存器12和第二锁存器13构成一个主从触发器电路结构。

在脉冲触发器电路为功能模式时，第一控制单元18生成第二扫描使能信号，并向第一选择单元15、第二选择单元16和时钟切换单元17发送第二扫描使能信号。在第一选择单元15接收到第一控制单元18输出的第二扫描使能信号时，第一选择单元15选择延时单元11的输出，即，第一选择单元15输出的信号为延时单元11输出的信号。在第二选择单元16接收到第一控制单元18输出的第二扫描使能信号时，第二选择单元16选择数据输入信号，即，第二选择单元16的输出为数据输入信号。在时钟切换单元17接收到第一控制单元18输出的第二扫描使能信号时，时钟切换单元17将脉冲生成单元110输出的信号输出给第一锁存器12。此时，第一锁存器12和第二锁存器13收到的时钟信号的相位相同。

在功能模式下，第二控制单元19可以生成测试使能信号，测试使能信号用于指示脉冲触发器电路是否进行时序检测。

在功能模式下，当需要进行时序检测时，测试使能信号为第一测试使能信号，当不需要进行时序检测时，测试使能信号为第二测试使能信号。例如，第一测试使能信号为1时，第二测试使能信号为0。或者，当第一测试使能信号为0时，第二测试使能信号为1。

在功能模式下，当需要进行时序检测时，第二控制单元19生成第一测试使能信号，延时单元11根据第一测试使能信号和数据输入信号输出延时后的数据输入信号，第一选择单元15将延时后的数据输入信号输出给第一锁存器12，经过第一锁存器12的处理后发送给比较单元14。同时，第二选择单元16将数据输入信号输出给第二锁存器13，经过第二锁存器13的处理后发送给比较单元14。即，第一锁存器12的输入相较于第二锁存器13的输入具有一定的延时，因此，比较单元14根据第一锁存器12的输出和第二锁存器13的输出确定时序检测结果。

在功能模式下，当不需要进行时序检测时，第二控制单元19生成第二测试使能信号，延时单元11根据第二测试使能信号和数据输入信号的输出为恒定值，例如，该恒定值可以与第二测试使能信号相同或相反，第一选择单元15将延时单元11输出的恒定值给第一锁存器12，使得第一锁存器12的输出也为恒定值，并将第一锁存器12的输出的恒定值给比较单元14。同时，第二选择单元16将数据输入信号输出给第二锁存器13，经过第二锁存器13的处理后发送给比较单元14。第一锁存器12输出给比较单元14的恒定值可以使得比较单元14的输出恒定，即，比较单元14的输出不随着第二锁存器13的输出变化而变化。在上述过程中，延时单元11、第一锁存器12和比较单元14的输出恒定，避免了延时单元11、第一锁存器12和比较单元14进行翻转，进而降低电路的功耗。

在上述任意一个实施例的基础上，下面，通过图3所示的实施例对脉冲触发器电路进行进一步详细说明。

图3为本发明实施例提供的又一种脉冲触发器电路的结构示意图。

请参见图3，延时单元包括第一与非门A1和3(N＝3)个第一反相器，分别记为第一反相器N1、第一反相器N2和第一反相器N3，其中，第一与非门和3个第一反相器依次连接，第一与非门的输入端分别用于接收数据输入信号和测试使能信号；第一反相器N3的输出端与第一选择单元15的输入端连接。

需要说明的是，当脉冲触发器电路中不包括第一选择单元15时，则第一反相器N3的输出端与第一锁存器12的输入端连接。

请参见图3，时钟切换单元17包括第二反相器N4和第三选择单元171，其中，第二反相器N4的输入端用于接收时钟信号，第二反相器N4的输出端与第三选择单元171的输入端连接；第三选择单元171的输入端还用于接收时钟信号和扫描使能信号，第三选择单元171的输出端与第一锁存器12的输入端连接。可选的，第三选择单元171可以为双路选择器。

请参见图3，比较单元14包括第二与非门A2和同或门X，其中，第二与非门A2的输入端与第二锁存器13的输出端连接，第二与非门A2的输入端还用于接收测试使能信号，第二与非门A2的输出端与同或门X的输入端连接；同或门X的输入端还与第一锁存器12的输出端连接。

在脉冲触发器电路为扫描模式时，第一控制单元18向第一选择单元15、第二选择单元16和时钟切换单元17发送高电平(1)。在第一选择单元15接收到第一控制单元18输出的高电平(1)时，第一选择单元15选择扫描输入信号，即，第一选择单元15的输出为扫描输入信号。在第二选择单元16接收到第一控制单元18输出的高电平(1)时，第二选择单元16选择第一锁存器12的输出，即，第二选择单元16输出的信号为第一锁存器12输出的信号。在时钟切换单元17接收到第一控制单元18输出的高电平(1)时，第三选择单元171选择第二反相器N4的输出，即，第三选择单元171输出的信号为第二反相器N4输出的信号。由于脉冲生成单元110生成的时钟信号直接发送给第二锁存器13，脉冲生成单元110生成的时钟信号经过反向之后发送给第一锁存器12。此时，延时单元11和比较单元14不工作，第一锁存器12和第二锁存器13收到的时钟信号的相位相反，扫描输入信号依次通过第一锁存器12和第二锁存器13，以使第一锁存器12和第二锁存器13构成一个主从触发器电路结构。此时，脉冲触发器电路的时序关系图如图4所示。

图4为本发明实施例提供的一种时序关系示意图。请参见图4，时钟信号为方波时钟信号，Q为第二锁存器13输出的信号，QA为第一锁存器12输出的信号，扫描使能信号为高电平(1)。第一锁存器12的输出信号QA和第二锁存器13的输出信号Q的波形与扫描输入信号的波形相同。

在脉冲触发器电路为功能模式时，第一控制单元18向第一选择单元15、第二选择单元16和时钟切换单元17发送低电平(0)。在第一选择单元15接收到第一控制单元18输出的低电平(0)时，第一选择单元15选择延时单元11的输出，即，第一选择单元15输出的信号为延时单元11输出的信号。在第二选择单元16接收到第一控制单元18输出的低电平(0)时，第二选择单元16选择数据输入信号，即，第二选择单元16的输出为数据输入信号。在时钟切换单元17接收到第一控制单元18输出的低电平(0)时，时钟切换单元17将脉冲生成单元110输出的信号输出给第一锁存器12。此时，第一锁存器12和第二锁存器13收到的脉冲信号的相位相同。

在功能模式下，当需要进行时序检测时，第二控制单元19生成的测试使能信号为高电平(1)，并向延时单元11发送高电平(1)，高电平(1)和数据输入信号经过延时单元11中的与非门和三个反相器之后，延时单元11输出的信号为延时后的数据输入信号，第一选择单元15将延时后的数据输入信号输出给第一锁存器12，经过第一锁存器12发送给比较单元14中的同或门。同时，第二选择单元16将数据输入信号输出给第二锁存器13，经过第二锁存器13的处理后发送给比较单元14中的第二与非门，第二与非门还接收第二控制单元19输出的高电平(1)，第二与非门对第二锁存器13的输出和高电平(1)进行处理后的输出信号为第二锁存器13的输出。同或门还接收第二与非门输出的信号(第二锁存器13的输出)，即，同或门接收到第一锁存器12的输出和第二锁存器13的输出，由于第一锁存器12的输入相对于第二锁存器13的输入具有一定的延时，因此，比较单元14根据第一锁存器12的输出和第二锁存器13的输出确定时序检测结果。

在功能模式下，当不需要进行时序检测时，第二控制单元19生成的测试使能信号为低电平(0)，并向延时单元11发送低电平(0)，低电平(0)和数据输入信号经过延时单元11中的与非门和三个反相器之后，延时单元11输出的信号恒为低电平(0)，第一选择单元15将延时单元11输出的低电平(0)给第一锁存器12，使得第一锁存器12的输出也为低电平(0)，并将第一锁存器12的输出的低电平(0)发送给比较单元14中的同或门。同时，第二选择单元16将数据输入信号输出给第二锁存器13，经过第二锁存器13的处理后发送给比较单元14中的第二与非门，第二与非门还接收到第二控制单元19发送的低电平(0)，第二与非门对低电平(0)和第二锁存器13的输出进行处理后输出高电平(1)。同或门对第一锁存器12输出的低电平(0)和第二与非门输出的高电平(1)进行处理得到低电平(0)。

下面，结合图5，对功能模式下的时序关系进行说明。

图5为本发明实施例提供的另一种时序关系示意图。请参见图5，CLKI为脉冲生成单元生成的时钟信号，DA为第一选择单元15输出的信号，Q为第二锁存器13输出的信号，QA为第一锁存器12输出的信号，FAIL为比较单元14输出的信号。假设延时单元11的传播延时为delta，即时序检测窗口的大小TW＝delta。

请参见图5中的(1)，测试使能信号为高电平(1)，数据输入信号的跳变距离脉冲时钟输入信号的下降沿不小于TW，此时，第一锁存器和第二锁存器均可以采样到该数据输入信号的跳变，则第一锁存器和第二锁存器的输出均与数据输入信号相同，使得第一锁存器的输出信号和第二锁存器的输出信号均跳变为高电平。即，第一锁存器输出的信号和第二锁存器输出的信号相同，则比较单元14的输出为低电平，即，时序检测结果为未检测到关键路径。

请参见图5中的(2)，测试使能信号为高电平(1)，数据输入信号的跳变距离脉冲时钟输入信号的下降沿小于TW，此时，第一锁存器无法采样到数据输入信号的跳变，使得第一锁存器的输出继续保持高电平，第二锁存器可以采样到数据输入信号的跳变，则第二锁存器的输出与数据输入信号相同，使得第二锁存器的输出跳变为低电平。即，第一锁存器输出的信号与第二锁存器输出的信号不同，则比较单元14的输出为高电平，即，时序检测结果为检测到关键路径。

请参见图5中的(3)，测试使能信号为低电平(0)，第一锁存器12和比较单元14输出的信号恒为低电平(0)，即，第一锁存器12和比较单元14的输出不随着数据输入信号的改变而改变，使得第一锁存器12和比较单元14不发生翻转，进而节省脉冲触发器电路的功耗。

最后应说明的是：以上各实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例方案的范围。

Claims

1.一种脉冲触发器电路，其特征在于，包括延时单元、第一锁存器、第二锁存器和比较单元，其中，

2.根据权利要求1所述的电路，其特征在于，所述电路还包括第一选择单元、第二选择单元和时钟切换单元，其中，

所述延时单元的输出端与所述第一选择单元的输入端连接；

3.根据权利要求2所述的电路，其特征在于，所述电路还包括第一控制单元，所述第一控制单元分别与所述第一选择单元、第二选择单元和所述时钟切换单元连接，其中，

4.根据权利要求2所述的电路，其特征在于，所述电路还包括第二控制单元，所述第二控制单元分别与所述延时单元和所述比较单元连接，其中，

5.根据权利要求2所述的电路，其特征在于，所述电路还包括脉冲生成单元，所述脉冲生成单元分别与所述时钟切换单元和所述第二锁存器连接，其中，

6.根据权利要求2所述的电路，其特征在于，

所述延时单元和所述第二选择单元还用于接收数据输入信号；

所述第一选择单元还用于接收扫描输入信号。

7.根据权利要求1-6任一项所述的电路，其特征在于，所述延时单元包括第一与非门和N个第一反相器，其中，

8.根据权利要求2-6任一项所述的电路，其特征在于，所述时钟切换单元包括第二反相器和第三选择单元，其中，

9.根据权利要求1-6任一项所述的电路，其特征在于，所述比较单元包括第二与非门和同或门，其中，

所述同或门的输入端还与所述第一锁存器的输出端连接。

10.根据权利要求8所述的电路，其特征在于，

所述第一选择单元为双路选择器；和/或，

所述第二选择单元为双路选择器；和/或，

所述第三选择单元为双路选择器。