CN110988657B - 标准单元库的测试方法 - Google Patents

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Abstract

本发明提供一种标准单元库的测试方法，在所述的标准单元库的测试方法中，通过对所述组合逻辑单元和所述时序逻辑单元输入测试信号，以得到组合逻辑单元输出信号和时序逻辑单元输出信号；分别选取所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；以及将选取的所述组合逻辑单元输出信号中的数据与一组合逻辑测试数据比较，以及将选取的所述时序逻辑单元输出信号中的数据与一时序逻辑测试数据比较，以测试所述组合逻辑单元和所述时序逻辑单元的功能是否正常。由此，通过设置所述测试信号测试所述组合逻辑单元和所述时序逻辑单元的功能，从而减少测试向量，提高工作的效率。

Description

标准单元库的测试方法
技术领域
本发明涉及集成电路设计技术技术领域，特别涉及一种标准单元库的测试方法。
背景技术
现今对标准单元库的测试方法是将组合逻辑单元和时序逻辑单元分成两个模块。这两个模块的端口类型相同，可以共用输入端，但是分别对这两个模块给予不同的测试信号进行测试。现有的测试方法在测试组合逻辑单元时，对有n个端口的单元设置2n个测试向量进行测试。如图1所示，测试信号01，输出信号02,如果是由100个单元组成的标准单元库，其中有60个为组合逻辑单元，那么就要设置60*2n个测试向量。如图2所示，现有方法是在测试时序逻辑单元的功能时，输入测试信号01，当时钟信号03输入时，对有置位和复位功能的单元都要先置位再测试或者先复位再测试，然后输出信号02。每个单元需测试4*2n个测试向量。如果一套有100个单元组成的标准单元库，其中有40个为时序逻辑单元，就要设置40*4*2n个测试向量。这样100个单元组成的标准单元库就需要60*2n+40*4*2n个测试向量。
发明内容
本发明的目的在于提供一种标准单元库的测试方法，以解决测试向量多和工作效率低的问题。
为解决上述技术问题，本发明提供一种标准单元库的测试方法，包括：
提供标准单元库，所述标准单元库包括组合逻辑单元和时序逻辑单元；
对所述组合逻辑单元和所述时序逻辑单元输入测试信号，以得到组合逻辑单元输出信号和时序逻辑单元输出信号；
分别选取所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；
将选取的所述组合逻辑单元输出信号中的数据与一组合逻辑测试数据比较，以及将选取的所述时序逻辑单元输出信号中的数据与一时序逻辑测试数据比较，以测试所述组合逻辑单元和所述时序逻辑单元的功能是否正常；
其中，所述组合逻辑测试数据通过测试所述组合逻辑单元的电压信号得到；所述时序逻辑测试数据通过测试所述时序逻辑单元的电压信号得到。
可选的，在所述的标准单元库的测试方法中，所述测试信号为周期性信号，且所述测试信号的占空比为1/2。
可选的，在所述的标准单元库的测试方法中，选取组合逻辑单元输出信号和时序逻辑单元输出信号中的数据的方法包括：选取1/8t至2n+3t的时间段内，每间隔1/4t的测试信号所对应的所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；其中，n＞1，t表示为所述测试信号的周期。
可选的，在所述的标准单元库的测试方法中，所述测试信号包括信号A1～An+x+y,其中，对所述组合逻辑单元输入所述信号A1～An，对所述时序逻辑单元输入所述信号A1～A5和An+1～An+X+y；其中，A表示为信号，n表示为所述信号的序号，n＞5，x＞1，y＞1。
可选的，在所述的标准单元库的测试方法中，所述组合逻辑单元包括组合逻辑输入端口，测试所述组合逻辑单元功能是否正常的方法包括：
通过所述组合逻辑输入端口对所述组合逻辑单元输入所述信号A1～An，以得到所述组合逻辑单元输出信号；
若选取的所述组合逻辑单元输出信号中的数据与所述组合逻辑测试数据相同，则判断所述组合逻辑单元的功能正常。
可选的，在所述的标准单元库的测试方法中，所述时序逻辑单元包括触发器端、高电平锁存器端、低电平锁存器端、高电平门控时钟端和低电平门控时钟端；其中，所述触发器端、所述高电平锁存器端、所述低电平锁存器端、所述高电平门控时钟端和所述低电平门控时钟端均包括多个端口，通过多个所述端口对所述时序逻辑单元输入所述信号A1～A5和An+1～An+X+y，以得到所述时序逻辑单元输出信号。
可选的，在所述的标准单元库的测试方法中，所述触发器端包括第一时钟信号端口、触发功能信号端口、时序数据信号端口和扫描信号端口；
所述高电平锁存器端包括第一锁存信号端口和第一数据信号端口；
所述低电平锁存器端包括第二锁存信号端口和第二数据信号端口；
所述高电平门控时钟端包括第一时钟信号端口、第一门控使能信号端口和第二门控使能信号端口；
所述低电平门控时钟端包括第二时钟信号端口、第三门控使能信号端口和第四门控使能信号端口。
可选的，在所述的标准单元库的测试方法中，所述触发功能信号端口包括第一触发功能信号端口、第二触发功能信号端口、第三触发功能信号端口和第四触发功能信号端口。
可选的，在所述的标准单元库的测试方法中，所述时序逻辑单元输出信号包括触发器端输出信号、高电平锁存器端输出信号、低电平锁存器端输出信号、高电平门控时钟端输出信号和低电平门控时钟端输出信号。
可选的，在所述的标准单元库的测试方法中，测试所述时序逻辑单元的功能包括：
测试所述触发器端的置1、置0、和保持功能；
测试所述高电平锁存器端和所述低电平锁存器端的跳变功能；
测试所述高电平门控时钟端和所述低电平门控时钟端的跳变功能。
可选的，在所述的标准单元库的测试方法中，测试所述触发器端的置1、置0、扫描和保持功能的方法包括：通过所述第一时钟信号端口、所述第一触发功能信号端口、第二触发功能信号端口、所述第三触发功能信号端口和所述第四触发功能信号端口输入所述信号A1～A5、通过所述时序数据端口和所述扫描信号端口输入所述信号An+1～An+X+y，以得到所述触发器端输出信号；
其中，所述信号A2～A3为高电平以及所述信号An+1～An+X+y为低电平时，能够使所述触发器端置0；所述信号A2从所述高电平变为低电平时，若所述触发器端输出信号的数值为1，则判断为所述触发器端的置1功能正常；
所述信号A2～A3和所述信号An+1～An+X+y均为高电平时，能够使所述触发器端置1；所述信号A3从所述高电平变为低电平时，若所述触发器端输出信号的数值为0，则判断为所述触发器端的置0功能正常；
当所述信号A2～A3由至少一个为低电平信号变化至均为高电平信号，以及所述信号A4为高电平时，所述触发器输出端输出的信号状态保持不变，则判断为所述触发器端的保持功能正常。
可选的，在所述的标准单元库的测试方法中，测试所述高电平锁存器端和所述低电平锁存器端跳变功能的方法包括：
通过所述第二锁存信号端口输入所述信号A1，通过所述第二数据信号端口输入所述信号An+x+2，以得到所述高电平锁存器端输出信号；所述信号A1为高电平时，所述信号An+x+2跳变为高电平或者低电平，若所述信号An+x+2跳变为高电平时，所述高电平锁存器输出信号随所述信号An+x+2跳变为高电平，若所述信号An+x+2跳变为低电平时，所述高电平锁存器输出信号随所述信号An+x+2跳变为低电平，则判断为所述高电平锁存器端的功能正常；
通过所述第一锁存信号端口输入所述信号A1，通过所述第一数据信号端口输入所述信号An+1，以得到所述低电平锁存器端输出信号；所述信号A1为低电平时，所述信号An+1跳变为高电平或者低电平，若所述信号An+1跳变为高电平时，所述低电平锁存器端输出信号随所述信号An+1跳变为高电平，若所述信号An+1跳变为低电平时，所述低电平锁存器端输出信号随所述信号An+1跳变为低电平，则判断为所述低电平锁存器端的跳变功能正常。
可选的，在所述的标准单元库的测试方法中，测试所述高电平门控时钟端的所述低电平门控时钟端的跳变功能的方法包括：
通过所述第二时钟端口输入所述信号A1，通过所述第三门控使能信号端口输入所述信号An+x+2，以及通过所述第四门控使能信号端输入所述信号An+1，以得到所述高电平门控时钟端输出信号；若所述信号A1为高电平，所述信号An+x+2跳变为高电平或者低电平，若所述信号An+x+2跳变为高电平时，所述高电平门控时钟端输出信号随所述信号An+x+2跳变为高电平，若所述信号An+x+2跳变为低电平时，所述高电平门控时钟端输出信号随所述信号An+x+2跳变为低电平，则判断为所述高电平门控时钟端的跳变功能正常；
通过所述第一时钟端口输入所述信号A1，通过所述第一门控使能信号端口输入所述信号An+1，通过所述第二门控使能信号端口输入所述信号An+x+2，以得到所述低电平门控时钟端输出信号；若所述信号A1为低电平时，所述信号An+1跳变为低电平或者高电平，若所述信号An+1跳变为高电平时，所述低电平门控时钟端输出信号随所述信号An+1跳变为高电平，若所述信号An+1跳变为低电平时，所述低电平门控时钟端输出信号随所述信号An+1跳变为低电平，则判断为所述低电平门控时钟端的跳变功能正常。
在本发明提供的标准单元库的测试方法中，通过对所述组合逻辑单元和所述时序逻辑单元输入测试信号，以得到组合逻辑单元输出信号和时序逻辑单元输出信号；分别选取所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；以及将选取的所述组合逻辑单元输出信号中的数据与一组合逻辑测试数据比较，以及将选取的所述时序逻辑单元输出信号中的数据与一时序逻辑测试数据比较，以测试所述组合逻辑单元和所述时序逻辑单元的功能是否正常。由此，通过所述测试信号测试所述组合逻辑单元和所述时序逻辑单元的功能，从而减少测试向量，提高工作的效率。
附图说明
图1-图2现有技术对标准单元库测试的示意图；
图3是本发明实施例提供的标准单元库的测试方法的流程示意图；
图4-图6是本发明实施例提供的触发器端的功能测试的示意图；
图7本发明实施例提供的高电平锁存器端和低电平锁存器端的功能测试的示意图；
图8是本发明实施例提供的对高电平时钟门控端和低电平时钟门控端的功能测试的示意图；
其中，附图标记说明如下：
11a/11b-触发器端输出信号；12-高电平锁存器端输出信号；13-低电平锁存器端输出信号；14-高电平时钟门控端输出信号；15-低电平时钟门控端输出信号。
具体实施方式
以下结合附图和具体实施例对本发明提出的标准单元库的测试方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
请参考图3，本发明实施例提供一种标准单元库的测试方法，包括以下步骤：
步骤S1：提供标准单元库，所述标准单元库包括组合逻辑单元和时序逻辑单元；
步骤S2：对所述组合逻辑单元和所述时序逻辑单元输入测试信号，以得到组合逻辑单元输出信号和时序逻辑单元输出信号；
步骤S3：分别选取所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；
步骤S4：将选取的所述组合逻辑单元输出信号中的数据与一组合逻辑测试数据比较，以及将选取的所述时序逻辑单元输出信号中的数据与一时序逻辑测试数据比较，以测试所述组合逻辑单元和所述时序逻辑单元的功能是否正常。
其中，所述组合逻辑测试数据通过测试所述组合逻辑单元的电压信号得到；所述时序逻辑测试数据通过测试所述时序逻辑单元的电压信号得到。
在步骤S1中，所述组合逻辑单元包括组合逻辑输入端口，所述时序逻辑单元包括触发器端、高电平锁存器端、低电平锁存器端、高电平门控时钟端和低电平门控时钟端；所述触发器端包括第一时钟信号端口、触发功能信号端口、时序数据信号端口和扫描信号端口；所述高电平锁存器端包括第一锁存信号端口和第一数据信号端口；所述低电平锁存器端包括第二锁存信号端口和第二数据信号端口；所述高电平门控时钟端包括第一时钟信号端口、第一门控使能信号端口和第二门控使能信号端口；所述低电平门控时钟端包括第二时钟信号端口、第三门控使能信号端口和第四门控使能信号端口。
在步骤S2中，对所述组合逻辑单元和所述时序逻辑单元输入测试信号，以得到组合逻辑单元输出信号和时序逻辑单元输出信号；优选的，所述测试信号为周期性信号，且所述测试信号的占空比为1/2。所述测试信号包括信号A1～An+x+y。所述信号A1～An可以为周期性信号，并且其周期呈2m逐渐变大，m＞1，且m表示为正整数。比如信号A1的周期为t，延时为-1/4t；信号A2的周期为25t，延时-16t；信号A3的周期为26t，延时8t；信号A4的周期为27t，延时8t；信号A5的周期为28t，延时8t；信号A6～An的周期为29t-2n+2t；信号An+1～An+x+1的周期为24t，延时-4t～x-4t；信号An+x+2～An+X+y的周期为24t，延时-2.5t～y-2.5t。其中，A表示为信号，n表示为所述信号的序号，n＞5，x＞1，y＞1。
在本申请的实施例中，对所述组合逻辑单元输入所述信号A1～An，对所述时序逻辑单元输入所述信号A1～A5和An+1～An+X+y，即所述组合逻辑单元和所述时序逻辑单元可以共用一部分信号，由此减少测试向量，提高工作效率。
在步骤S3中，分别选取所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；具体的，选取方法包括：选取1/8t至2n+3t的时间段内，每间隔1/4t的测试信号所对应的所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；选取的所述测试信号至少为2n+5个所述信号。其中，n＞1，t表示为所述测试信号的周期。在本申请的实施例中，可以通过VIVA软件选取所述信号。
在步骤S4中，将选取的所述组合逻辑单元输出信号中的数据与一组合逻辑测试数据比较，以及将选取的所述时序逻辑单元输出信号中的数据与一时序逻辑测试数据比较，以测试所述组合逻辑单元和所述时序逻辑单元的功能是否正常。具体的,所述组合逻辑单元包括组合逻辑输入端口，测试所述组合逻辑单元的功能是否正常的方法包括:通过所述组合逻辑输入端口对所述组合逻辑单元输入所述信号A1～An，以得到所述组合逻辑单元输出信号；若选取的所述组合逻辑单元输出信号中的数据与所述组合逻辑测试数据相同，则判断所述组合逻辑单元的功能正常。
在本申请的实施例中，所述时序逻辑单元包括触发器端、高电平锁存器端、低电平锁存器端、高电平门控时钟端和低电平门控时钟端；其中，所述触发器端、所述高电平锁存器端、所述低电平锁存器端、所述高电平门控时钟端和所述低电平门控时钟端均包括多个端口，通过多个所述端口对所述时序逻辑单元输入所述信号A1～A5和An+1～An+X+y，以得到所述时序逻辑单元输出信号。进一步的，所述触发器端包括第一时钟信号端口、触发功能信号端口、时序数据信号端口和扫描信号端口；所述高电平锁存器端包括第一锁存信号端口和第一数据信号端口；所述低电平锁存器端包括第二锁存信号端口和第二数据信号端口；所述高电平门控时钟端包括第一时钟信号端口、第一门控使能信号端口和第二门控使能信号端口；所述低电平门控时钟端包括第二时钟信号端口、第三门控使能信号端口和第四门控使能信号端口。更进一步的，所述触发功能信号端口包括第一触发功能信号端口、第二触发功能信号端口、第三触发功能信号端口和第四触发功能信号端口。
所述时序逻辑单元输出信号包括触发器端输出信号、高电平锁存器端输出信号、低电平锁存器端输出信号、高电平门控时钟端输出信号和低电平门控时钟端输出信号。
在本申请的实施例中，测试所述时序逻辑单元的功能包括：测试所述触发器端的置1、置0、和保持功能；测试所述高电平锁存器端和所述低电平锁存器端的跳变功能；测试所述高电平门控时钟端和所述低电平门控时钟端的跳变功能。
请参考图4-图6，图4-图6为本发明实施例提供的对触发器端的功能测试的示意图；测试所述触发器端的置1、置0和保持功能的方法包括：通过所述第一时钟信号端口、所述第一功能信号端口、第二功能信号端口、所述第三功能信号端口和所述第四功能信号端口输入所述信号A1～A5、通过所述时序数据端口和所述扫描信号端口输入所述信号An+1～An+X+y，以得到所述触发器端输出信号。
如图4和图5所示，图4和图5均为触发器端的置0和置1功能测试的示意图。其中，图4为所述触发器端存储信号An+1的示意图，输入不同状态的信号测试所述触发器的置0和置1功能的示意图。所述触发器端可以为同步触发器端或者异步触发器端。所述信号An+1～An+X+y可以为时序数据信号，所述信号A2～A3为高电平，以及所述信号An+1～An+X+y为低电平时，所述触发器端置0；所述信号A2从所述高电平变为低电平时，若所述触发器端输出信号的数值为1，则判断为所述触发器端的置1功能正常。进一步的，若所述触发器端输出信号在所述信号A1的上升沿或者下升沿跳变为1，则判断为异步触发器端，若所述触发器端为异步触发器端，则输出第一种触发器端输出信号11a。若所述触发器端输出信号随所述信号A2跳变为1，则判断为同步触发器端。若所述触发器端为同步触发器端，则输出第二种触发器端输出信号11b。
请继续参考图4和图5，所述信号A2～A3和所述信号An+1～An+X+y均为高电平时，能够使所述触发器端置1；所述信号A3从所述高电平变为低电平时，若所述触发器端输出信号的数值为0，则判断为所述触发器端的置0功能正常；进一步的，若所述触发器端输出信号在所述信号A1的上升沿或者下升沿跳变为0，则判断为异步触发器端；若所述触发器端为异步触发器端，则输出第一种触发器端输出信号11a。若所述触发器端输出信号随所述信号A3的跳变立即跳变为0，则判断为为同步触发器端，若所述触发器端为同步触发器端，则输出第二种触发器端输出信号11b。如图4所示，所述信号A2～A3为高电平以及所述信号An+1～An+1+x为低电平时，所述触发器端先置0，当所述信号A2跳变为低电平时，所述触发器端置1。当所述信号A2～A3以及所述信号An+1～An+1+x均为高电平时，所述触发器端先置1，当所述信号A3跳变为低电平时，所述触发器端置0。如图5所示，当所述信号A2～A3为高电平以及所述信号An+X+2～An+x+y为低电平时，所述触发器端先置0，当所述信号A2跳变为为低电平时，所述触发器端置1；当所述信号A2～A3为高电平以及所述信号An+x+2～An+x+y为高电平时，所述触发器端先置1，当所述信号A3跳变为为低电平时，所述触发器端置0。
请参考图6，其为触发器端的保持功能测试的示意图；当所述信号A2～A3由至少一个为低电平信号变化至均为高电平信号，以及所述信号A4为高电平时，所述触发器输出端输出的信号状态保持不变，则判断为所述触发器端的保持功能正常。其中，所述触发器端输出的信号状态可以为低电平或者可以为高电平。
请参考图7，其为本发明实施例提供的对高电平锁存器端和低电平锁存器端的功能测试的示意图；在本申请的实施例中，测试所述高电平锁存器端和所述低电平锁存器端跳变功能的方法包括：通过所述第二锁存信号端口输入所述信号A1，通过所述第二数据信号端口输入所述信号An+x+2，以得到所述高电平锁存器端输出信号12；所述信号A1为高电平时，所述信号An+x+2跳变为高电平或者低电平，若所述信号An+x+2跳变为高电平时，所述高电平锁存器输出信号12随所述信号An+x+2跳变为高电平，若所述信号An+x+2跳变为低电平时，所述高电平锁存器输出信号随所述信号An+x+2跳变为低电平，则判断为所述高电平锁存器端的功能正常。
通过所述第一锁存信号端口输入所述信号A1，通过所述第一数据信号端口输入所述信号An+1，以得到所述低电平锁存器端输出信号；所述信号A1为低电平时，所述信号An+1跳变为高电平或者低电平，若所述信号An+1跳变为高电平时，所述低电平锁存器端输出信号13随所述信号An+1跳变为高电平，若所述信号An+1跳变为低电平时，所述低电平锁存器端输出信号14随所述信号An+1跳变为低电平，则判断为所述低电平锁存器端的跳变功能正常。
请参考图8，其为本发明实施例提供的对高电平时钟门控端和低电平时钟门控端的功能测试的示意图；测试所述高电平门控时钟端的所述低电平门控时钟端的跳变功能的方法包括：
通过所述第二时钟端口输入所述信号A1，通过所述第三门控使能信号端口输入所述信号An+x+2，以及通过所述第四门控使能信号端输入所述信号An+1，以得到所述高电平门控时钟端输出信号14；所述信号A1为高电平时，所述信号An+x+2跳变为高电平或者低电平，若所述信号An+x+2跳变为高电平时，所述高电平门控时钟端输出信号随所述信号An+x+2跳变为高电平，若所述信号An+x+2跳变为低电平时，所述高电平门控时钟端输出信号14随所述信号An+x+2跳变为低电平，则判断为所述高电平门控时钟端的跳变功能正常。
通过所述第一时钟端口输入所述信号A1，通过所述第一门控使能信号端口输入所述信号An+1，通过所述第二门控使能信号端口输入所述信号An+x+2以得到所述低电平门控时钟端输出信号15；若所述信号A1为低电平时，且所述信号An+1跳变为高电平或者低电平，若所述信号An+1跳变为高电平时，所述低电平门控时钟端输出信号随所述信号An+1跳变为高电平，若所述信号An+1跳变为低电平时，所述低电平门控时钟端输出信号15随所述信号An+1跳变为低电平，则判断为所述低电平门控时钟端的跳变功能正常。
综上可见，在本发明提供的标准单元库的测试方法中，通过对所述组合逻辑单元和所述时序逻辑单元输入测试信号，以得到组合逻辑单元输出信号和时序逻辑单元输出信号；分别选取所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；以及将选取的所述组合逻辑单元输出信号中的数据与一组合逻辑测试数据比较，以及将选取的所述时序逻辑单元输出信号中的数据与一时序逻辑测试数据比较，以测试所述组合逻辑单元和所述时序逻辑单元的功能是否正常。由此，通过所述测试信号测试所述组合逻辑单元和所述时序逻辑单元的功能，从而减少测试向量，提高工作的效率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种标准单元库的测试方法，其特征在于，包括：
提供标准单元库，所述标准单元库包括组合逻辑单元和时序逻辑单元；
对所述组合逻辑单元和所述时序逻辑单元输入测试信号，以得到组合逻辑单元输出信号和时序逻辑单元输出信号，其中，所述测试信号包括信号A1～An+x+y,对所述组合逻辑单元输入所述信号A1～An，对所述时序逻辑单元输入所述信号A1～A5和An+1～An+x+y，A表示为信号，n表示为所述信号的序号，n＞5，x＞1，y＞1；
分别选取所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；
将选取的所述组合逻辑单元输出信号中的数据与一组合逻辑测试数据比较，以及将选取的所述时序逻辑单元输出信号中的数据与一时序逻辑测试数据比较，以测试所述组合逻辑单元和所述时序逻辑单元的功能是否正常；
其中，所述组合逻辑测试数据通过测试所述组合逻辑单元的电压信号得到；所述时序逻辑测试数据通过测试所述时序逻辑单元的电压信号得到。
2.如权利要求1所述的标准单元库的测试方法，其特征在于，所述测试信号为周期性信号，且所述测试信号的占空比为1/2。
3.如权利要求1所述的标准单元库的测试方法，其特征在于，选取组合逻辑单元输出信号和时序逻辑单元输出信号中的数据的方法包括：选取1/8t至2n+3t的时间段内，每间隔1/4t的测试信号所对应的所述组合逻辑单元输出信号和所述时序逻辑单元输出信号中的数据；其中，n＞1，t表示为所述测试信号的周期。
4.如权利要求1所述的标准单元库的测试方法，其特征在于，所述组合逻辑单元包括组合逻辑输入端口，测试所述组合逻辑单元功能是否正常的方法包括：
通过所述组合逻辑输入端口对所述组合逻辑单元输入所述信号A1～An，以得到所述组合逻辑单元输出信号；
若选取的所述组合逻辑单元输出信号中的数据与所述组合逻辑测试数据相同，则判断所述组合逻辑单元的功能正常。
5.如权利要求1所述的标准单元库的测试方法，其特征在于，所述时序逻辑单元包括触发器端、高电平锁存器端、低电平锁存器端、高电平门控时钟端和低电平门控时钟端；其中，所述触发器端、所述高电平锁存器端、所述低电平锁存器端、所述高电平门控时钟端和所述低电平门控时钟端均包括多个端口，通过所述多个端口对所述时序逻辑单元输入所述信号A1～A5和An+1～An+x+y，以得到所述时序逻辑单元输出信号。
6.如权利要求5所述的标准单元库的测试方法，其特征在于，所述触发器端包括第一时钟信号端口、触发功能信号端口、时序数据信号端口和扫描信号端口；
所述高电平锁存器端包括第一锁存信号端口和第一数据信号端口；
所述低电平锁存器端包括第二锁存信号端口和第二数据信号端口；
所述高电平门控时钟端包括第一时钟信号端口、第一门控使能信号端口和第二门控使能信号端口；
所述低电平门控时钟端包括第二时钟信号端口、第三门控使能信号端口和第四门控使能信号端口。
7.如权利要求6所述的标准单元库的测试方法，其特征在于，所述触发功能信号端口包括第一触发功能信号端口、第二触发功能信号端口、第三触发功能信号端口和第四触发功能信号端口。
8.如权利要求5所述的标准单元库的测试方法，其特征在于，所述时序逻辑单元输出信号包括触发器端输出信号、高电平锁存器端输出信号、低电平锁存器端输出信号、高电平门控时钟端输出信号和低电平门控时钟端输出信号。
9.如权利要求7所述的标准单元库的测试方法，其特征在于，测试所述时序逻辑单元的功能包括：
测试所述触发器端的置1、置0和保持功能；
测试所述高电平锁存器端和所述低电平锁存器端的跳变功能；
测试所述高电平门控时钟端和所述低电平门控时钟端的跳变功能。
10.如权利要求9所述的标准单元库的测试方法，其特征在于，测试所述触发器端的置1、置0、和保持功能的方法包括：通过所述第一时钟信号端口、所述第一触发功能信号端口、第二触发功能信号端口、所述第三触发功能信号端口和所述第四触发功能信号端口输入所述信号A1～A5、通过所述时序数据信号端口和所述扫描信号端口输入所述信号An+1～An+x+y，以得到所述触发器端输出信号；
其中，所述信号A2～A3为高电平以及所述信号An+1～An+x+y为低电平时，能够使所述触发器端置0；所述信号A2从所述高电平变为低电平时，若所述触发器端输出信号的数值为1，则判断为所述触发器端的置1功能正常；
所述信号A2～A3和所述信号An+1～An+x+y均为高电平时，能够使所述触发器端置1；所述信号A3从所述高电平变为低电平时，若所述触发器端输出信号的数值为0，则判断为所述触发器端的置0功能正常；
当所述信号A2～A3由至少一个为低电平信号变化至均为高电平信号，以及所述信号A4为高电平时，所述触发器输出端输出的信号状态保持不变，则判断为所述触发器端的保持功能正常。
11.如权利要求9所述的标准单元库 的测试方法，其特征在于，测试所述高电平锁存器端和所述低电平锁存器端跳变功能的方法包括：
通过所述第二锁存信号端口输入所述信号A1，通过所述第二数据信号端口输入所述信号An+x+2，以得到所述高电平锁存器端输出信号；所述信号A1为高电平时，所述信号An+x+2跳变为高电平或者低电平，若所述信号An+x+2跳变为高电平时，所述高电平锁存器输出信号随所述信号An+x+2跳变为高电平，若所述信号An+x+2跳变为低电平时，所述高电平锁存器输出信号随所述信号An+x+2跳变为低电平，则判断为所述高电平锁存器端的功能正常；
通过所述第一锁存信号端口输入所述信号A1，通过所述第一数据信号端口输入所述信号An+1，以得到所述低电平锁存器端输出信号；所述信号A1为低电平时，所述信号An+1跳变为高电平或者低电平；若所述信号An+1跳变为高电平时，所述低电平锁存器端输出信号随所述信号An+1跳变为高电平，若所述信号An+1跳变为低电平时，所述低电平锁存器端输出信号随所述信号An+1跳变为低电平，则判断为所述低电平锁存器端的跳变功能正常。
12.如权利要求9所述的标准单元库 的测试方法，其特征在于，测试所述高电平门控时钟端的所述低电平门控时钟端的跳变功能的方法包括：
通过所述第二时钟信号 端口输入所述信号A1，通过所述第三门控使能信号端口输入所述信号An+x+2，以及通过所述第四门控使能信号端输入所述信号An+1，以得到所述高电平门控时钟端输出信号；所述信号A1为高电平时，所述信号An+x+2跳变为高电平或者低电平，若所述信号An+x+2跳变为高电平时，所述高电平门控时钟端输出信号随所述信号An+x+2跳变为高电平，若所述信号An+x+2跳变为低电平时，所述高电平门控时钟端输出信号随所述信号An+x+2跳变为低电平，则判断为所述高电平门控时钟端的跳变功能正常；
通过所述第一时钟信号 端口输入所述信号A1，通过所述第一门控使能信号端口输入所述信号An+1，通过所述第二门控使能信号端口输入所述信号An+x+2，以得到所述低电平门控时钟端输出信号；所述信号A1为低电平时，所述信号An+1跳变为高电平或者低电平，若所述信号An+1跳变为高电平时，所述低电平门控时钟端输出信号随所述信号An+1跳变为高电平，若所述信号An+1跳变为低电平时，所述低电平门控时钟端输出信号随所述信号An+1跳变为低电平，则判断为所述低电平门控时钟端的跳变功能正常。
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