CN107565936A - 一种输入时钟稳定电路的逻辑实现装置 - Google Patents

Abstract

一种输入时钟稳定电路的逻辑实现装置，其用于数字逻辑电路中，包括时钟延时稳定电路模块，所述时钟延时稳定电路模块包括时钟信号输入端clk_in、时钟信号输出端clk_out、多个级联的分频单元、延时稳定单元和时钟门控单元Clock_Gating_Cell。本发明使得输入数字逻辑芯片中的时钟信号一段时间稳定以后，数字逻辑芯片内部的D触发器才得到时钟信号。此外，本发明支持DFT测试，测试模式控制信号test_mode使该数字逻辑电路模块的输出clk_out等于输入clk_in，以确保数字逻辑电路模块的时钟完全可控。

Description

一种输入时钟稳定电路的逻辑实现装置

技术领域

本发明涉及集成电路技术领域，尤其涉及属于芯片硬件的逻辑设计，特 别地涉及一种输入时钟稳定电路的逻辑实现装置。

背景技术

请参阅图1，图1所示为现有技术中数字逻辑电路芯片的等效电路图。 如图所示，数字逻辑电路芯片按照结构特点不同分为两大类：组合逻辑电路 模块(简称组合电路模块)和时序逻辑电路模块(简称时序电路模块)。数字 逻辑电路芯片中的时序逻辑电路模块是具有记忆功能的逻辑电路，记忆元件 一般采用D触发器(D type flip-flop，简称DFF)。

D触发器应用很广，可用做数字信号的寄存、移位寄存、分频和波形发 生器等。D触发器是一个具有记忆功能的，具有两个稳定状态(0或1)的 信息存储器件，是构成多种时序逻辑电路模块中的最基本逻辑单元，也是数 字逻辑电路模块中一种重要的单元电路。D触发器的触发方式一般是时钟边 沿触发方式。

D触发器在时钟信号作用下，输出结果根据输入端D的状态而改变。D 触发器在时钟脉冲(Clock Pulse，简称CP)的前沿(正跳变0→1)发生翻 转，D触发器的状态取决于CP的脉冲上升沿到来之前输入端D的状态(即 状态＝D)。也就是说，D触发器具有置0和置1两种输出功能，且在CP＝1 期间对时序逻辑电路具有维持阻塞作用，在CP＝1期间，输入端D的数据状 态变化，不会影响D触发器的输出状态。

数字逻辑芯片的同步电路都是依赖于统一的时钟控制，原则上需要从数 字逻辑芯片外输入时钟。一般地，在数字逻辑芯片上电初始化过程中，数字 逻辑芯片中的系统时钟信号的品质不一定好，这时候输入数字逻辑芯片中的 时钟信号，如果直接送给D触发器的触发端C，有可能导致芯片逻辑失控。

为避免上述情况发生，通常需增加时钟延时稳定电路模块，以使输入数 字逻辑芯片中的时钟信号经过一段时间稳定以后，内部的D触发器才得到输 入数字逻辑芯片中的时钟信号。

在现有技术中的时钟延时稳定电路模块通常使用常规的多位计数器做比 较，计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数， 还常用作数字逻辑芯片中的定时、分频和执行数字运算以及其它特定的逻辑 功能。计数器种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲 源来分，有同步计数器和异步计数器等。然而，多位计数器的时钟上限往往 依赖于具体多位计数器的位数。

目前业界的时钟延时稳定电路模块设计也可以采用以下两种包含多个D 触发器方案来实现：

①、一种时钟延时稳定电路模块是常规带复位电路的D触发器来实现， 但在芯片的异步复位工作过程中，常规带复位电路的D触发器中的时钟/复位 功能可能出现相互死锁的情况；

②、另一种时钟延时稳定电路模块是使用无复位功能的D触发器设计， 则D触发器的上电初值不确定，难以处理可测试性设计(Design for Testability，缩写为DFT)逻辑。

发明内容

本发明的目的在于提供一种输入时钟稳定电路的逻辑实现装置，使用特 定时钟延时稳定电路模块，使得输入数字逻辑芯片中的时钟信号一段时间稳 定以后，数字逻辑芯片内部的D触发器才得到时钟信号。

为实现上述目的，本发明的技术方案如下：

一种输入时钟稳定电路的逻辑实现装置，用于数字逻辑电路中，其包括 时钟延时稳定电路模块，所述时钟延时稳定电路模块包括时钟信号输入端 clk_in、时钟信号输出端clk_out、M个级联的分频单元、延时稳定单元和时 钟门控单元Clock_Gating_Cell；每个所述分频单元包括1个D触发器和一 个反向器inv，输入时钟PAD_CLOCK直接到作为所述时钟信号输入端clk_in 的所述D触发器的C输入端，所述D触发器的输出端Q经过所述反相器inv送到所述D触发器的D输入端，其中，M个所述D触发器的输出端Q分别 输出Q0、Q1、Q2、…QM-1，Q0为输入PAD_CLOCK的2分频；Q1为输 入时钟PAD_CLOCK的4分频，Q2为输入时钟PAD_CLOCK的8分频…， 以此类推，所述分频单元的输出QM-1为输入时钟PAD_CLOCK的2^M分频；其中，M为大于等于1的正整数；

优选地，所述延时稳定单元连接在所述M个级联的分频单元和所述时钟 门控单元Clock_Gating_Cell之间，所述延时稳定单元根据预定延时时间和 所述Q M-1，进一步延时得到标志count_full，所述时钟门控单元基于所述 标志count_full和输入时钟PAD_CLOCK，控制所述时钟信号输出端clk_out 输出滤波后的时钟信号。

优选地，所述的M值为3，所述第三个D触发器的输出Q2为输入时钟 PAD_CLOCK的8分频。

优选地，所述的M值为8，所述第八个D触发器的输出Q7为输入时钟 PAD_CLOCK的128分频。

优选地，所述延时稳定单元Clock_Gating_Cell包括计数器和比较器； 所述计数器用于初始化和计数获得标志count_full的预定延迟时间，所述比 较器用于监测是否获得标志count_full。

优选地，所述时钟门控单元Clock_Gating_Cell包括第一选择器和一个 D触发器，所述第一选择器用于将所述延时稳定单元输出的滤波后时钟信号 与所述时钟信号输入端clk_in作选通后稳定输出，所述D触发器将所述第一 选择器输出的信号与时钟信号输入端clk_in进行同步后，输出稳定的滤波后 的时钟信号。

优选地，所述D触发器至少一个为无复位触发器。

优选地所述的输入时钟稳定电路的逻辑实现装置，其还包括测试模式控 制单元；所述测试模式控制单元将滤波后的时钟信号与原始的输入时钟 PAD_CLOCK用测试模式控制信号test_mode作选通，以使时钟信号输出端 clk_out输出支持DFT的测试模式的时钟信号。

优选地，所述测试模式控制单元由第二选择器实现。

优选地，所述第二选择器为边缘敏感时钟门控电路。

从上述技术方案可以看出，本发明输入时钟稳定电路的逻辑实现装置所 采用的技术方案，具有如下有益效果：

①、使用简单二分频先行降低了实际工作时钟频率；并且，简单二分频 的分频系数可以调整，延时计数器的阈值也可以调整；

②、可以部分使用无复位功能的D触发器，极限工作频率可以更高；也 可以自动进入稳定状态；即由于时钟/复位没有交互，本方案数字逻辑芯片中 的电路时钟/复位不会死锁，可以稳定地输出clk_out；

③、支持DFT测试，通过使用测试模式控制信号test_mode，使得在测 试模式下，输入时钟稳定电路的逻辑实现装置的输出clk_out等于输入 clk_in，从而使后续数字逻辑芯片电路中的时钟C完全可控；

④、可以用工艺库的LATCH锁存，也可以使用常规标准单元实现时钟 门控Clock_Gating_Cell功能。

附图说明

图1所示为数字逻辑电路的等效模型示意图

图2所示为本发明输入时钟稳定电路的逻辑实现装置的框图

图3所示为本发明输入时钟稳定电路的逻辑实现装置的结构示意图

图4所示为本发明输入时钟稳定电路的逻辑实现装置已较佳实施例的电 路示意图

具体实施方式

下面结合附图2-图4，对本发明的具体实施方式作进一步的详细说明。

请参阅图2，图2所示为本发明输入时钟稳定电路的逻辑实现装置的框 图。如图2所示，该时钟延时稳定电路模块用于数字逻辑电路中，其可以包 括测试模式输入端test_mode、时钟信号输入端clk_in、时钟信号输出端 clk_out。本发明所采用时钟延时稳定电路模块，可以使得时钟信号输入端 clk_in输入时钟在上电后过一段时间稳定后，内部的D触发器才得到时钟信 号clk_in的驱动。

下面将输入时钟稳定电路的逻辑实现装置分成四个功能模块(M个级联 的分频单元、延时稳定单元、时钟门控单元和测试模式控制单元)进行具体 详细地说明。

在本发明的实施例中，时钟延时稳定电路模块包括时钟信号输入端 clk_in、时钟信号输出端clk_out、M个级联的分频单元、延时稳定单元和时 钟门控单元。M个分频单元的输出端Q分别输出Q0、Q1、Q2、…Q_M-1， Q0为输入PAD_CLOCK的二分频；Q1为输入时钟PAD_CLOCK的4分频， Q2为输入时钟PAD_CLOCK的8分频…，以此类推，分频单元的最后输出 Q_M-1为输入时钟PAD_CLOCK的2^M分频；其中，M为大于等于1的正整数。

也就是说，如果M值为3，第三个D触发器的输出Q2为输入时钟 PAD_CLOCK的8分频。如果M值为8，第八个D触发器的输出Q7为输入 时钟PAD_CLOCK的256分频。

具体地，请参阅图3，图3所示为本发明输入时钟稳定电路的逻辑实现 装置的结构示意图。如图所示，在本实施例中，在三个级联的分频单元中， 每个分频单元包括一个D触发器(D触发器1、D触发器2或D触发器3) 和一个反向器inv，输入时钟PAD_CLOCK直接到作为时钟信号输入端clk_in 的D触发器1的C输入端，D触发器1的输出端Q经过反相器inv送到D触发器1的D输入端，其中，三个D触发器1的输出结果如下：Q0为输入 PAD_CLOCK的2分频；Q1为输入时钟PAD_CLOCK的4分频，Q2为输 入时钟PAD_CLOCK的8分频。

如图3所示，该延时稳定单元连接在三个级联的分频单元和时钟门控单 元之间，延时稳定单元根据预定延时时间和Q2，进一步延时得到标志 count_full，时钟门控单元基于标志count_full和和输入时钟PAD_CLOCK， 控制时钟信号输出端clk_out输出滤波后的时钟信号。

进一步地，请参阅图4，图4所示为本发明输入时钟稳定电路的逻辑实 现装置一较佳实施例的电路示意图。在本实施例中，M的取值为8。如图所 示，八个级联的D触发器分别为D触发器11、D触发器12、D触发器13、 D触发14、D触发器15、D触发器16、D触发器17和D触发器18。此时， 第八个D触发器的输出Q7为输入时钟PAD_CLOCK的256分频。且八个 级联的D触发器的输出分别clk_1、clk_2、clk_3、clk_4、clk_5、clk_6、 clk_7和clk_8。此时，clk_8为输入时钟PAD_CLOCK的256分频。

该延时稳定单元包括计数器cmp 4和比较器counter 5；计数器cmp 4 用于初始化和计数获得标志count_full的延迟时间，比较器counter 5用于监 测是否获得标志count_full。在本实施例中，标志count_full的延迟时间可以 根据需要自行定义，该计数器的时钟上限并不依赖于计数器的具体位数。

时钟门控单元Clock_Gating_Cell 6基于上述标志count_full和输入时钟 PAD_CLOCK，控制时钟信号输出端clk_out输出需输入数字逻辑电路中的 时钟信号(滤波后的时钟信号)。在本实施例中，如图4所示，该时钟门控单 元Clock_Gating_Cell 6包括第一选择器12和一个D触发器13，第一选择 器12用于将延时稳定单元输出的与输入时钟信号clk_in(在本实施例中，时 钟信号clk_in为clk_8)作选通后稳定输出，D触发器13将第一选择器12输出的信号与时钟信号clk_in(在本实施例中，时钟信号clk_in为clk_8)进 行同步后，输出稳定的滤波后的时钟信号。

此外，在本发明的实施例中，可以用工艺库的LATCH锁存技术，也可 以使用常规标准单元实现时钟门控单元Clock_Gating_Cell功能。

为支持可测试性设计DFT测试模式，并兼容数字逻辑电路模块的其它设 计要求，需增加一个测试模式选择单元，以完成上述两种需求之间的切换。 在本发明的实施例中，测试模式选择单元可以采用一个选择器完成。

再请参阅图4，测试模式控制单元将时钟延时稳定后时钟信号输出端 clk_out的时钟信号与原始输入数字逻辑电路中的时钟信号用测试模式控制 信号test_mode作选通，以输出支持DFT的输出端clk_out信号。在本实施 例中，该选择器可以为边缘敏感时钟门控电路(SEN_CKGTPL)。

此外，还需强调的是，上述数字逻辑电路模块中的D触发器可以使用无 复位触发器，相比常规带复位电路D触发器，这些数字逻辑电路模块可以工 作在更高的频率。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明 的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构 变化，同理均应包含在本发明的保护范围内。

Claims (9)

1.一种输入时钟稳定电路的逻辑实现装置，用于数字逻辑电路中，其特征在于，包括时钟延时稳定电路模块，所述时钟延时稳定电路模块包括时钟信号输入端clk_in、时钟信号输出端clk_out、M个级联的分频单元、延时稳定单元和时钟门控单元Clock_Gating_Cell；每个所述分频单元包括1个D触发器和一个反向器inv，输入时钟PAD_CLOCK直接到作为所述时钟信号输入端clk_in的所述D触发器的C输入端，所述D触发器的输出端Q经过所述反相器inv送到所述D触发器的D输入端，其中，M个所述D触发器的输出端Q分别输出Q0、Q1、Q2、…QM-1，Q0为输入PAD_CLOCK的2分频；Q1为输入时钟PAD_CLOCK的4分频，Q2为输入时钟PAD_CLOCK的8分频…，以此类推，所述分频单元的输出QM-1为输入时钟PAD_CLOCK的2^M分频；其中，M为大于等于1的正整数；

所述延时稳定单元连接在所述M个级联的分频单元和所述时钟门控单元Clock_Gating_Cell之间，所述延时稳定单元根据预定延时时间和QM-1，进一步延时得到标志count_full，所述时钟门控单元基于所述标志count_full和输入时钟PAD_CLOCK，控制所述时钟信号输出端clk_out输出滤波后的时钟信号。

2.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述的M值为3，所述第三个D触发器的输出Q2为输入时钟PAD_CLOCK的8分频。

3.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述的M值为8，所述第八个D触发器的输出Q7为输入时钟PAD_CLOCK的128分频。

4.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述延时稳定单元Clock_Gating_Cell包括计数器和比较器；所述计数器用于初始化和计数获得标志count_full的预定延迟时间，所述比较器用于监测是否获得标志count_full。

5.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述时钟门控单元Clock_Gating_Cell包括第一选择器和一个D触发器，所述第一选择器用于将所述延时稳定单元输出的滤波后时钟信号与所述时钟信号输入端clk_in作选通后稳定输出，所述D触发器将所述第一选择器输出的信号与时钟信号输入端clk_in进行同步后，输出稳定的滤波后的时钟信号。

6.根据权利要求1所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述D触发器至少一个为无复位触发器。

7.根据权利要求1-6任意一个所述的输入时钟稳定电路的逻辑实现装置，其特征在于，还包括测试模式控制单元；所述测试模式控制单元将滤波后的时钟信号与原始的输入时钟PAD_CLOCK用测试模式控制信号test_mode作选通，以使时钟信号输出端clk_out输出支持DFT的测试模式的时钟信号。

8.根据权利要求7所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述测试模式控制单元由第二选择器实现。

9.根据权利要求8所述的输入时钟稳定电路的逻辑实现装置，其特征在于，所述第二选择器为边缘敏感时钟门控电路。