CN114417760A - 包含时钟门控电路的触发单元 - Google Patents

Abstract

本申请公开了包含时钟门控电路的触发单元。该触发单元包括：边沿触发器以及时钟门控电路，时钟门控电路根据时钟控制信号启用或屏蔽第一时钟信号以产生第二时钟信号和第三时钟信号，第二时钟信号和第三时钟信号彼此反相，并且，第二时钟信号提供边沿触发器的触发边沿，时钟门控电路至少在时钟控制信号从有效状态翻转至无效状态的时钟周期中，将第二时钟信号和第三时钟信号维持为各自的预定电平。该触发单元中的时钟门控电路提供彼此反相的第二时钟信号和第三时钟信号，不仅可以消除第二时钟信号和第三时钟信号的毛刺，以及减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗，而且可以减少边沿触发器的逻辑元件数量和降低边沿触发器的功耗。

Description

包含时钟门控电路的触发单元

技术领域

本发明涉及集成电路技术，更具体地，涉及包含时钟门控电路的触发单元。

背景技术

电子设计自动化软件（EDA）是集成电路的功能设计、综合、验证、物理设计等流程的重要工具。在数字电路设计EDA中，标准单元库是集成电路芯片后端设计过程中的基础部分。采用预先设计好的优化的库单元进行自动逻辑综合和版图布局布线，可以提高设计效率。经过优化的库单元可以提高电路性能和降低功耗。

在集成电路的数字部分中，采用门电路将多个信号经过组合逻辑产生逻辑运算结果，采用边沿触发器存储逻辑运算结果。按照逻辑运算的不同，门电路可以分为与门、或门、非门、与非门、或门、与或门、异或门等。门电路的逻辑运算结果例如是脉冲信号，基于脉冲信号产生与逻辑状态相对应的稳态电平信号。

边沿触发器是具有记忆功能的信息存储器件，用于存储记忆逻辑运算结果。例如，边沿触发器是构成多种时序数字电路模块中的最基本逻辑单元，在数字电路模块中是一种重要的单元电路。参见图1和图2，根据边沿触发器的类型，边沿触发器110在时钟信号的上升沿或下降沿触发，允许输入数据从输入端传输到输出端以获得输出数据。边沿触发器110例如是D型触发器。例如，D型触发器在时钟信号的触发边沿传输数据，在下一次触发边沿前维持数据不变。

边沿触发器的功耗包括静态功耗和动态功耗，其中，静态功耗主要由泄漏电流引起，动态功耗主要由信号翻转功耗引起。边沿触发器的数据信号翻转导致后级组合逻辑产生附加的数据功耗，时钟信号的翻转也会产生边沿触发器自身的时钟功耗。

因此，期望对数字电路EDA标准单元库中的边沿触发器进行优化设计，进一步降低边沿触发器的动态功耗。

发明内容

鉴于上述问题，本发明的目的在于提供包含时钟门控电路的触发单元，时钟门控电路提供彼此反相的第二时钟信号和第三时钟信号，利用时钟门控电路在时钟控制信号翻转周期中的电路特性以减少逻辑元件数量和降低静态功耗和动态功耗。

根据本发明，提供一种触发单元，包括：边沿触发器，包括数据输入端、数据输出端、第一时钟输入端和第二时钟输入端；以及时钟门控电路，包括输入端、第一输出端、第二输出端和控制端，所述时钟门控电路的控制端接收时钟控制信号，输入端接收第一时钟信号，第一输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端之一耦接以提供第二时钟信号，第二输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端中另一个耦接以提供第三时钟信号，其中，所述时钟门控电路根据所述时钟控制信号启用或屏蔽所述第一时钟信号以产生所述第二时钟信号和所述第三时钟信号，所述第二时钟信号和所述第三时钟信号彼此反相，并且，所述第二时钟信号提供所述边沿触发器的触发边沿，所述时钟门控电路至少在所述时钟控制信号从有效状态翻转至无效状态的时钟周期中，将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。

优选地，所述边沿触发器根据所述第一时钟输入端和所述第二时钟输入端的耦接方式配置为上升沿触发器和下降沿触发器之一。

优选地，在所述时钟控制信号维持无效状态的时钟周期中，所述时钟门控电路将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。

优选地，在所述时钟控制信号从无效状态翻转为有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。

优选地，在所述时钟控制信号维持有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。

优选地，所述第一时钟信号的时钟周期包括连续的第一电平阶段和第二电平阶段，所述时钟控制信号在所述第一时钟信号的第一电平阶段从有效状态翻转为无效状态。

优选地，所述第一电平阶段的开始边沿为上升沿，所述第二时钟信号的预定电平为所述第一电平阶段的电平，所述第三时钟信号的预定电平为所述第二电平阶段的电平。

优选地，所述时钟门控电路包括：或非门，包括第一输入端、第二输入端和输出端，所述第一输入端接收所述第一时钟信号；第一非门，包括输入端和输出端，所述第一非门的输出端耦接至所述或非门的第二输入端；以及第二非门，包括输入端和输出端，所述第二非门的输入端耦接至所述或非门的输出端，其中，所述第一非门将所述时钟控制信号反相后提供至所述或非门的第二输入端，所述或非门的输出端提供所述第三时钟信号，所述第二非门的输出端提供所述第二时钟信号。

优选地，所述边沿触发器的第一时钟输入端接收所述第二时钟信号，第二时钟输入端接收所述第三时钟信号，从而将所述边沿触发器配置成上升沿触发器。

优选地，所述第一电平阶段的开始边沿为下降沿，所述第二时钟信号的预定电平为所述第一电平阶段的电平，所述第三时钟信号的预定电平为所述第二电平阶段的电平。

优选地，所述时钟门控电路包括：与非门，包括第一输入端、第二输入端和输出端，所述第一输入端接收所述第一时钟信号，所述第二输入端接收所述时钟控制信号；以及第三非门，包括输入端和输出端，所述第三非门的输入端耦接至所述与非门的输出端，其中，所述与非门的输出端提供所述第三时钟信号，所述第三非门的输出端提供所述第二时钟信号。

优选地，所述边沿触发器的第一时钟输入端接收所述第三时钟信号，第二时钟输入端接收所述第二时钟信号，从而将所述边沿触发器配置成下降沿触发器。

优选地，所述时钟控制信号高电平表示有效状态，低电平表示无效状态。

优选地，所述边沿触发器在所述触发边沿接收所述数据输入端的输入数据并传送至所述数据输出端。

根据本发明的实施例，在触发单元中，时钟门控电路至少在时钟控制信号从有效状态翻转至无效状态的时钟周期中，将第二时钟信号和第三时钟信号维持为各自的预定电平。利用时钟门控电路在时钟控制信号翻转周期中的电路特性，即使在时钟门控电路中省去锁存器，也可以消除时钟门控电路产生的时钟信号的毛刺，以及减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗。

进一步地，在触发单元中，时钟门控电路提供彼此反相的第二时钟信号和第三时钟信号，在边沿触发器的内部无需设置根据第二时钟信号产生第三时钟信号的反相器，因此，可以减少边沿触发器的逻辑元件数量和降低边沿触发器的静态功耗。在时钟控制信号维持无效状态的时钟周期中，时钟门控电路产生的第二时钟信号禁用边沿触发器的时钟翻转和数据传输，因而可以降低边沿触发器的动态功耗。由于时钟门控电路自身的工作功耗较低，时钟门控电路本身的功耗而增加的功耗远小于边沿触发器因时钟门控而减少的功耗。

进一步地，触发单元中的任意数量的边沿触发器可以组成共用时钟门控电路的触发器组。对于触发器组包含任意数量的边沿触发器的情形，例如，一个，两个，或多个，触发单元始终可以实现功耗降低。

在优选的实施例中，根据时钟控制信号的延迟条件，选择时钟门控电路的类型和边沿触发器的配置方式。一方面，利用不同类型的时钟门控电路在时钟控制信号翻转周期中的电路特性，可以消除时钟门控电路产生的时钟信号的毛刺，以及减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗。另一方面，边沿触发器通过改变第一时钟输入端和第二时钟输入端的耦接方式配置为上升沿触发器和下降沿触发器之一，利用不同类型的边沿触发器的电路特性，可以将时钟门控电路产生的时钟信号在时钟控制信号翻转周期的边沿作为触发边沿。因此，该触发单元可以最大程度地优化时钟门控电路和边沿触发器的组合，简化电路设计中的时钟转换和时钟处理的复杂度，并且版图布局面积减小，将时钟门控电路和边沿触发器的组合电路作为标准单元库的库单元，在不同的条件下应用以提高数字电路的性能和设计效率。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1和图2分别示出集成电路中的边沿触发器的示意性电路图和波形图。

图3示出触发单元的示意性电路图。

图4和图5分别示出根据现有技术的时钟门控电路的示意性电路图和波形图。

图6和图7分别示出根据本发明第一实施例的触发单元的示意性电路图和波形图。

图8和9分别示出根据本发明第二实施例的触发是单元的示意性电路图和波形图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图3示出触发单元的示意性电路图。触发单元200包括边沿触发器110和时钟门控电路130。时钟门控电路130用于边沿触发器110的时钟信号CK的门控。在本实施例中，边沿触发器110例如为D型触发器。

边沿触发器110包括数据输入端、数据输出端和时钟输入端。时钟门控电路130包括输入端、输出端和控制端。时钟门控电路130的输入端接收时钟信号CLK，输出端提供时钟信号CK，控制端接收时钟控制信号EN。边沿触发器110的数据输入端接收输入数据Di，时钟输入端接收时钟信号CK，数据输出端提供输出数据Do。

在时钟信号CK的触发边沿，例如上升沿，边沿触发器110将输入数据从数据输入端传送至数据输出端。因而，边沿触发器110的数据输出端的输出数据相对应的信号电平取决于时钟信号CK的触发边沿到来之前数据输入端的输入数据的信号电平，并且在时钟信号CK的触发边沿之后的一个时钟周期中维持不变。边沿触发器110的数据输出端可以包括两个互补输出端。

时钟门控电路130对时钟控制信号EN和时钟信号CLK进行逻辑运算以产生边沿触发器110的时钟信号CK。

在上述的触发单元中，时钟门控电路130根据时钟控制信号EN的状态控制时钟信号的传输。

在时钟控制信号EN维持有效的时钟周期中，时钟门控电路130将时钟信号CLK复制为时钟信号CK，时钟信号CK提供至边沿触发器110的时钟输入端，在时钟控制信号EN维持无效的时钟周期中，时钟门控电路130屏蔽时钟信号CLK，以及将时钟信号CK维持为预定电平。

在时钟信号CK维持为预定电平的情形下，时钟信号CK不能提供边沿触发器110的触发边沿，因此可以禁用边沿触发器110的时钟翻转和数据传输。进一步地，边沿触发器110阻止数据进入后级数字电路中，因而可以避免后级组合逻辑的数据信号翻转产生附加的数据功耗。

图4示出根据现有技术的时钟门控电路的示意性电路图。参见图3，时钟门控电路130和边沿触发器110共同组成触发单元，时钟门控电路130向边沿触发器110提供时钟信号CK。

时钟门控电路130包括锁存器131和与门132。锁存器131在时钟信号CLK的第一电平阶段T1对时钟控制信号EN进行锁存，在时钟信号CLK的第二电平阶段T2传输时钟控制信号EN，与门对锁存信号EN_a和时钟信号CLK进行逻辑与运算以产生时钟信号CK。

锁存器131包括第一输入端、第二输入端和输出端。与门132包括第一输入端、第二输入端和输出端。锁存器131的第一输入端接收时钟信号CLK，第二输入端接收时钟控制信号EN。与门132的第一输入端接收时钟信号CLK，第二输入端与锁存器131的输出端相连接，输出端提供时钟信号CK。

以上升沿触发的边沿触发器为例，时钟控制信号EN以高电平表示有效状态、低电平表示无效状态为例进行说明。时钟信号CLK的每个时钟周期包括相邻上升沿之间的连续的第一电平阶段T1和第二电平阶段T2，第一电平阶段T1和第二电平阶段T2分别具有高电平和低电平。时钟信号CK提供边沿触发器110的触发边沿，边沿触发器110在触发边沿将输入数据从输入端传送至输出端。

参见图5，输入数据Di和时钟控制信号EN各自存在着相对于时钟信号边沿的信号延迟Td。信号延迟Td的最小延迟Tdmin和最大延迟Tdmax之间的区域分别采用阴影部分表示。时钟控制信号EN的信号延迟Td在最小延迟Tdmin和最大延迟Tdmax之间变化。

如图5所示，最小延迟Tdmin和最大延迟Tdmax分别位于第一电平阶段T1和第二电平阶段T2中，时钟控制信号EN的翻转动作既可能发生在时钟信号CLK的第一电平阶段T1，也可能发生在时钟信号CLK的第二电平阶段T2。

在时刻t0，时钟信号CLK到达第一个上升沿，时钟控制信号EN有效。在时刻t0开始的一个时钟周期中，时钟控制信号EN从有效状态翻转为无效状态。在时钟信号CLK的第一电平阶段T1，锁存器131的输出端的锁存信号EN_a信号电平保持为前一状态，即，高电平。在时钟信号CLK的第二电平阶段T2，锁存器131将时钟控制信号EN从输入端传送至输出端。

如果时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1，则在时钟控制信号翻转的时钟周期中，锁存信号EN_a是时钟信号CLK的复制版本。如果时钟控制信号EN的信号延迟Td大于时钟信号CLK的第一电平阶段T1，则在时钟信号CLK的第二电平阶段T2，锁存信号EN_a中出现毛刺。时钟信号CK是时钟信号CLK和锁存信号EN_a的逻辑与运算结果，该逻辑与运算可以消除锁存信号EN_a在时钟信号CLK第二电平阶段T2的毛刺。

因此，在时刻t0开始的一个时钟周期中，时钟门控电路130将时钟信号CLK复制为时钟信号CK且提供时钟信号CK的上升沿，边沿触发器110的输出数据Do的信号电平与时刻t0的输入数据Di的信号电平一致，例如图5所示的低电平。

在时刻t1，时钟信号CLK到达第二个上升沿，时钟控制信号EN无效。在时刻t1开始的一个时钟周期中，时钟控制信号EN维持无效状态。在时钟信号CLK的第一电平阶段T1，锁存器131的输出端的锁存信号EN_a信号电平保持为前一状态，即，低电平。在时钟信号CLK的第二电平阶段T2，锁存器131将时钟控制信号EN从输入端传送至输出端。在这个时钟周期内，时钟控制信号EN维持低电平状态，因此，锁存信号EN_a也保持低电平，时钟信号CK经时钟信号CLK和锁存信号EN_a的与运算，结果也保持低电平。

在时刻t2，时钟信号CLK到达第三个上升沿，时钟控制信号EN无效。在时刻t2开始的一个时钟周期中，时钟控制信号EN从无效状态翻转为有效状态。在时钟信号CLK的第一电平阶段T1，锁存器131的输出端的锁存信号EN_a信号电平保持为前一状态，即，低电平。在时钟信号CLK的第二电平阶段T2，锁存器131将时钟控制信号EN从输入端传送至输出端。如果时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1，则在时钟控制信号翻转的时钟周期中，锁存信号EN_a是时钟信号CLK的复制版本。如果时钟控制信号EN的信号延迟Td大于时钟信号CLK的第一电平阶段T1，则在时钟信号CLK的第二电平阶段T2，锁存信号EN_a中出现毛刺。时钟信号CK是时钟信号CLK和锁存信号EN_a的逻辑与运算结果，该逻辑与运算可以消除锁存信号EN_a在时钟信号CLK第二电平阶段T2的毛刺。

因此，在时刻t1开始的两个时钟周期中，时钟门控电路130屏蔽时钟信号CLK且未提供时钟信号CK的上升沿，边沿触发器110的输出数据Do的信号电平与上一时钟周期的信号电平一致，例如图5所示的低电平。

在时刻t3，时钟信号CLK到达第四个上升沿，时钟控制信号EN有效。在时刻t3开始的一个时钟周期中，时钟控制信号EN维持有效状态。在时钟信号CLK的第一电平阶段T1，锁存器131的输出端的锁存信号EN_a信号电平保持为前一状态，即，高电平。在时钟信号CLK的第二电平阶段T2，锁存器131将时钟控制信号EN从输入端传送至输出端。在这个时钟周期内，时钟控制信号EN维持高电平状态，因此，锁存信号EN_a也维持高电平，时钟信号CK经时钟信号CLK和锁存信号EN_a的与运算，因此，时钟信号CK是时钟信号CLK的复制版本。

因此，在时刻t3开始的一个时钟周期中，时钟门控电路130将时钟信号CLK复制为时钟信号CK且提供时钟信号CK的上升沿，边沿触发器110的输出数据Do的信号电平与时刻t3的输入数据Di的信号电平一致，例如图5所示的高电平。

上述的时钟门控电路130根据时钟控制信号EN的状态控制时钟信号的传输。

在时钟控制信号EN从有效状态翻转至无效状态的时钟周期中，时钟门控电路130将时钟信号CLK复制为时钟信号CK。此时，时钟信号CK提供边沿触发器110的触发边沿，时钟门控电路130允许边沿触发器110的时钟翻转和数据传输，边沿触发器110提供的输出数据Do为当前触发边沿的输入数据Di。

在时钟控制信号EN从无效状态翻转至有效状态的时钟周期中，时钟门控电路130屏蔽时钟信号CLK，以及将时钟信号CK维持为预定电平。此时，时钟信号CK未能提供边沿触发器110的触发边沿，时钟门控电路130禁用边沿触发器110的时钟翻转和数据传输，边沿触发器110维持前一触发边沿的输入数据Di，因而可以降低边沿触发器110的动态功耗。

上述的时钟门控电路130对时钟控制信号EN的时序要求不高。如果希望在预定时刻禁用数据传输，则可以在预定时刻之前的最后一个整时钟周期中完成时钟控制信号EN从有效状态至无效状态的翻转动作，在预定时刻开始的最后一个时钟周期中完成时钟控制信号EN从无效状态至有效状态的翻转动作。

本发明人注意到，在数字电路EDA的标准单元库中提供的触发单元使用上述的时钟门控电路130。时钟门控电路130包括锁存器131，用于消除边沿触发器110的时钟信号CK中可能出现的毛刺。

然而，在锁存器131中使用的硬件逻辑较多，导致时钟门控电路130自身的工作功耗过高。时钟门控电路130自身的工作功耗甚至有可能超过边沿触发器因时钟门控而减少的功耗。在触发单元中，时钟门控电路130可以为触发器组中的多个边沿触发器110提供时钟信号CK。如果使用时钟门控电路130，则在电路设计上的限制是触发器组中的边沿触发器数量不少于3~8个，才能确保触发单元200的时钟门控电路130自身的工作功耗小于若干个边沿触发器110因时钟门控电路130而减少的功耗。

进一步地，本发明人注意到，现有的EDA工具大都可以获得时钟控制信号EN的信号延迟Td，采用优化的电路设计和电路仿真，可以计算并设置时钟控制信号EN的信号延迟Td，使得信号延迟Td的最小延迟Tdmin和最大延迟Tdmax的范围内位于时钟信号CLK的选定的电平阶段中。

本发明人设计了下文详细描述的触发单元400和触发单元500，添加至数字电路EDA的标准单元库中。根据时钟控制信号EN的延迟条件选择不同类型的触发单元，可以进一步降低集成电路功耗，降低触发单元的成本且减小时钟门控电路自身的功耗，从而突破上述电路设计上的限制。

图6示出根据本发明第一实施例的触发单元400的示意性电路图。触发单元400包括边沿触发器410和时钟门控电路430。时钟门控电路430产生彼此反相的时钟信号CKp和CKn。

边沿触发器410包括6个非门11至16。非门11至14分别包括附加的两个时钟输入端，分别接收时钟信号CKp和时钟信号CKn。在边沿触发器410的数据输入端和数据输出端Qp之间，非门11、15、13和16依次串联连接，非门13的输出端连接至边沿触发器410的数据输出端Qn。进一步地，非门12连接在非门15的反馈环路上，非门14连接在非门16的反馈环路上。

在本实施例中，以上升沿触发的边沿触发器410为例进行说明。时钟信号CKp和CKn作为边沿触发器410的时钟信号，其中，时钟信号CKp提供上升沿作为边沿触发器410的触发边沿。

在时钟信号CKp为低电平状态时，时钟信号CKn为高电平状态，反相器11和14启用，反相器12和13禁用。在边沿触发器410的数据输入端接收的输入数据，经由反相器11和15的两级反相，在反相器15的输出端产生与输入数据的电平状态一致的逻辑状态的中间信号，反相器12则不起任何作用。由于反相器16将反相器14的输入端和输出端短接，因此，反相器16和14组成双稳态电路，保持原来的逻辑状态。因此，在时钟信号CKp的低电平阶段，边沿触发器410的数据输出端始终维持上一时钟周期的电平状态，边沿触发器410的输入数据Di可以保存在反相器15的输出端。

在时钟信号CKp为高电平状态时，时钟信号CKn为低电平状态，反相器11和14禁用，反相器12和13启用。在边沿触发器410的数据输入端接收的输入数据，由于反相器11的阻塞作用不能进入边沿触发器410的内部。由于反相器15将反相器12的输入端和输出端短接，反相器15和12组成双稳态电路，保持中间信号的逻辑状态。该中间信号经由反相器13和16的两级反相，在反相器16的输出端产生与时钟信号CKp的前一低电平阶段最后时刻的输入数据的电平状态一致的逻辑状态的第一输出信号Qp，在反相器13的输出端产生与输入数据的电平状态相反的逻辑状态的第二输出信号Qn。因此，在时钟信号CKp的高电平阶段，边沿触发器410的数据输出端的输出数据是反相器15在时钟信号CKp的前一低电平阶段最后时刻保存的输入数据Di的电平状态。

因此，边沿触发器410在时钟信号CKp的上升沿将输入数据Di从数据输入端传送至数据输出端。

时钟门控电路430包括非门431和433、以及或非门432。非门431和433分别包括输入端和输出端。或非门432包括第一输入端、第二输入端和输出端。或非门432的第一输入端接收时钟信号CLK。或非门432的第二输入端连接至非门431的输出端，经由非门431接收时钟控制信号EN的反相信号EN_n。或非门432的输出端提供时钟信号CKn。非门433的输入端与或非门432的输出端连接，以提供与时钟信号CKn反相的时钟信号CKp。

在本实施例中，时钟控制信号EN以高电平表示有效状态、低电平表示无效状态为例进行说明。时钟信号CLK的每个时钟周期包括相邻上升沿之间的连续的第一电平阶段T1和第二电平阶段T2，第一电平阶段T1和第二电平阶段T2分别具有高电平和低电平。

在本实施例中，输入数据Di和时钟控制信号EN各自存在着相对于时钟信号边沿的信号延迟Td。信号延迟Td的最小延迟Tdmin和最大延迟Tdmax之间的区域分别采用阴影部分表示。时钟控制信号EN的信号延迟Td在最小延迟Tdmin和最大延迟Tdmax之间变化。

参见图7，时钟控制信号EN的最小延迟Tdmin和最大延迟Tdmax均位于第一电平阶段T1中，时钟控制信号EN的翻转动作仅可能发生在时钟信号CLK的第一电平阶段T1中。第一电平阶段T1的开始边沿为上升沿。

在时刻t0，时钟信号CLK到达第一个上升沿，时钟控制信号EN有效。在时刻t0开始的一个时钟周期中，时钟控制信号EN从有效状态翻转为无效状态。时钟信号CKn是时钟信号CLK和反相信号EN_n的逻辑或非运算结果，时钟信号CKp是时钟信号CKn的逻辑非运算结果。在时钟信号CLK的第一电平阶段T1，时钟信号CKn始终为低电平，时钟信号CKp始终为高电平。在时钟信号CLK的第二电平阶段T2，时钟信号CKn始终为低电平，时钟信号CKp始终为高电平。因此，如果时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1，则在时钟控制信号从有效状态翻转为无效状态的时钟周期中，时钟信号CKn维持为低电平，时钟信号CKp维持为高电平。

因此，在时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1的情形下，在时刻t0开始的一个时钟周期中，时钟门控电路430屏蔽时钟信号CLK但提供时钟信号CKp的上升沿，在上升沿之后经过建立时间，边沿触发器410提供的输出数据Qp的信号电平与时刻t0的输入数据Di的信号电平一致，例如图7所示的低电平。

在时刻t1，时钟信号CLK到达第二个上升沿，时钟控制信号EN无效。在时刻t1开始的一个时钟周期中，时钟控制信号EN保持无效状态，如图7所示的低电平。时钟信号CKn是时钟信号CLK和反相信号EN_n的逻辑或非运算结果，时钟信号CKp是时钟信号CKn的逻辑非运算结果。在这个时钟周期内，由于时钟控制信号EN一直为低，则反相信号EN_n一直为高，逻辑或非运算的结果即时钟信号CKn也一直为低，进一步逻辑非运算的结果CKp也一直为高。时钟信号CKp未提供上升沿，边沿触发器410的输出数据Qp的信号电平与前一时钟周期的信号电平一致，例如图7所示的低电平。

在时刻t2，时钟信号CLK到达第三个上升沿，时钟控制信号EN无效。在时刻t2开始的一个时钟周期中，时钟控制信号EN从无效状态翻转为有效状态。时钟信号CKn是时钟信号CLK和反相信号EN_n的逻辑或非运算结果，时钟信号CKp是时钟信号CKn的逻辑非运算结果。在时钟信号CLK的第一电平阶段T1，时钟信号CKn始终为低电平，时钟信号CKp始终为高电平。在时钟信号CLK的第二电平阶段T2，时钟信号CKn始终为高电平，时钟信号CKp始终为低电平。因此，如果时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1，则在时钟控制信号翻转的从无效状态翻转为有效状态的时钟周期中，时钟信号CKn是时钟信号CLK的反相版本，时钟信号CKp是时钟信号CLK的复制版本。

因此，在时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1的情形下，在时刻t2开始的一个时钟周期中，时钟门控电路430将时钟信号CLK复制为时钟信号CKp但未提供时钟信号的上升沿，边沿触发器410的输出数据Qp的信号电平与前一时钟周期的信号电平一致，例如图7所示的低电平。

进一步地，在时刻t3，时钟信号CLK到达第四个上升沿。时钟控制信号EN在时刻t3开始的整个时钟周期中有效，时钟信号CKn是时钟信号CLK的反相版本，时钟信号CKp是时钟信号CLK的复制版本。时钟门控电路430将时钟信号CLK复制为时钟信号CKp且提供时钟信号CKp的上升沿，因而可以启用边沿触发器的时钟信号和数据传输。在上升沿之后经过建立时间，边沿触发器410提供的输出数据Qp的信号电平与时刻t3的输入数据Di的信号电平一致，即，高电平。在时刻t3之后，时钟控制信号EN可以持续有效，时钟信号CKp是时钟信号CLK的复制版本，时钟信号CLK跳变时，边沿触发器410在所述第二时钟信号的触发边沿，接收所述数据输入端的输入数据并传送至所述数据输出端。

上述的时钟门控电路430在时钟控制信号EN的不同延迟条件下具有不同的电路特性。在时钟控制信号EN的最小延迟Tdmin和最大延迟Tdmax均位于第一电平阶段T1中、且第一电平阶段T1的开始边沿为上升沿的条件下，时钟门控电路430可以在时钟控制信号EN翻转的时钟周期中禁用时钟翻转，因而可以消除毛刺。

在时钟控制信号EN维持有效的时钟周期中，时钟门控电路430将时钟信号CLK复制为时钟信号CKp，时钟信号CKp提供至边沿触发器410的时钟输入端，在时钟控制信号EN维持无效的时钟周期中，时钟门控电路430屏蔽时钟信号CLK。因此，采用时钟门控电路430可以禁用边沿触发器410的时钟翻转和数据传输。

在时钟控制信号EN从有效状态翻转至无效状态的时钟周期中，时钟门控电路430屏蔽时钟信号CLK，以及将时钟信号CKp维持为预定电平。此时，时钟信号CKp仍然提供边沿触发器410的触发边沿，时钟门控电路430允许边沿触发器410的数据传输，边沿触发器410提供的输出数据Qp为当前触发边沿的输入数据Di。时钟门控电路430禁用边沿触发器410的时钟翻转，因而可以降低边沿触发器410因时钟信号CKp翻转产生的动态功耗。

在时钟控制信号EN从无效状态翻转至有效状态的时钟周期中，时钟门控电路430将时钟信号CLK复制为时钟信号CKp，因而允许边沿触发器410的时钟翻转。此时，时钟信号CKp未能提供边沿触发器410的触发边沿，时钟门控电路430禁用边沿触发器410的数据传输，边沿触发器410维持前一触发边沿的输入数据Di，因而可以降低边沿触发器410因数据传输产生的动态功耗。

时钟门控电路430对时钟控制信号EN的时序要求是时钟控制信号EN的翻转发生在时钟信号CLK的一个时钟周期的触发边沿之后的电平阶段，本例中为第一电平阶段T1。如果希望在预定时刻禁用数据传输，则在预定时刻之前的最后一个整时钟周期的第一电平阶段T1内完成时钟控制信号EN从有效状态至无效状态的翻转动作，在预定时刻开始的最后一个时钟周期的时钟信号CLK的第一电平阶段T1内完成时钟控制信号EN从无效状态至有效状态的翻转动作。

与图4所示的时钟门控电路130相比，根据本实施例的时钟门控电路430省去了锁存器，时钟门控电路430使用的硬件逻辑较少，并且自身的工作功耗较低。在触发单元中，任意数量的边沿触发器410可以共用时钟门控电路430从而组成触发器组。对于触发器组包含任意数量的边沿触发器410的情形，因时钟门控电路430本身的功耗而增加的功耗远小于边沿触发器410因时钟门控而减少的功耗，因此，触发单元始终可以实现功耗降低。

图8示出根据本发明第二实施例的时钟门控电路的示意性电路图。触发单元500包括边沿触发器510和时钟门控电路530。时钟门控电路530产生彼此反相的时钟信号CKp和CKn。

边沿触发器510包括6个非门11至16。非门11至14分别包括附加的两个时钟输入端，分别接收时钟信号CKp和时钟信号CKn。在边沿触发器510的数据输入端和数据输出端Qp之间，非门11、15、13和16依次串联连接，非门13的输出端连接至边沿触发器510的数据输出端Qn。进一步地，非门12连接在非门15的反馈环路上，非门14连接在非门16的反馈环路上。

在本实施例中，以下降沿触发的边沿触发器510为例进行说明。与图7所示的采用上升沿触发的边沿触发器410相比，采用下降沿触发的边沿触发器510的电路结构相同，但非门11至14的两个时钟输入端接收的时钟信号相反。时钟信号CKp和CKn作为边沿触发器510的时钟信号，其中，时钟信号CKp提供下降沿作为边沿触发器510的触发边沿。

在时钟信号CKp为高电平状态时，时钟信号CKn为低电平状态，反相器11和14启用，反相器12和13禁用。在边沿触发器510的数据输入端接收的输入数据，经由反相器11和15的两级反相，在反相器15的输出端产生与输入数据的电平状态一致的逻辑状态的中间信号，反相器12则不起任何作用。由于反相器16将反相器14的输入端和输出端短接，因此，反相器16和14组成双稳态电路，保持原来的逻辑状态。因此，在时钟信号CKp的高电平阶段，边沿触发器510的数据输出端始终维持上一时钟周期的电平状态，边沿触发器510的输入数据Di可以保存在反相器15的输出端。

在时钟信号CKp为低电平状态时，时钟信号CKn为高电平状态，反相器11和14禁用，反相器12和13启用。在边沿触发器510的数据输入端接收的输入数据，由于反相器11的阻塞作用不能进入边沿触发器510的内部。由于反相器15将反相器12的输入端和输出端短接，反相器15和12组成双稳态电路，保持中间信号的逻辑状态。该中间信号经由反相器13和16的两级反相，在反相器16的输出端产生与时钟信号CKp的前一高电平阶段最后时刻的输入数据的电平状态一致的逻辑状态的第一输出信号Qp，在反相器13的输出端产生与输入数据的电平状态相反的逻辑状态的第二输出信号Qn。因此，在时钟信号CKp的低电平阶段，边沿触发器510的数据输出端的输出数据是反相器15在时钟信号CKp的前一高电平阶段最后时刻保存的输入数据Di的电平状态。

因此，边沿触发器510在时钟信号CKp的下降沿将输入数据Di从数据输入端传送至数据输出端。

时钟门控电路530包括与非门531和非门532。与非门531包括第一输入端、第二输入端和输出端。非门532包括输入端和输出端。与非门531的第一输入端接收时钟信号CLK，第二输入端接时钟控制信号EN，输出端提供时钟信号CKn。非门532的输入端与与非门531的输出端连接，以提供与时钟信号CKn反相的时钟信号CKp。

在本实施例中，时钟控制信号EN以高电平表示有效状态、低电平表示无效状态为例进行说明。时钟信号CLK的每个时钟周期包括相邻下降沿之间的连续的第一电平阶段T1和第二电平阶段T2，第一电平阶段T1和第二电平阶段T2分别具有低电平和高电平。

在本实施例中，输入数据Di和时钟控制信号EN各自存在着相对于时钟信号边沿的信号延迟Td。信号延迟Td的最小延迟Tdmin和最大延迟Tdmax之间的区域分别采用阴影部分表示。时钟控制信号EN的信号延迟Td在最小延迟Tdmin和最大延迟Tdmax之间变化。

参见图9，时钟控制信号EN的最小延迟Tdmin和最大延迟Tdmax均位于第一电平阶段T1中，时钟控制信号EN的翻转动作仅可能发生在时钟信号CLK的第一电平阶段T1中。第一电平阶段T1的开始边沿为下降沿。

在时刻t0，时钟信号CLK到达第一个下降沿，时钟控制信号EN有效。在时刻t0开始的一个时钟周期中，时钟控制信号EN从有效状态翻转为无效状态。时钟信号CKn是时钟信号CLK和时钟控制信号EN的逻辑与非运算结果，时钟信号CKp是时钟信号CKn的逻辑非运算结果。在时钟信号CLK的第一电平阶段T1，时钟信号CKn始终为高电平，时钟信号CKp始终为低电平。在时钟信号CLK的第二电平阶段T2，时钟信号CKn始终为高电平，时钟信号CKp始终为低电平。因此，如果时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1，则在时钟控制信号从有效状态翻转为无效状态的时钟周期中，时钟信号CKp维持为低电平。

因此，在时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1的情形下，在时刻t0开始的一个时钟周期中，时钟门控电路530屏蔽时钟信号CLK但提供时钟信号CKp的下降沿，在下降沿之后经过建立时间，边沿触发器510提供的输出数据Qp的信号电平与时刻t0的输入数据Di的信号电平一致，例如图9所示的低电平。

在时刻t1，时钟信号CLK到达第二个下降沿，时钟控制信号EN无效。在时刻t1开始的一个时钟周期中，时钟控制信号EN保持无效状态，如图9所示的低电平。时钟信号CKn是时钟信号CLK和时钟控制信号EN的逻辑与非运算结果，时钟信号CKp是时钟信号CKn的逻辑非运算结果。在这个时钟周期内，由于时钟控制信号EN一直为低，逻辑与非运算的结果即时钟信号CKn一直为高，反相信号CKp一直为低。时钟信号CKp未提供下降沿，边沿触发器510的输出数据Qp的信号电平与前一时钟周期的信号电平一致，例如图9所示的低电平。

在时刻t2，时钟信号CLK到达第三个下降沿，时钟控制信号EN无效。在时刻t2开始的一个时钟周期中，时钟控制信号EN从无效状态翻转为有效状态。时钟信号CKn是时钟信号CLK和时钟控制信号EN的逻辑与非运算结果，时钟信号CKp是时钟信号CKn的逻辑非运算结果。在时钟信号CLK的第一电平阶段T1，时钟信号CKn始终为高电平，时钟信号CKp始终为低电平。在时钟信号CLK的第二电平阶段T2，时钟信号CKn始终为低电平，时钟信号CKp始终为高电平。因此，如果时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1，则在时钟控制信号从无效状态翻转为有效状态的时钟周期中，时钟信号CKn是时钟信号CLK的反相版本，时钟信号CKp是时钟信号CLK的复制版本。

因此，在时钟控制信号EN的信号延迟Td小于等于时钟信号CLK的第一电平阶段T1的情形下，在时刻t2开始的一个时钟周期中，时钟门控电路530将时钟信号CLK复制为时钟信号CKp但未提供时钟信号的下降沿，边沿触发器510的输出数据Qp的信号电平与前一时钟周期的信号电平一致，例如图9所示的低电平。

进一步地，在时刻t3，时钟信号CLK到达第四个下降沿。时钟控制信号EN在时刻t3开始的整个时钟周期中有效，时钟信号CKn是时钟信号CLK的反相版本，时钟信号CKp是时钟信号CLK的复制版本。时钟门控电路530将时钟信号CLK复制为时钟信号CKp且提供时钟信号CKp的下降沿，因而可以启用边沿触发器的时钟信号和数据传输。在下降沿之后经过建立时间，边沿触发器510提供的输出数据Qp的信号电平与时刻t3的输入数据Di的信号电平一致，即，高电平。在时刻t3之后，时钟控制信号EN可以持续有效，时钟信号CKp是时钟信号CLK的复制版本，时钟信号CLK跳变时，边沿触发器510在所述第二时钟信号的触发边沿，接收所述数据输入端的输入数据并传送至所述数据输出端。

上述的时钟门控电路530在时钟控制信号EN的不同延迟条件下具有不同的电路特性。在时钟控制信号EN的最小延迟Tdmin和最大延迟Tdmax均位于第一电平阶段T1中、且第一电平阶段T1的开始边沿为下降沿的条件下，时钟门控电路530可以在时钟控制信号EN翻转的时钟周期中禁用时钟翻转，因而可以消除毛刺。

在时钟控制信号EN维持有效的时钟周期中，时钟门控电路530将时钟信号CLK复制为时钟信号CKp，时钟信号CKp提供至边沿触发器510的时钟输入端，在时钟控制信号EN维持无效的时钟周期中，时钟门控电路530屏蔽时钟信号CLK。因此，采用时钟门控电路530可以禁用边沿触发器510的时钟翻转和数据传输。

在时钟控制信号EN从有效状态翻转至无效状态的时钟周期中，时钟门控电路530屏蔽时钟信号CLK，以及将时钟信号CKp维持为预定电平。此时，时钟信号CKp仍然提供边沿触发器510的触发边沿，时钟门控电路530允许边沿触发器510的数据传输，边沿触发器510提供的输出数据Qp为当前触发边沿的输入数据Di。时钟门控电路530禁用边沿触发器510的时钟翻转，因而可以降低边沿触发器510因时钟信号CKp翻转产生的动态功耗。。

在时钟控制信号EN从无效状态翻转至有效状态的时钟周期中，时钟门控电路530将时钟信号CLK复制为时钟信号CKp，因而允许边沿触发器510的时钟翻转。此时，时钟信号CKp未能提供边沿触发器510的触发边沿，时钟门控电路530禁用边沿触发器510的数据传输，边沿触发器510维持前一触发边沿的输入数据Di，因而可以降低边沿触发器510因数据传输产生的动态功耗。

时钟门控电路530对时钟控制信号EN的时序要求是时钟控制信号EN的翻转发生在时钟信号CLK的一个时钟周期的触发边沿之后的电平阶段，本例中为第一电平阶段T1。如果希望在预定时刻禁用数据传输，则在预定时刻之前的最后一个整时钟周期的第一电平阶段T1内完成时钟控制信号EN从有效状态至无效状态的翻转动作，在预定时刻开始的最后一个时钟周期的时钟信号CLK的第一电平阶段T1内完成时钟控制信号EN从无效状态至有效状态的翻转动作。

与图4所示的时钟门控电路130相比，根据本实施例的时钟门控电路530省去了锁存器，时钟门控电路530使用的硬件逻辑较少，并且自身的工作功耗较低。在触发单元中，任意数量的边沿触发器510可以共用时钟门控电路530从而组成触发器组。对于触发器组包含任意数量的边沿触发器510的情形，因时钟门控电路530本身的功耗而增加的功耗远小于边沿触发器510因时钟门控而减少的功耗，因此，触发单元始终可以实现功耗降低。

在上述的触发单元中，根据时钟控制信号的延迟条件，选择时钟门控电路的类型和边沿触发器的配置方式。一方面，利用不同类型的时钟门控电路在时钟控制信号翻转周期中的电路特性，可以消除时钟门控电路产生的时钟信号的毛刺，以及减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗。另一方面，边沿触发器通过改变第一时钟输入端和第二时钟输入端的耦接方式配置为上升沿触发器和下降沿触发器之一，利用不同类型的边沿触发器的电路特性，可以将时钟门控电路产生的时钟信号在时钟控制信号翻转周期的边沿作为触发边沿。因此，该触发单元可以最大程度地优化时钟门控电路和边沿触发器的组合，简化电路设计中的时钟转换和时钟处理的复杂度，并且版图布局面积减小，将时钟门控电路和边沿触发器的组合电路作为标准单元库的库单元，在不同的条件下应用以提高数字电路的性能和设计效率。

在上述的触发单元中，以在时钟信号的上升沿触发和下降沿触发的触发器为例进行说明，触发单元内的边沿触发器仅示例了一种结构。然而，本发明不限于此。可以理解，其他的边沿触发器，例如带复位功能的边沿触发器，也可应用本发明进行技术改善。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (15)

1.一种触发单元，包括：

边沿触发器，包括数据输入端、数据输出端、第一时钟输入端和第二时钟输入端；以及

时钟门控电路，包括输入端、第一输出端、第二输出端和控制端，所述时钟门控电路的控制端接收时钟控制信号，输入端接收第一时钟信号，第一输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端之一耦接以提供第二时钟信号，第二输出端与所述边沿触发器的第一时钟输入端和第二时钟输入端中另一个耦接以提供第三时钟信号，

其中，所述时钟门控电路根据所述时钟控制信号启用或屏蔽所述第一时钟信号以产生所述第二时钟信号和所述第三时钟信号，所述第二时钟信号和所述第三时钟信号彼此反相，并且，所述第二时钟信号提供所述边沿触发器的触发边沿，

所述时钟门控电路至少在所述时钟控制信号从有效状态翻转至无效状态的时钟周期中，将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。

2.根据权利要求1所述的触发单元，其中，所述边沿触发器根据所述第一时钟输入端和所述第二时钟输入端的耦接方式配置为上升沿触发器和下降沿触发器之一。

3.根据权利要求1所述的触发单元，其中，在所述时钟控制信号维持无效状态的时钟周期中，所述时钟门控电路将所述第二时钟信号和所述第三时钟信号维持为各自的预定电平。

4.根据权利要求1所述的触发单元，其中，在所述时钟控制信号从无效状态翻转为有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。

5.根据权利要求1所述的触发单元，其中，在所述时钟控制信号维持有效状态的时钟周期中，所述时钟门控电路复制所述第一时钟信号作为所述第二时钟信号，以及将所述第一时钟信号反相作为所述第三时钟信号。

6.根据权利要求2所述的触发单元，其中，所述第一时钟信号的时钟周期包括连续的第一电平阶段和第二电平阶段，所述时钟控制信号在所述第一时钟信号的第一电平阶段从有效状态翻转为无效状态。

7.根据权利要求6所述的触发单元，其中，所述第一电平阶段的开始边沿为上升沿，所述第二时钟信号的预定电平为所述第一电平阶段的电平，所述第三时钟信号的预定电平为所述第二电平阶段的电平。

8.根据权利要求7所述的触发单元，其中，所述时钟门控电路包括：

或非门，包括第一输入端、第二输入端和输出端，所述第一输入端接收所述第一时钟信号；

第一非门，包括输入端和输出端，所述第一非门的输出端耦接至所述或非门的第二输入端；以及

第二非门，包括输入端和输出端，所述第二非门的输入端耦接至所述或非门的输出端，

其中，所述第一非门将所述时钟控制信号反相后提供至所述或非门的第二输入端，所述或非门的输出端提供所述第三时钟信号，所述第二非门的输出端提供所述第二时钟信号。

9.根据权利要求7所述的触发单元，其中，所述边沿触发器的第一时钟输入端接收所述第二时钟信号，第二时钟输入端接收所述第三时钟信号，从而将所述边沿触发器配置成上升沿触发器。

10.根据权利要求6所述的触发单元，其中，所述第一电平阶段的开始边沿为下降沿，所述第二时钟信号的预定电平为所述第一电平阶段的电平，所述第三时钟信号的预定电平为所述第二电平阶段的电平。

11.根据权利要求10所述的触发单元，其中，所述时钟门控电路包括：

与非门，包括第一输入端、第二输入端和输出端，所述第一输入端接收所述第一时钟信号，所述第二输入端接收所述时钟控制信号；以及

第三非门，包括输入端和输出端，所述第三非门的输入端耦接至所述与非门的输出端，

其中，所述与非门的输出端提供所述第三时钟信号，所述第三非门的输出端提供所述第二时钟信号。

12.根据权利要求11所述的触发单元，其中，所述边沿触发器的第一时钟输入端接收所述第三时钟信号，第二时钟输入端接收所述第二时钟信号，从而将所述边沿触发器配置成下降沿触发器。

13.根据权利要求1所述的触发单元，其中，所述时钟控制信号高电平表示有效状态，低电平表示无效状态。

14.根据权利要求1所述的触发单元，其中，所述边沿触发器在所述触发边沿接收所述数据输入端的输入数据并传送至所述数据输出端。

15.根据权利要求1所述的触发单元，其中，所述触发单元作为数字电路EDA的标准单元库中的库单元。

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