JP7255044B2

JP7255044B2 - フリップフロップ回路及び半導体装置

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Publication number: JP7255044B2
Application number: JP2018180879A
Authority: JP
Inventors: 真一永田
Original assignee: Toshiba Information Systems Japan Corp
Current assignee: Toshiba Information Systems Japan Corp
Priority date: 2018-09-26
Filing date: 2018-09-26
Publication date: 2023-04-11
Anticipated expiration: 2038-09-26
Also published as: JP2020053813A

Description

この発明は、フリップフロップ回路及びそれを用いて構成される半導体装置に関するものである。

従来のフリップフロップ回路は、図１に示すように構成されていた。即ち、第１のインバータ１０１と第２のインバータ１０２と第３のインバータ１０３を備える。第１のインバータ１０１と第２のインバータ１０２を直列接続し、第１のインバータ１０１の前段にクロックドインバータ回路２０１を設け、第１のインバータ１０１の出力と第２のインバータ１０２の入力との間に、クロックドインバータ回路２０２を設ける。

第１のインバータ１０１の出力を、クロックドインバータ回路２０３を介して第１のインバータ１０１の入力にフィードバックする。また、第２のインバータ１０２の出力を、クロックドインバータ回路２０４を介して第２のインバータ１０２の入力にフィードバックする。

上記のフリップフロップ回路に対しクロックを与えるクロック生成回路は、図２に示されるように構成される。即ち、原クロックＣＫに基づき、インバータ３０１とインバータ３０２の直列回路３００により、クロックＣＰ、ＣＮを作成し、クロックドインバータ回路２０１～２０４に与える。

上記の回路によれば、クロックドインバータ回路２０３、２０４により構成される２つのラッチループが設けられており、回路規模が大きくなるという問題があった。また、図３のタイミングチャートに示されるように、ラッチループを反転させるために必要なタイミングマージンである、セットアップ時間やホールド時間が非常に大きく、設計し難い回路であるという問題があった。

上記に対し、レイアクト面積や消費電力を抑制するフリップフロップが特許文献１、２、３に示されている。この特許文献１のものは、それぞれが複数のＦＥＴを備える、マスタ側ラッチ回路、スレーブ側ラッチ回路、バッファ回路を有するマスタスレーブ型フリップフロップであり、上記マスタ側ラッチ回路、上記スレーブ側ラッチ回路、上記バッファ回路のＦＥＴのゲート幅を、上記マスタ側ラッチ回路のファンアウト数と上記スレーブ側ラッチ回路のファンアウト数が一致するように調整する、ものである。

特許文献２のものは、セルベース方式の基本セルとして、パルス回路と４つのフリップフロップからなるスルーラッチを登録して、ＬＳＩ設計に用いるのである。上記パルス回路によって、クロック信号に同期する幅狭の正負のパルスＣＫＰ、ＸＣＫＰを生成し、上記４つのフリップフロップ回路に供給する。パルスＣＫＰがハイレベルであると各フリップフロップ回路は、入力端子に入力信号を取り込み、パルスＸＣＫＰがローレベルの間に取り込まれた信号を保持して出力端子に出力する。この特許文献２の発明において１の基本セルには、パルス回路とその負荷であるラッチ回路が含まれており、自動配置配線でセットアップやホールドタイムが変動しないという利点を有する。

更に、特許文献３のものでは、ＶＤＤからＧＮＤに遷移するか、ＧＮＤからＶＤＤへ遷移する２入力ノードｎｄ、ｐｄを備え、これらのノードに対してマスタラッチ部のドライブ素子でホールド回路へのデータ書き込みを実施する回路構成を有して、スイッチング制御素子数の数を極力抑えるようにしている。

また、特許文献４には、相補クロック信号を生成するクロック反転回路を持たないフリップフロップを提供することが開示されている。データ信号を受ける入力信号端子、クロック端子、出力端子を有するマスタラッチとして機能する第１のラッチと、この第１のラッチの出力を受ける入力端子、出力端子を備え、スレーブラッチとして機能する第２のラッチとを含むものである。これら第１のラッチ第２のラッチはクロック信号の同じ位相でクロックされる。

更に、特許文献５には、マスタ回路とスレーブ回路を有するマスタスレーブ型Ｄ形フリップフロップとを用いてスレーブ回路の出力をバス出力とするデータバス出力回路が開示されており、マスタ回路とスレーブ回路の間に、マスタ回路の出力を反転させてスレーブ回路へ供給するインバータを設けることで、セットアップ時間を短縮させることが開示されている。

特開平７－３０３８１号公報特開平１１－５５０８１号公報特開２００１－１２７５９５号公報特表２０１６－５２２６２５号公報特開平１１－３１９６２号公報

本実施形態は、構成が簡単で小面積であり、セットアップ時間、ホールド時間のタイムマージンを減少させたフリップフロップ回路を提供することを目的とする。

本実施形態のフリップフロップ回路では、入力端子から入力した信号を反転して出力する第１のインバータのみを備える第1の回路と、入力端子から入力した信号を反転して出力する第２のインバータのみを備える第２の回路と、前記第１の回路と前記第２の回路との間に接続されると共にクロック端子を有し、前記クロック端子から与えられるクロックに応じて、ハイインピーダンス状態と信号通過状態とのスイッチングを行うスイッチのみを備える第３の回路と、を具備し、前記第１の回路と前記第２の回路と前記第３の回路以外に回路素子を備えていないことを特徴とする。

従来のフリップフロップ回路の一例を示す回路図。図１に示した従来のフリップフロップ回路に適用するクロック生成回路の回路図。図１に示した従来のフリップフロップ回路の動作を示すタイミングチャート。本発明の第１の実施形態に係るフリップフロップ回路を示す回路図。本発明の第１の実施形態に係るフリップフロップ回路に適用するクロック生成回路を示す回路図。本発明の第１の実施形態に係るフリップフロップ回路の動作を示すタイミングチャート。本発明の第１の実施形態に係るフリップフロップ回路を用いて構成した半導体装置の実施形態を示すブロック図。本発明の第２の実施形態に係るフリップフロップ回路を示す回路図。本発明の第２の実施形態に係るフリップフロップ回路に適用するクロック生成回路及びリセット信号生成回路を示す回路図。本発明の第２の実施形態に係るフリップフロップ回路を用いて構成した半導体装置の実施形態を示すブロック図。本発明の第３の実施形態に係るフリップフロップ回路を示す回路図。本発明の第３の実施形態に係るフリップフロップ回路を用いて構成した半導体装置の実施形態を示すブロック図。

以下添付図面を参照して、本発明に係るフリップフロップ回路及び半導体装置の実施形態を説明する。図４に、本発明に係るフリップフロップ回路の第１の実施形態の回路図を示す。この第１の実施形態に係るフリップフロップ回路１０は、第１のインバータ１１と、第２のインバータ１２と、スイッチ１３とを備える。第１のインバータ１１と、第２のインバータ１２と、スイッチ１３は、ＣＭＯＳトランジスタにより構成することができる。

第１のインバータ１１は、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とを互いのドレイン間により直列接続した回路である。ＰＭＯＳトランジスタＭＰ１のソースには電源電圧Ｖｄｄが与えられ、ＮＭＯＳトランジスタＭＮ１のソースにアース電位が与えられている。

第２のインバータ１２は、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２とを互いのドレイン間により直列接続した回路である。ＰＭＯＳトランジスタＭＰ２のソースには電源電圧Ｖｄｄが与えられ、ＮＭＯＳトランジスタＭＮ２のソースにアース電位が与えられている。

スイッチ１３は、第１のインバータ１１と第２のインバータ１２との間に接続され、ハイインピーダンス状態と信号通過状態とのスイッチングを行うものである。このスイッチ１３は、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３とを、それぞれのドレイン同士及びそれぞれのソース同士を接続したものである。

ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３とドレイン同士の接続点は、上記第１のインバータ１１の出力に接続される。ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３とソース同士の接続点は、上記第２のインバータ１２の入力に接続される。

ＮＭＯＳトランジスタＭＮ３のゲートには、クロックＣＮが与えられ、ＰＭＯＳトランジスタＭＰ３のゲートには、クロックＣＰが与えられる。

図５には、上記第１の実施形態に係るフリップフロップ回路１０に用いるクロック生成回路６０の構成が示されている。クロック生成回路６０は、反転遅延回路２１と、ナンドゲート２２と、インバータ２３とにより構成されている。このクロック生成回路６０では、原クロック信号ＣＫを反転遅延回路２１に与えて反転させると共に所定の遅延時間を与えた信号ＩＣＰとしてナンドゲート２２の一方の入力端へ与える。また、ナンドゲート２２の他方の入力端子には、原クロック信号ＣＫが与えられる。

ナンドゲート２２では、上記信号ＩＣＰと原クロック信号ＣＫのナンド演算が行われ、ナンドゲート２２によるナンド演算結果の信号はインバータ２３により反転されたフリップフロップ回路用のクロックＣＰとして出力される。

上記原クロック信号ＣＫと、この原クロック信号ＣＫから作成される反転遅延回路２１の出力である信号ＩＣＰと、インバータ２３の出力であるクロックＣＰは、図６に示される通りである。クロックＣＮは、クロックＣＰを反転させた信号である。

スイッチ１３を構成するＰＭＯＳトランジスタＭＰ３のゲートの電位がＬレベルからＨレベルになると、同時に、スイッチ１３を構成するＮＭＯＳトランジスタＭＮ３のゲートの電位がＨレベルからＬレベルになり、このときスイッチ１３がＯＮ（開状態）となる。また、スイッチ１３を構成するＰＭＯＳトランジスタＭＰ３のゲートの電位がＨレベルからＬレベルになると、同時に、スイッチ１３を構成するＮＭＯＳトランジスタＭＮ３のゲートの電位がＬレベルからＨレベルになり、このときスイッチ１３がＯＮ（閉状態）となる。

上記開状態を通過状態と称し、上記閉状態をハイインピーダンス状態と称する。即ち、このスイッチ１３は、クロックＣＰがＬレベルからＨレベルになるとき、通過状態となり、クロックＣＰがＨレベルからＬレベルになるとき、ハイインピーダンス状態となる。

上記のようなスイッチ１３が入力側に設けられた第２のインバータ１２では、スイッチ１３が通過状態のときに入力される電荷をゲートの寄生容量に蓄積し、スイッチ１３がハイインピーダンス状態となっても電荷を保持し続ける。

従って、本実施形態に係るフリップフロップ回路１０は、プリップフロップ回路１０の入力信号Ｄに対し、クロック生成回路６０で生成した１ショットパルス状のクロックＣＰ、ＣＮを用いて回路の中間ノードにサンプルホールドのような動作をさせることで、図６に示すようなタイミングチャートに示す動作が行われ、出力Ｑが得られる。即ち、図４に示した本実施形態の回路は、フリップフロップ回路として動作する。

そして、図４の構成から明らかな通り、ラッチループを持たないので、回路構成を小型化することができる。また、ラッチループを持たず、１ショットパルス状のクロックＣＰ、ＣＮを用いてスイッチ１３をオンオフする回路であり、ｗｉｒｔｅノードのチャージ、ディスチャージ時間で回路の状態が決まるので、セットアップ時間、ホールド時間のマージンを低減させることができる。逆に言えば、ｗｉｒｔｅノードのチャージ、ディスチャージ時間を考慮したクロックＣＰ、ＣＮで動作することが許容される装置等に、本実施形態のフリップフロップ回路を用いることができる。従って、通常は、８００ＭＨｚ～２ＧＨｚ程度の高速クロックにより動作させる装置に用いることができる。

図７に、図４に示したフリップフロップ回路１０を複数（例えば、４回路）設けると共に、図５に示したクロック生成回路６０を１回路設け、クロックＣＰ、ＣＮを４回路のフリップフロップ回路１０のクロック端子へ与えて、共用する半導体装置８０を示す。この半導体装置８０は１チップのＩＣとして構成することができる。この実施形態の半導体装置によれば、クロックを共用するので、クロック生成回路６０を複数設ける場合よりも小型化することができる。

図８に、第２の実施形態に係るフリップフロップ回路１０Ａを示す。本実施形態は、非同期リセット付フリップフロップ回路であり、第１の実施形態のフリップフロップ回路に用いた上記第１のインバータ１１、第２のインバータ１２及びスイッチ１３を用いたフリップフロップ回路である。そして、第１のインバータ１１の出力をＨレベルとする第１のリセット素子３１を接続し、更に、上記第２のインバータ１２の入力に、Ｈレベルの信号を出力する第２のリセット素子３２を接続したものである。

第１のリセット素子３１は、ＮＭＯＳトランジスタＭＮ４であり、第２のリセット素子３２は、ＰＭＯＳトランジスタＭＰ４である。ＮＭＯＳトランジスタＭＮ４のドレインは、第１のインバータ１１のＮＭＯＳトランジスタＭＮ１のソースに接続され、ＮＭＯＳトランジスタＭＮ４のソースには、アース電位が接続される。また、フリップフロップ回路１０Ａのリセット端子であるＮＭＯＳトランジスタＭＮ４のゲートには、リセット信号ＸＲＳＴが与えられる。ＰＭＯＳトランジスタＭＰ４は、ドレインが第２のインバータ１２の入力に接続され、ソースに電源電圧Ｖｄｄが与えられ、フリップフロップ回路１０Ａのリセット端子であるゲートにはリセット信号ＸＲＳＴが与えられている。

この実施形態に係るフリップフロップ回路１０Ａのクロック生成回路６０とリセット信号生成回路７０の実施形態は、図９に示す通りである。即ち、第１の実施形態に係るフリップフロップ回路１０に対するものと同じクロック生成回路６０と、新たなリセット信号生成回路７０により構成される。リセット信号生成回路７０は、原リセット信号ＲＳＴを反転させてリセット信号ＸＲＳＴを生成するインバータ７１により構成される。本実施形態のフリップフロップ回路１０Ａは、原リセット信号ＲＳＴを原クロックＣＫとは非同期で与えてリセットすることができる。

本実施形態のフリップフロップ回路１０Ａも、ラッチループを有していないので、小型化できる。また、図１０に示すように、半導体装置８０Ａを構成する。第２の実施形態のフリップフロップ回路１０Ａとリセット信号生成回路７０を複数（例えば、各４回路）設ける。更に、図９に示したクロック生成回路６０を１回路設け、クロックＣＰ、ＣＮを４回路のフリップフロップ回路１０のクロック端子へ与えて、共用する。この実施形態の半導体装置８０Ａによれば、クロックを共用するので、クロック生成回路を複数設ける場合よりも小型化することができる。

図１１に、第３の実施形態に係るフリップフロップ回路１０Ｂを示す。本実施形態は、同期リセット付フリップフロップ回路であり、第１の実施形態のフリップフロップ回路における上記第１のインバータ１１、第２のインバータ１２及びスイッチ１３を用いたフリップフロップ回路である。そして、この第１のインバータ１１の出力をＨレベルとする第１のリセット素子３１を接続し、更に、上記第１のインバータ１１の出力とスイッチ１３との間に、Ｈレベルの信号を出力する第３のリセット素子３３を接続したものである。

第１のリセット素子３１は、ＮＭＯＳトランジスタＭＮ４であり、第３のリセット素子３３は、ＰＭＯＳトランジスタＭＰ５である。ＮＭＯＳトランジスタＭＮ４のドレインは、第１のインバータ１１のＮＭＯＳトランジスタＭＮ１のソースに接続され、ＮＭＯＳトランジスタＭＮ４のソースには、アース電位が接続される。また、フリップフロップ回路１０Ｂのリセット端子であるＮＭＯＳトランジスタＭＮ４のゲートには、リセット信号ＸＲＳＴが与えられる。この構成は第２の実施形態と同様である。

第３のリセット素子３３であるＰＭＯＳトランジスタＭＰ５は、ドレインが第２のインバータ１２の入力に接続され、ソースに電源電圧Ｖｄｄが与えられ、そのゲート（フリップフロップ回路１０Ｂのリセット端子）にはリセット信号ＸＲＳＴが与えられている。この実施形態に係るフリップフロップ回路１０Ｂのクロック生成回路６０とリセット信号生成回路７０の実施形態は、第２の実施形態のものと同じであり、図９に示す通りである。本実施形態のフリップフロップ回路１０Ｂは、原リセット信号ＲＳＴを与え、原クロックＣＫと同期させてリセットすることができる。

また、図１２に示すように、本実施形態のフリップフロップ回路１０Ｂとリセット信号生成回路７０を複数（例えば、各４回路）設けると共に、図９に示したクロック生成回路６０を１回路設け、クロックＣＰ、ＣＮを４回路のフリップフロップ回路１０のクロック端子へ与えて、共用する半導体装置８０Ｂを作成することができる。この実施形態の半導体装置８０Ｂによれば、クロックを共用するので、クロック生成回路６０を複数設ける場合よりも小型化することができる。

本実施形態の同期リセット付フリップフロップ回路は、スイッチ１３よりも入力側の構成としては、第１のインバータ１１と第１のリセット素子３１と第３のリセット素子３３によって、入力信号Ｄとリセット信号ＸＲＳＴに対するＮＡＮＤ回路の構成となっており、通常のフリップフロップ回路では内部ノードもリセットに固定しなければならない複雑な構成と比べて、簡単な構成で実現できる利点がある。また、上記非実施形態の同期リセット付フリップフロップ回路についても、この同期リセット付フリップフロップ回路における第３のリセット素子３３を、スイッチ１３と第２のインバータ１２の間に移動させた構成であるから、本実施形態の同期リセット付フリップフロップ回路と同様に、簡単な構成で実現できる利点がある。

１０、１０Ａ、１０Ｂフリップフロップ回路
１１第１のインバータ
１２第２のインバータ
１３スイッチ
２１反転遅延回路
２２ナンドゲート
２３インバータ
３１第１のリセット素子
３２第２のリセット素子
３３第３のリセット素子
６０クロック生成回路
７０リセット信号生成回路
８０、８０Ａ、８０Ｂ半導体装置

Claims

入力端子から入力した信号を反転して出力する第１のインバータのみを備える第１の回路と、
入力端子から入力した信号を反転して出力する第２のインバータのみを備える第２の回路と、
前記第１の回路と前記第２の回路との間に接続されると共にクロック端子を有し、前記クロック端子から与えられるクロックに応じて、ハイインピーダンス状態と信号通過状態とのスイッチングを行うスイッチのみを備える第３の回路と、
を具備し、前記第１の回路と前記第２の回路と前記第３の回路以外に回路素子を備えていないことを特徴とするフリップフロップ回路。
前記第１のインバータ、前記第２のインバータ、前記スイッチを構成するトランジスタをＣＭＯＳトランジスタにより構成することを特徴とする請求項１に記載のフリップフロップ回路。
前記スイッチを、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとにより構成し、
前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタのドレイン同士及びソース同士を接続して構成したことを特徴とする請求項２に記載のフリップフロップ回路。
請求項１乃至３のいずれか１項に記載のフリップフロップ回路に対し、
第１のリセット端子を有し、前記第１のインバータに接続され、前記第１のリセット端子からリセット信号が与えられると前記第１のインバータの出力をＨレベルとする第１のリセット素子と、
第２のリセット端子を有し、前記第２のインバータの入力に接続され、前記第２のリセット端子からリセット信号が与えられるとＨレベルの信号を出力する第２のリセット素子と、
を具備させ、非同期リセット機能を備えさせることを特徴とするフリップフロップ回路。
請求項１乃至３のいずれか１項に記載のフリップフロップ回路に対し、
第１のリセット端子を有し、前記第１のインバータに接続され、前記第１のリセット端子からリセット信号が与えられると前記第１のインバータの出力をＨレベルとする第１のリセット素子と、
第３のリセット端子を有し、前記第１のインバータの出力とスイッチとの間に接続され、前記第３のリセット端子からリセット信号が与えられるとＨレベルの信号を出力する第３のリセット素子と、
を具備させ、同期リセット機能を備えさせることを特徴とするフリップフロップ回路。
請求項１乃至３のいずれか１項に記載のフリップフロップ回路を複数備え、
前記複数のフリップフロップ回路のクロック端子に与えるクロックを発生するクロック発生回路と
を具備することを特徴とする半導体装置。
請求項４または請求項５に記載のフリップフロップ回路を複数備え、
前記複数のフリップフロップ回路のクロック端子へクロックを与えるクロック出力回路と、
前記複数のフリップフロップ回路のリセット端子へリセット信号を出力するリセット信号生成回路と
を具備することを特徴とする半導体装置。