JPH10242807A - データラッチ回路 - Google Patents
データラッチ回路Info
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- JPH10242807A JPH10242807A JP9044126A JP4412697A JPH10242807A JP H10242807 A JPH10242807 A JP H10242807A JP 9044126 A JP9044126 A JP 9044126A JP 4412697 A JP4412697 A JP 4412697A JP H10242807 A JPH10242807 A JP H10242807A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
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Abstract
(57)【要約】
【課題】素子数及びバスライン配線を削減し電源投入時
スタンバイ状態でのＤＦＦ回路のフローティング状態を
防止する。 【解決手段】リセット信号ＲＰの供給に応答してこのリ
セット信号の活性期間にクロック信号ＣＬＫの代わりに
パルス信号ＰＣをＤＦＦ１１のクロック入力ＣＫに供給
するよう切り替えるトランスファゲートＴＧ１，ＴＧ２
を備える。
スタンバイ状態でのＤＦＦ回路のフローティング状態を
防止する。 【解決手段】リセット信号ＲＰの供給に応答してこのリ
セット信号の活性期間にクロック信号ＣＬＫの代わりに
パルス信号ＰＣをＤＦＦ１１のクロック入力ＣＫに供給
するよう切り替えるトランスファゲートＴＧ１，ＴＧ２
を備える。
Description
【０００１】
【発明の属する技術分野】本発明はデータラッチ回路に
関し、特にフイールドメモリ等の同期式のダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）型の半導体記憶回
路のフリップフロップを用いたデータラッチ回路に関す
る。
関し、特にフイールドメモリ等の同期式のダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）型の半導体記憶回
路のフリップフロップを用いたデータラッチ回路に関す
る。
【０００２】
【従来の技術】クロック信号で同期させデータの転送を
する同期式のＤＲＡＭには、マスタスレーブ型Ｄフリッ
プフロップ回路（以下ＤＦＦ回路）を用いたデータラッ
チ回路が多く使われている。
する同期式のＤＲＡＭには、マスタスレーブ型Ｄフリッ
プフロップ回路（以下ＤＦＦ回路）を用いたデータラッ
チ回路が多く使われている。
【０００３】初期の同期式ＤＲＡＭは、電源投入後デバ
イスの入力ピンをスタンバイ状態にしても、ＤＦＦ回路
にゲートのフローティング状態ができるため貫通電流が
流れ、初期状態の電流値を測る場合、クロック信号を数
パルス与えて上記フローティング状態を解消してから測
定する方法をとらないと電流のぱらつきが出てしまう。
そのためデバイスの電流値を測定する場合は、上記クロ
ック信号を供給できるパルスジェネレータを備えたもの
でなけれぱ正確な測定が出来なかった。また、上記フロ
ーティング状態では出力状態も不定であり、したがって
正常な回路動作はできなかった。
イスの入力ピンをスタンバイ状態にしても、ＤＦＦ回路
にゲートのフローティング状態ができるため貫通電流が
流れ、初期状態の電流値を測る場合、クロック信号を数
パルス与えて上記フローティング状態を解消してから測
定する方法をとらないと電流のぱらつきが出てしまう。
そのためデバイスの電流値を測定する場合は、上記クロ
ック信号を供給できるパルスジェネレータを備えたもの
でなけれぱ正確な測定が出来なかった。また、上記フロ
ーティング状態では出力状態も不定であり、したがって
正常な回路動作はできなかった。
【０００４】従来から使われているデータラッチ回路で
は、ＤＦＦ回路としてリセット機能付きのものを用い、
さらにパワーオンリセット発生回路を設け、電源の立ち
上がりと同時にワンショットパルスのリセット信号を発
生させこのリセット信号によりＤＦＦ回路の各ゲートを
固定電位にしフローティング状態を無くすようにしてい
る。
は、ＤＦＦ回路としてリセット機能付きのものを用い、
さらにパワーオンリセット発生回路を設け、電源の立ち
上がりと同時にワンショットパルスのリセット信号を発
生させこのリセット信号によりＤＦＦ回路の各ゲートを
固定電位にしフローティング状態を無くすようにしてい
る。
【０００５】この種のフローティング防止機能を有する
ＤＦＦ回路を用いた従来の一般的なデータラッチ回路を
ブロックで示す図５を参照すると、リセット入力Ｒを有
するデータラッチ用のリセット機能付きＤＦＦ１０１
と、電源投入時にワンショットパルスのリセット信号Ｒ
Ｐを発生するパワーオンリセット発生回路１２とを備え
る。
ＤＦＦ回路を用いた従来の一般的なデータラッチ回路を
ブロックで示す図５を参照すると、リセット入力Ｒを有
するデータラッチ用のリセット機能付きＤＦＦ１０１
と、電源投入時にワンショットパルスのリセット信号Ｒ
Ｐを発生するパワーオンリセット発生回路１２とを備え
る。
【０００６】また、関連回路として基板の電位を設定す
る基板電位ＳＢを発生するバックバイアス発生（ＢＢ
Ｇ）１４と、ＢＢＧ１４の駆動パルスＰＣを発生するリ
ングオシレータ回路１３とを備える。
る基板電位ＳＢを発生するバックバイアス発生（ＢＢ
Ｇ）１４と、ＢＢＧ１４の駆動パルスＰＣを発生するリ
ングオシレータ回路１３とを備える。
【０００７】ＤＦＦ１０１の構成を回路図で示す図６を
参照すると、この第１のＤＦＦ１０１は、マスタＦＦを
構成しデータをラッチするＮＯＲ回路Ｏ１１，インバー
タＩ１２とクロックＣＫ，ＣＫＢで制御されるトランス
ファゲートＴＧ１１，ＴＧ１２と、スレーブＦＦを構成
しデータをラッチするＮＯＲ回路Ｏ１２，インバータＩ
１４とクロックＣＫ，ＣＫＢで制御されるトランスファ
ゲートＴＧ１３，ＴＧ１４と、クロック信号ＣＫを反転
して反転クロック信号ＣＫバー（Ｂ）を生成するインバ
ータＩ１５と、データ出力Ｑを反転して反転データ出力
ＱＢを出力するインバータＩ１６とを備える。
参照すると、この第１のＤＦＦ１０１は、マスタＦＦを
構成しデータをラッチするＮＯＲ回路Ｏ１１，インバー
タＩ１２とクロックＣＫ，ＣＫＢで制御されるトランス
ファゲートＴＧ１１，ＴＧ１２と、スレーブＦＦを構成
しデータをラッチするＮＯＲ回路Ｏ１２，インバータＩ
１４とクロックＣＫ，ＣＫＢで制御されるトランスファ
ゲートＴＧ１３，ＴＧ１４と、クロック信号ＣＫを反転
して反転クロック信号ＣＫバー（Ｂ）を生成するインバ
ータＩ１５と、データ出力Ｑを反転して反転データ出力
ＱＢを出力するインバータＩ１６とを備える。
【０００８】このＤＦＦ１０１は、マスタＦＦ，スレー
ブＦＦの各々のデータラッチ用のインバータの一方をＮ
ＯＲ回路Ｏ１１，Ｏ１２を用い、これらＮＯＲ回路Ｏ１
１，Ｏ１２の各々の一方の入力をリセット入力Ｒとして
いる。
ブＦＦの各々のデータラッチ用のインバータの一方をＮ
ＯＲ回路Ｏ１１，Ｏ１２を用い、これらＮＯＲ回路Ｏ１
１，Ｏ１２の各々の一方の入力をリセット入力Ｒとして
いる。
【０００９】また、特開平５−３２７４２２号公報（文
献１）記載のリセット機能付きの第２のＤＦＦ回路１０
１Ａを図６と共通の構成要素には共通の参照文字／数字
を付して同様に回路図で示す図７を参照すると、この図
に示すＤＦＦ１０１ＡのＤＦＦ１０１との相違点は、Ｎ
ＯＲ回路Ｏ１１，Ｏ１２の代わりにインバータＩ１１，
Ｉ１３を備え、各々のゲートへのリセット信号ＲＰの供
給に応答して導通しインバータＩ１１，Ｉ１３の各々の
入力を接地電位（Ｌレベル）に接続するすなわちプルダ
ウンするＮチャネルトランジスタＮ１１，Ｎ１２を備え
ることである。
献１）記載のリセット機能付きの第２のＤＦＦ回路１０
１Ａを図６と共通の構成要素には共通の参照文字／数字
を付して同様に回路図で示す図７を参照すると、この図
に示すＤＦＦ１０１ＡのＤＦＦ１０１との相違点は、Ｎ
ＯＲ回路Ｏ１１，Ｏ１２の代わりにインバータＩ１１，
Ｉ１３を備え、各々のゲートへのリセット信号ＲＰの供
給に応答して導通しインバータＩ１１，Ｉ１３の各々の
入力を接地電位（Ｌレベル）に接続するすなわちプルダ
ウンするＮチャネルトランジスタＮ１１，Ｎ１２を備え
ることである。
【００１０】次に、図５，図６，図７及び動作波形をタ
イムチャートで示す図８を参照して、従来のデータラッ
チ回路の動作について説明すると、パワーオンリセット
発生回路１２は、ＤＦＦ１０１あるいはＤＦＦ１０１Ａ
のリセット入力Ｒにリセット信号ＲＰを供給して全ての
ＤＦＦ回路の各ゲートの電位をＨレベルあるいはＬレベ
ルにする。
イムチャートで示す図８を参照して、従来のデータラッ
チ回路の動作について説明すると、パワーオンリセット
発生回路１２は、ＤＦＦ１０１あるいはＤＦＦ１０１Ａ
のリセット入力Ｒにリセット信号ＲＰを供給して全ての
ＤＦＦ回路の各ゲートの電位をＨレベルあるいはＬレベ
ルにする。
【００１１】図８を参照すると、まず電源ＶＤが図示の
ように立ち上がるものと仮定し、パワーオンリセット発
生回路１２の電圧検出用のトランジスタのＶｔ以上に電
源ＶＤの電圧が上昇したとき１パルスのパワーオンリセ
ット信号ＲＰが図示のように電源ＶＤの立ち上がり前縁
に沿って発生する。クロックＣＫはスタンバイ時固定電
位とする。ＤＦＦ１０１／ＤＦＦ１０１Ａのデータ入力
Ｄは、Ｌレベルに固定されているものとする。
ように立ち上がるものと仮定し、パワーオンリセット発
生回路１２の電圧検出用のトランジスタのＶｔ以上に電
源ＶＤの電圧が上昇したとき１パルスのパワーオンリセ
ット信号ＲＰが図示のように電源ＶＤの立ち上がり前縁
に沿って発生する。クロックＣＫはスタンバイ時固定電
位とする。ＤＦＦ１０１／ＤＦＦ１０１Ａのデータ入力
Ｄは、Ｌレベルに固定されているものとする。
【００１２】するとＤＦＦ１０１の場合は、ＮＯＲ回路
Ｏ１１，Ｏ１２の各々がリセット信号ＲＰの波形の供給
を受けそれぞれ出力がＬレベルとなりＤＦＦ１０１の出
力Ｑは、図示のようにＬレベルに固定される。
Ｏ１１，Ｏ１２の各々がリセット信号ＲＰの波形の供給
を受けそれぞれ出力がＬレベルとなりＤＦＦ１０１の出
力Ｑは、図示のようにＬレベルに固定される。
【００１３】同期式ＤＲＡＭを代表するフイールドメモ
リの構成をブロックで示す図９を参照すると、この図に
示すフイールドメモリは、メモリセルアレイ２４の周辺
回路として、リセット機能付きＤＦＦ（Ｒ−ＤＦＦ）を
主要構成要素とするコントローラ３１と、ライトアドレ
スカウンタ３２と、リードアドレスカウンタ３３と、リ
フレッシュアドレスカウンタ３４と、リード／ライトの
各アドレスボインタ２６，２１と、リード／ライトの各
データレジスタ２５，２２と、入出力各バッファ２３，
２８と、ＳＲＡＭバッファ２７とを備える。
リの構成をブロックで示す図９を参照すると、この図に
示すフイールドメモリは、メモリセルアレイ２４の周辺
回路として、リセット機能付きＤＦＦ（Ｒ−ＤＦＦ）を
主要構成要素とするコントローラ３１と、ライトアドレ
スカウンタ３２と、リードアドレスカウンタ３３と、リ
フレッシュアドレスカウンタ３４と、リード／ライトの
各アドレスボインタ２６，２１と、リード／ライトの各
データレジスタ２５，２２と、入出力各バッファ２３，
２８と、ＳＲＡＭバッファ２７とを備える。
【００１４】これら各構成要素はアドレスバス又はデー
タバスのビット数対応の数のだけＲ−ＤＦＦ回路を用い
る。
タバスのビット数対応の数のだけＲ−ＤＦＦ回路を用い
る。
【００１５】ここで間題点を説明すると、この従来のデ
ータラッチ回路は、パワーオンリセット発生回路１２か
ら各構成回路のＤＦＦまでパワーオンリセット信号ＲＰ
伝送用のバスライン配線を必要とすることと、ＤＦＦ１
０１の場合はリセツト機能用にマスタＦＦ，スレーブＦ
Ｆの両方のデータラッチ用のインバータとして素子数が
多いＮＯＲ回路Ｏ１１，Ｏ１２を用いる必要があるた
め、また、ＤＦＦ１０１Ａの場合は、Ｌレベルプルダウ
ン用ＮチャンネルトランジスタＮ１１，Ｎ１２を必要と
するため素子及ぴ関連の配線領域が増加することであ
る。
ータラッチ回路は、パワーオンリセット発生回路１２か
ら各構成回路のＤＦＦまでパワーオンリセット信号ＲＰ
伝送用のバスライン配線を必要とすることと、ＤＦＦ１
０１の場合はリセツト機能用にマスタＦＦ，スレーブＦ
Ｆの両方のデータラッチ用のインバータとして素子数が
多いＮＯＲ回路Ｏ１１，Ｏ１２を用いる必要があるた
め、また、ＤＦＦ１０１Ａの場合は、Ｌレベルプルダウ
ン用ＮチャンネルトランジスタＮ１１，Ｎ１２を必要と
するため素子及ぴ関連の配線領域が増加することであ
る。
【００１６】例えば、入力バッファ２３だけでもバスの
１ビット分当たり２個のＲ−ＤＦＦを用い、２Ｍ程度の
フイールドメモリ全体では約１００個を用いる。このた
め、リセット信号ＲＰの伝送用バスラインもチップ全面
に引き回されることになる。それによるチップサイズへ
の影響は、概算で下記のような面積の増加として表され
る。
１ビット分当たり２個のＲ−ＤＦＦを用い、２Ｍ程度の
フイールドメモリ全体では約１００個を用いる。このた
め、リセット信号ＲＰの伝送用バスラインもチップ全面
に引き回されることになる。それによるチップサイズへ
の影響は、概算で下記のような面積の増加として表され
る。
【００１７】リセット機能無しのＤＦＦ回路の面積とＲ
−ＤＦＦ回路の面積の差を５００μｍ2 とすると、チッ
プ全体の面積の増加分は、５００×１００個＝５０００
０μｍ2 となる。
−ＤＦＦ回路の面積の差を５００μｍ2 とすると、チッ
プ全体の面積の増加分は、５００×１００個＝５０００
０μｍ2 となる。
【００１８】またパワーオンリセット信号ＲＰのバスラ
イン配線がチップを一周しているとしチップサイズを６
ｍｍ（６０００μｍ）角，配線幅２．８μｍとすると、
これにより増大する面積は、２４０００×２．８μｍ＝
６７２００μｍ2 となり、合計で１１７２００μｍ2 チ
ップ面積を増大させることになる。
イン配線がチップを一周しているとしチップサイズを６
ｍｍ（６０００μｍ）角，配線幅２．８μｍとすると、
これにより増大する面積は、２４０００×２．８μｍ＝
６７２００μｍ2 となり、合計で１１７２００μｍ2 チ
ップ面積を増大させることになる。
【００１９】
【発明が解決しようとする課題】上述した従来のデータ
ラッチ回路は、電源投入時のスタンバイ状態でのＤＦＦ
回路のフローティング状態を防止するため、ＤＦＦとし
て素子数が多いリセット機能付きＤＦＦを用いるか、あ
るいはパワーオンリセット信号の供給に応答してインバ
ータの入力をＬレベルまたはＨレベルにプルダウン／プ
ルアップするためのスイッチング素子を必要とすること
とと、パワーオンリセット発生回路から各構成回路のＤ
ＦＦまでパワーオンリセット信号伝送用の配線を必要と
することとのため、所要素子数及び配線領域が増加しチ
ップ面積を相当増加させるという欠点があった。
ラッチ回路は、電源投入時のスタンバイ状態でのＤＦＦ
回路のフローティング状態を防止するため、ＤＦＦとし
て素子数が多いリセット機能付きＤＦＦを用いるか、あ
るいはパワーオンリセット信号の供給に応答してインバ
ータの入力をＬレベルまたはＨレベルにプルダウン／プ
ルアップするためのスイッチング素子を必要とすること
とと、パワーオンリセット発生回路から各構成回路のＤ
ＦＦまでパワーオンリセット信号伝送用の配線を必要と
することとのため、所要素子数及び配線領域が増加しチ
ップ面積を相当増加させるという欠点があった。
【００２０】本発明の目的は、上記欠点を解決し素子数
及びバスライン配線を削減し電源投入時スタンバイ状態
でのＤＦＦ回路のフローティング状態を防止できるデー
タラッチ回路を提供することにある。
及びバスライン配線を削減し電源投入時スタンバイ状態
でのＤＦＦ回路のフローティング状態を防止できるデー
タラッチ回路を提供することにある。
【００２１】
【課題を解決するための手段】本発明のデータラッチ回
路は、電源投入時にワンショットパルスのリセット信号
を発生するパワーオンリセット発生回路と、基板電圧を
発生するバックバイアス発生回路駆動用のパルス状のバ
ックバイアス駆動信号を出力する発振回路と、クロック
信号に同期してデータ信号をラッチするとともに前のラ
ッチデータを出力するＤ型フリップフロップ回路とを備
え、前記クロック信号に同期して前記データ信号の転送
をする同期式のダイナミックランダムアクセスメモリで
使用するデータラッチ回路において、前記リセット信号
の供給に応答してこのリセット信号の活性期間に前記ク
ロック信号の代わりに前記バックバイアス駆動信号を前
記Ｄ型フリップフロップ回路のクロック入力端に供給す
るよう切り替えるスイッチ手段を備えて構成されてい
る。
路は、電源投入時にワンショットパルスのリセット信号
を発生するパワーオンリセット発生回路と、基板電圧を
発生するバックバイアス発生回路駆動用のパルス状のバ
ックバイアス駆動信号を出力する発振回路と、クロック
信号に同期してデータ信号をラッチするとともに前のラ
ッチデータを出力するＤ型フリップフロップ回路とを備
え、前記クロック信号に同期して前記データ信号の転送
をする同期式のダイナミックランダムアクセスメモリで
使用するデータラッチ回路において、前記リセット信号
の供給に応答してこのリセット信号の活性期間に前記ク
ロック信号の代わりに前記バックバイアス駆動信号を前
記Ｄ型フリップフロップ回路のクロック入力端に供給す
るよう切り替えるスイッチ手段を備えて構成されてい
る。
【００２２】本発明のデータラッチ回路は、電源投入時
リセット信号を出力するパワーオンリセット発生回路と
基板電位を発生させる基板電位発生回路と発振回路と、
データの読み書きをさせるフリップフロップ回路を有す
る半導体記億回路において前記パワーオンリセット信号
のワンショットパルス発生期間中に前記フリップフロッ
プ回路に発振回路から発生するクロック信号を与える構
成をとっている。また本発明のデータラッチ回路は、Ｄ
ＦＦに写えるクロックを内部発振回路からのクロックと
正規のクロックを切り替えるためのトランスファ回路を
設け前記トランスファ回路のゲートのどちらか片方にイ
ンバータを設けパワーオンリセット発生回路の出力と接
続される。
リセット信号を出力するパワーオンリセット発生回路と
基板電位を発生させる基板電位発生回路と発振回路と、
データの読み書きをさせるフリップフロップ回路を有す
る半導体記億回路において前記パワーオンリセット信号
のワンショットパルス発生期間中に前記フリップフロッ
プ回路に発振回路から発生するクロック信号を与える構
成をとっている。また本発明のデータラッチ回路は、Ｄ
ＦＦに写えるクロックを内部発振回路からのクロックと
正規のクロックを切り替えるためのトランスファ回路を
設け前記トランスファ回路のゲートのどちらか片方にイ
ンバータを設けパワーオンリセット発生回路の出力と接
続される。
【００２３】また、本発明のデータラッチ回路における
前記発振回路は、半導体基板の電位を与えるためのバッ
クバイアス発生を起動させるためのリングオシレータ一
を使う構成をとる。また、本発明のデータラッチ回路に
おける前記パワーオンリセット発生回路は、発生するパ
ルスの幅を前記発振回路のクロックが２クロック分以上
の設けるようパルス幅を設定する構成をとる。
前記発振回路は、半導体基板の電位を与えるためのバッ
クバイアス発生を起動させるためのリングオシレータ一
を使う構成をとる。また、本発明のデータラッチ回路に
おける前記パワーオンリセット発生回路は、発生するパ
ルスの幅を前記発振回路のクロックが２クロック分以上
の設けるようパルス幅を設定する構成をとる。
【００２４】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のデータラッチ回路は、従来と共通の
リセット信号ＲＰを出力するパワーオンリセット発生回
路１２と、パルス信号ＰＣの供給に応答して基板電圧Ｓ
Ｂを発生するバックバイアス発生（ＢＢＧ）回路１４
と、パルス信号ＰＣを出力するリングオシレータ回路１
３とに加えて、リセット機能付きＤＦＦの代わりにリセ
ット機能無しのＤＦＦ１１と、リセット信号ＲＰを反転
し反転リセット信号ＲＰＢを生成するインバータＩ１
と、一端をリングオシレータ回路１３に他端をＤＦＦ１
１のクロック入力ＣＫにそれぞれ接続し相補のリセット
信号ＲＰ，ＲＰＢの供給に応答してパルス信号ＰＣを通
過させるトランスファゲートＴＧ１と、一端にクロック
ＣＬＫの供給を受け他端をＤＦＦ１１のクロック入力Ｃ
Ｋにそれぞれ接続し相補のリセット信号ＲＰＢ，ＲＰの
供給に応答してクロック信号ＣＬＫを通過させるトラン
スファゲートＴＧ２とを備える。
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態のデータラッチ回路は、従来と共通の
リセット信号ＲＰを出力するパワーオンリセット発生回
路１２と、パルス信号ＰＣの供給に応答して基板電圧Ｓ
Ｂを発生するバックバイアス発生（ＢＢＧ）回路１４
と、パルス信号ＰＣを出力するリングオシレータ回路１
３とに加えて、リセット機能付きＤＦＦの代わりにリセ
ット機能無しのＤＦＦ１１と、リセット信号ＲＰを反転
し反転リセット信号ＲＰＢを生成するインバータＩ１
と、一端をリングオシレータ回路１３に他端をＤＦＦ１
１のクロック入力ＣＫにそれぞれ接続し相補のリセット
信号ＲＰ，ＲＰＢの供給に応答してパルス信号ＰＣを通
過させるトランスファゲートＴＧ１と、一端にクロック
ＣＬＫの供給を受け他端をＤＦＦ１１のクロック入力Ｃ
Ｋにそれぞれ接続し相補のリセット信号ＲＰＢ，ＲＰの
供給に応答してクロック信号ＣＬＫを通過させるトラン
スファゲートＴＧ２とを備える。
【００２５】トランスファゲートＴＧ１，ＴＧ２は同一
構成であり、便宜上ＴＧ１について説明すると、Ｐチャ
ネルトランジスタＰ１とＮチャネルトランジスタＮ１と
を並列接続し共通接続したソースをリングオシレータ回
路１３に共通接続したドレインをＤＦＦ１１のクロック
入力ＣＫにそれぞれ接続し、トランジスタＮ１のゲート
にリセット信号ＲＰをトランジスタＰ１のゲートに反転
リセット信号ＲＰＢをそれぞれ供給する。また、トラン
スファゲートＴＧ２には、トランジスタＮ２のゲートに
反転リセット信号ＲＰＢをトランジスタＰ２のゲートに
リセット信号ＲＰをそれぞれ供給する。
構成であり、便宜上ＴＧ１について説明すると、Ｐチャ
ネルトランジスタＰ１とＮチャネルトランジスタＮ１と
を並列接続し共通接続したソースをリングオシレータ回
路１３に共通接続したドレインをＤＦＦ１１のクロック
入力ＣＫにそれぞれ接続し、トランジスタＮ１のゲート
にリセット信号ＲＰをトランジスタＰ１のゲートに反転
リセット信号ＲＰＢをそれぞれ供給する。また、トラン
スファゲートＴＧ２には、トランジスタＮ２のゲートに
反転リセット信号ＲＰＢをトランジスタＰ２のゲートに
リセット信号ＲＰをそれぞれ供給する。
【００２６】ＤＦＦ１１の構成を回路図で示す図２を参
照すると、このＤＦＦ１１は、マスタＦＦを構成しデー
タをラッチするインバータ，Ｉ１１，Ｉ１２とクロック
ＣＫ，ＣＫＢで制御されるトランスファゲートＴＧ１
１，ＴＧ１２と、スレーブＦＦを構成しデータをラッチ
するインバータＩ１３，Ｉ１４とクロックＣＫ，ＣＫＢ
で制御されるトランスファゲートＴＧ１３，ＴＧ１４
と、クロック信号ＣＫを反転して反転クロック信号ＣＫ
バー（Ｂ）を生成するインバータＩ１５と、データ出力
Ｑを反転して反転データ出力ＱＢを出力するインバータ
Ｉ１６とを備える。
照すると、このＤＦＦ１１は、マスタＦＦを構成しデー
タをラッチするインバータ，Ｉ１１，Ｉ１２とクロック
ＣＫ，ＣＫＢで制御されるトランスファゲートＴＧ１
１，ＴＧ１２と、スレーブＦＦを構成しデータをラッチ
するインバータＩ１３，Ｉ１４とクロックＣＫ，ＣＫＢ
で制御されるトランスファゲートＴＧ１３，ＴＧ１４
と、クロック信号ＣＫを反転して反転クロック信号ＣＫ
バー（Ｂ）を生成するインバータＩ１５と、データ出力
Ｑを反転して反転データ出力ＱＢを出力するインバータ
Ｉ１６とを備える。
【００２７】次に、図１，図２及び動作波形をタイムチ
ャートで示す図３を参照して本実施の形態の動作につい
て説明すると、まず、電源投入後電源ＶＤが立ち上がる
と、パワーオンリセット発生回路１２は、従来と同様
に、Ｈレベルのリセット信号ＲＰを出力し、インバータ
Ｉ１は反転リセット信号ＲＰＢを生成して相補のリセッ
ト信号ＲＰ，ＲＰＢをトランスファゲートＴＧ１，ＴＧ
２に供給する。このリセット信号ＲＰ，ＲＰＢの供給に
応答してトランスファゲートＴＧ１が導通し電源ＶＤと
同時に立ち上がりつつあるリングオシレータ回路１３の
パルス信号ＰＣを通過させ、ＤＦＦ１１のクロック端子
ＣＫに供給する。一方、トランスファゲートＴＧ２は遮
断状態となりクロック信号ＣＬＫを阻止する。これによ
り、ＤＦＦ１１はパルス信号ＰＣにより各ゲートの電位
が所定の初期状態に設定される。
ャートで示す図３を参照して本実施の形態の動作につい
て説明すると、まず、電源投入後電源ＶＤが立ち上がる
と、パワーオンリセット発生回路１２は、従来と同様
に、Ｈレベルのリセット信号ＲＰを出力し、インバータ
Ｉ１は反転リセット信号ＲＰＢを生成して相補のリセッ
ト信号ＲＰ，ＲＰＢをトランスファゲートＴＧ１，ＴＧ
２に供給する。このリセット信号ＲＰ，ＲＰＢの供給に
応答してトランスファゲートＴＧ１が導通し電源ＶＤと
同時に立ち上がりつつあるリングオシレータ回路１３の
パルス信号ＰＣを通過させ、ＤＦＦ１１のクロック端子
ＣＫに供給する。一方、トランスファゲートＴＧ２は遮
断状態となりクロック信号ＣＬＫを阻止する。これによ
り、ＤＦＦ１１はパルス信号ＰＣにより各ゲートの電位
が所定の初期状態に設定される。
【００２８】次に一定時間経過すると、リセット信号Ｒ
ＰはＨレベルからＬレベルに遷移し、トランスファゲー
トＴＧ１を遮断状態に、トランスファゲートＴＧ２を導
通状態にそれぞれ切り替え、パルス信号ＰＣを阻止する
とともに正規のクロック信号ＣＬＫをＤＦＦ１１のクロ
ック端子ＣＫに供給する。この後正常動作に移行する。
ＰはＨレベルからＬレベルに遷移し、トランスファゲー
トＴＧ１を遮断状態に、トランスファゲートＴＧ２を導
通状態にそれぞれ切り替え、パルス信号ＰＣを阻止する
とともに正規のクロック信号ＣＬＫをＤＦＦ１１のクロ
ック端子ＣＫに供給する。この後正常動作に移行する。
【００２９】図３を再度参照して上記の動作の詳細につ
いて説明すると、パワーオンリセット発生回路１２は、
電源ＶＤが立ち上がり、電圧検出用のトランジスタのし
きい値Ｖｔ以上に電源ＶＤの電圧が上昇するとＨレベル
のリセット信号ＲＰを出力し始める。このときこのデー
タラッチ回路はスタンバイ状態であるためデータ入力Ｄ
は、Ｈレベル，Ｌレベルのいずれかの固定電位である。
この時点でリングオシレーター回路１３もパルス信号Ｃ
Ｐを出力し始める。ＤＦＦ回路１１は、マスタ側とスレ
ーブ側とに分かれているため、クロック入力に供給され
るパルス信号ＣＰが最初にＨレベル次にＬレベルの場合
に出力Ｑの値が決定される。
いて説明すると、パワーオンリセット発生回路１２は、
電源ＶＤが立ち上がり、電圧検出用のトランジスタのし
きい値Ｖｔ以上に電源ＶＤの電圧が上昇するとＨレベル
のリセット信号ＲＰを出力し始める。このときこのデー
タラッチ回路はスタンバイ状態であるためデータ入力Ｄ
は、Ｈレベル，Ｌレベルのいずれかの固定電位である。
この時点でリングオシレーター回路１３もパルス信号Ｃ
Ｐを出力し始める。ＤＦＦ回路１１は、マスタ側とスレ
ーブ側とに分かれているため、クロック入力に供給され
るパルス信号ＣＰが最初にＨレベル次にＬレベルの場合
に出力Ｑの値が決定される。
【００３０】リングオシレータ回路１３も、電源ＶＤが
この回路のトランジスタのしきい値Ｖｔ以上になった時
自動的に動作し始めるため、リセット信号ＲＰがＨレベ
ルの期間内にパルス信号ＣＰがＨレベルからＬレベルに
反転するか、または、逆にＬレベルからＨレベルに反転
するかが決まっていない。このため、リセット信号ＲＰ
のパルス幅は、パルス信号ＰＣの２サイクル分以上のサ
イクルタイムで設定する必要がある。
この回路のトランジスタのしきい値Ｖｔ以上になった時
自動的に動作し始めるため、リセット信号ＲＰがＨレベ
ルの期間内にパルス信号ＣＰがＨレベルからＬレベルに
反転するか、または、逆にＬレベルからＨレベルに反転
するかが決まっていない。このため、リセット信号ＲＰ
のパルス幅は、パルス信号ＰＣの２サイクル分以上のサ
イクルタイムで設定する必要がある。
【００３１】例えぱ、パルス信号ＰＣの１サイクルを２
μｓとするとリセット信号のＨ期間を４μｓ以上に設定
する。
μｓとするとリセット信号のＨ期間を４μｓ以上に設定
する。
【００３２】これにより電源投入後のスタンバイ状態に
おいて、ＤＦＦ回路１１の各ゲートはフローティングす
ることなくある電位に確実に固定されるので貫通電流は
無くなり、正確なスタンバイ電流を測定でき、また、一
定の出力状態が設定されので正常な回路動作を保証する
と共に、チップサイズを小さくできる。
おいて、ＤＦＦ回路１１の各ゲートはフローティングす
ることなくある電位に確実に固定されるので貫通電流は
無くなり、正確なスタンバイ電流を測定でき、また、一
定の出力状態が設定されので正常な回路動作を保証する
と共に、チップサイズを小さくできる。
【００３３】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、トラ
ンスファゲートＴＧ１，ＴＧ２の代わりにＡＮＤ−ＮＯ
Ｒ回路１５を備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、トラ
ンスファゲートＴＧ１，ＴＧ２の代わりにＡＮＤ−ＮＯ
Ｒ回路１５を備えることである。
【００３４】ＡＮＤ−ＮＯＲ回路１５は、リセット信号
とパルス信号ＰＣとの論理積と、反転リセット信号ＲＰ
ＢとクロックＣＬＫとの論理積との否定論理和をとるこ
とにより、第１の実施の形態と同一の動作を行う。
とパルス信号ＰＣとの論理積と、反転リセット信号ＲＰ
ＢとクロックＣＬＫとの論理積との否定論理和をとるこ
とにより、第１の実施の形態と同一の動作を行う。
【００３５】
【発明の効果】以上説明したように、本発明のデータラ
ッチ回路は、リセット信号の供給に応答してこのリセッ
ト信号の活性期間に本来のクロック信号の代わりにＢＢ
Ｇ回路で使うリングオシレータ回路のパルス信号をＤＦ
Ｆ回路のクロック入力端に供給するよう切り替えるスイ
ッチ手段を備え、上記パルス信号を電源投入後の一時的
なＤＦＦ回路のクロック信号として利用することにより
素子数の多いリセット機能付きＤＦＦ回路を通常のＤＦ
Ｆ回路に置換して素子数を削減すると共に、リセット信
号用のバスライン配線の引き回しが不要となり、チップ
サイズを縮小することが出来るという効果がある。
ッチ回路は、リセット信号の供給に応答してこのリセッ
ト信号の活性期間に本来のクロック信号の代わりにＢＢ
Ｇ回路で使うリングオシレータ回路のパルス信号をＤＦ
Ｆ回路のクロック入力端に供給するよう切り替えるスイ
ッチ手段を備え、上記パルス信号を電源投入後の一時的
なＤＦＦ回路のクロック信号として利用することにより
素子数の多いリセット機能付きＤＦＦ回路を通常のＤＦ
Ｆ回路に置換して素子数を削減すると共に、リセット信
号用のバスライン配線の引き回しが不要となり、チップ
サイズを縮小することが出来るという効果がある。
【図１】本発明のデータラッチ回路の第１の実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】図１のＤＦＦの構成を示す回路図である。
【図３】本実施の形態のデータラッチ回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図４】本発明のデータラッチ回路の第２の実施の形態
を示すブロック図である。
を示すブロック図である。
【図５】従来のデータラッチ回路の一例を示すブロック
図である。
図である。
【図６】図５のリセット機能付きのＤＦＦの第１の構成
を示す回路図である。
を示す回路図である。
【図７】図５のリセット機能付きのＤＦＦの第２の構成
を示す回路図である。
を示す回路図である。
【図８】従来のデータラッチ回路における動作の一例を
示すタイムチャートである。
示すタイムチャートである。
【図９】フイールドメモリの構成の一例を示すブロック
図である。
図である。
１１，１０１，１０１Ａ ＤＦＦ １２ パワーオンリセット発生回路 １３ リングオシレータ回路 １４ ＢＢＧ回路 １５ ＡＮＤ−ＮＯＲ回路 Ｉ１，Ｉ１，Ｉ１１〜Ｉ１６ インバータ ＴＧ１，ＴＧ２，ＴＧ１１〜ＴＧ１４ トランスファ
ゲート Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｐ１，Ｐ２ トランジ
スタ
ゲート Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｐ１，Ｐ２ トランジ
スタ
Claims (3)
- 【請求項１】 電源投入時にワンショットパルスのリセ
ット信号を発生するパワーオンリセット発生回路と、基
板電圧を発生するバックバイアス発生回路駆動用のパル
ス状のバックバイアス駆動信号を出力する発振回路と、
クロック信号に同期してデータ信号をラッチするととも
に前のラッチデータを出力するＤ型フリップフロップ回
路とを備え、前記クロック信号に同期して前記データ信
号の転送をする同期式のダイナミックランダムアクセス
メモリで使用するデータラッチ回路において、 前記リセット信号の供給に応答してこのリセット信号の
活性期間に前記クロック信号の代わりに前記バックバイ
アス駆動信号を前記Ｄ型フリップフロップ回路のクロッ
ク入力端に供給するよう切り替えるスイッチ手段を備え
ることを特徴とするデータラッチ回路。 - 【請求項２】 前記スイッチ手段が、前記リセット信号
とこのリセット信号を反転した反転リセット信号とから
成る相補リセット信号対の供給に応答して前記バックバ
イアス駆動信号を導通させる第１のトランスファゲート
回路と、 前記相補リセット信号対の供給に応答して前記クロック
信号を遮断する第２のトランスファゲート回路とを備え
ることを特徴とする請求項１記載のデータラッチ回路。 - 【請求項３】 前記スイッチ手段が、前記リセット信号
と前記バックバイアス駆動信号との第１の論理積と前記
リセット信号を反転した反転リセット信号と前記クロッ
ク信号との第２の論理積との否定論理和をとり前記Ｄ型
フリップフロップ回路のクロック入力端に供給するるＡ
ＮＤ−ＮＯＲ回路を備えることを特徴とする請求項１記
載のデータラッチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044126A JP3062110B2 (ja) | 1997-02-27 | 1997-02-27 | データラッチ回路 |
| US09/025,999 US5889709A (en) | 1997-02-27 | 1998-02-19 | Data latch circuit device with flip-flop of semi-conductor memory of synchronous DRAM |
| KR1019980005382A KR100258418B1 (ko) | 1997-02-27 | 1998-02-20 | 동기식의 dram 반도체메모리의 플립플롭을 사용한 데이터래치회로장치 |
| EP98103393A EP0862269B1 (en) | 1997-02-27 | 1998-02-26 | Data latch circuit device with flip-flop of semi-conductor memory of synchronous DRAM |
| DE69809096T DE69809096T2 (de) | 1997-02-27 | 1998-02-26 | Datenverriegelungs-Schaltungsvorrichtung mit synchronem Halbleiterflipflop-DRAM-Speicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9044126A JP3062110B2 (ja) | 1997-02-27 | 1997-02-27 | データラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10242807A true JPH10242807A (ja) | 1998-09-11 |
| JP3062110B2 JP3062110B2 (ja) | 2000-07-10 |
Family
ID=12682926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9044126A Expired - Fee Related JP3062110B2 (ja) | 1997-02-27 | 1997-02-27 | データラッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5889709A (ja) |
| EP (1) | EP0862269B1 (ja) |
| JP (1) | JP3062110B2 (ja) |
| KR (1) | KR100258418B1 (ja) |
| DE (1) | DE69809096T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019028695A (ja) * | 2017-07-28 | 2019-02-21 | 富士通株式会社 | 記憶装置及び記憶装置の制御方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3368815B2 (ja) * | 1997-11-10 | 2003-01-20 | 日本電気株式会社 | フリップフロップ回路 |
| KR100280435B1 (ko) * | 1998-01-23 | 2001-02-01 | 김영환 | 엠씨유의파워노이즈방지회로 |
| US6271715B1 (en) * | 1998-02-27 | 2001-08-07 | Maxim Integrated Products, Inc. | Boosting circuit with supply-dependent gain |
| JP2000036192A (ja) * | 1998-07-17 | 2000-02-02 | Fujitsu Ltd | 半導体集積回路 |
| US6275086B1 (en) | 1998-11-19 | 2001-08-14 | Fujitsu Limited | Clock signal generator for an integrated circuit |
| JP4253383B2 (ja) * | 1998-12-14 | 2009-04-08 | 富士通マイクロエレクトロニクス株式会社 | メモリ装置 |
| TWI237802B (en) | 2000-07-31 | 2005-08-11 | Semiconductor Energy Lab | Driving method of an electric circuit |
| EP1187327A1 (en) * | 2000-09-04 | 2002-03-13 | Infineon Technologies AG | Edge triggered D-flip-flop circuit |
| JP2002091604A (ja) * | 2000-09-19 | 2002-03-29 | Mitsubishi Electric Corp | クロック発生回路 |
| US7081780B2 (en) * | 2004-06-01 | 2006-07-25 | Randall Don Briggs | Reset circuitry for an integrated circuit |
| US7131092B2 (en) * | 2004-12-21 | 2006-10-31 | Via Technologies, Inc. | Clock gating circuit |
| KR100649973B1 (ko) * | 2005-09-14 | 2006-11-27 | 주식회사 하이닉스반도체 | 내부 전압 발생 장치 |
| WO2010064888A1 (en) * | 2008-12-04 | 2010-06-10 | Telekom Malaysia Berhad | A frequency divider |
| US8890588B2 (en) * | 2013-03-28 | 2014-11-18 | Texas Instruments Incorporated | Circuits and methods for asymmetric aging prevention |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815041A (en) * | 1987-03-19 | 1989-03-21 | American Telephone And Telegraph Company | Current surge elimination for CMOS devices |
| US4982116A (en) * | 1989-12-26 | 1991-01-01 | Linear Technology Corporation | Clock selection circuit |
| JPH05327422A (ja) * | 1992-05-22 | 1993-12-10 | Nippon Steel Corp | Ｄフリップフロップ回路 |
| US5369377A (en) * | 1993-10-13 | 1994-11-29 | Zilog, Inc. | Circuit for automatically detecting off-chip, crystal or on-chip, RC oscillator option |
| US5801561A (en) * | 1995-05-01 | 1998-09-01 | Intel Corporation | Power-on initializing circuit |
| US5559458A (en) * | 1995-05-11 | 1996-09-24 | Lucent Technologies Inc. | Reset circuit for a pipelined signal processor |
-
1997
- 1997-02-27 JP JP9044126A patent/JP3062110B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 US US09/025,999 patent/US5889709A/en not_active Expired - Lifetime
- 1998-02-20 KR KR1019980005382A patent/KR100258418B1/ko not_active IP Right Cessation
- 1998-02-26 EP EP98103393A patent/EP0862269B1/en not_active Expired - Lifetime
- 1998-02-26 DE DE69809096T patent/DE69809096T2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019028695A (ja) * | 2017-07-28 | 2019-02-21 | 富士通株式会社 | 記憶装置及び記憶装置の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0862269A2 (en) | 1998-09-02 |
| EP0862269A3 (en) | 2000-11-22 |
| KR100258418B1 (ko) | 2000-06-01 |
| EP0862269B1 (en) | 2002-11-06 |
| JP3062110B2 (ja) | 2000-07-10 |
| KR19980071570A (ko) | 1998-10-26 |
| DE69809096T2 (de) | 2003-07-24 |
| DE69809096D1 (de) | 2002-12-12 |
| US5889709A (en) | 1999-03-30 |
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