CN115242221A - D触发器 - Google Patents

Abstract

本发明提供一种D触发器，包括：连接于数据输入端和数据输出端之间相串联的第一级锁存环路和第二级锁存环路，两级锁存环路结构相同，均包括：第一传输门、反相器、C单元滤波反相器和第二传输门，反相器的输入端连接于第一传输门的输出端，C单元滤波反相器包括串联的第一延时单元和C单元，C单元的两个输入端分别连接至第一延时单元的输入端和输出端，第一延时单元的输入端作为C单元滤波反相器的输入端，与反相器的输出端连接，C单元的输出端作为C单元滤波反相器的输出端；第二传输门的输入端与C单元滤波反相器的输出端连接，第二传输门的输出端与反相器的输入端连接。本发明能够保证当锁存环路输出端出现短脉冲信号时，锁存数据不翻转。

Description

D触发器

技术领域

本发明涉及电子电路技术领域，尤其涉及一种D触发器。

背景技术

随着太空技术逐步发展，集成电路芯片在太空的辐射环境中需要更高的稳定性。航天器中若使用普通芯片，难以抵挡各种太空粒子的辐射效应。目前航天器失效的重要原因即为辐照效应产生的短脉冲信号引起锁存数据发生错误翻转，是应用集成电路可靠性的重大挑战。在现有技术中，少有专门对寄存器设计的抗辐照结构，大多使用标准寄存器搭建更大级别的加固电路，使得面积和功耗更大。

发明内容

为解决上述问题，本发明提供了一种D触发器，无需增加额外的加固电路，便可保证当锁存环路输出端出现短脉冲信号时，锁存数据不翻转。

第一方面，本发明提供一种D触发器，包括：连接于数据输入端和数据输出端之间相串联的第一级锁存环路和第二级锁存环路，两级锁存环路结构相同，均包括：

第一传输门，所述第一传输门的输入端作为锁存环路的输入端；

反相器，所述反相器的输入端连接于所述第一传输门的输出端，所述反相器的输出端作为锁存环路的输出端；

C单元滤波反相器，所述C单元滤波反相器包括串联的第一延时单元和C单元，所述C单元的两个输入端分别连接至第一延时单元的输入端和输出端，所述第一延时单元的输入端作为C单元滤波反相器的输入端，与所述反相器的输出端连接，所述C单元的输出端作为C单元滤波反相器的输出端；

第二传输门，所述第二传输门的输入端与所述C单元滤波反相器的输出端连接，所述第二传输门的输出端与所述反相器的输入端连接；

其中，第一级锁存环路的第一传输门与第二级锁存环路的第二传输门同时通断，第一级锁存环路的第二传输门与第二级锁存环路的第一传输门同时通断。

可选地，所述第一延时单元，用于对锁存环路输出端的数据信号产生第一延时时间，所述第一延时时间大于数据信号上存在的短脉冲信号的宽度。

可选地，第一级锁存环路的第一传输门与第二级锁存环路的第二传输门在时钟信号为0时导通，在时钟信号为1时关断；

第一级锁存环路的第二传输门与第二级锁存环路的第一传输门在时钟信号为1时导通，在时钟信号为0时关断。

可选地，还包括：

输入滤波反相电路，连接于数据输入端和所述第一级锁存环路输入端之间，用于对数据输入端的输入信号进行滤波处理并将信号反相；以及，

输出反相器，连接于所述第二级锁存环路的输出端和数据输出端之间，用于将输出的信号反相。

可选地，所述输入滤波反相电路与所述C单元滤波反相器结构相同，包括串联的第二延时单元和C单元，所述C单元的两个输入端分别连接至第二延时单元的输入端和输出端，所述第二延时单元的输入端连接至数据输入端，所述C单元的输出端连接至所述第一级锁存环路输入端。

可选地，所述第二延时单元，用于对数据输入端的数据信号产生第二延时时间，所述第二延时时间大于数据信号上存在的短脉冲信号的宽度。

第二方面，本发明提供一种芯片，所述芯片包括第一方面提供的D触发器。

本发明提供的D触发器，包括两级数据锁存环路，且在两级锁存环路应用C单元滤波反相器，可以有效抑制短脉冲信号的影响。当锁存环路输出端出现短脉冲信号时，锁存数据不翻转。

附图说明

图1为本发明一实施例提供的D触发器的结构示意图；

图2为C单元滤波反相器的输入输出波形示意图；

图3为任意一级锁存环路输出端产生短脉冲后滤波效果示意图；

图4为本发明另一实施例提供的D触发器的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

图1示出了本发明实施例提供的一种D触发器的结构示意图。如图1所示，该D触发器包括：连接于数据输入端D和数据输出端Q之间相串联的两级锁存环路，记为第一级锁存环路11和第二级锁存环路结构12，第一级锁存环路11的输入端连接数据输入端D，第二级锁存环路12的输入端连接于第一级锁存环路11的输出端，第二级锁存环路12的输出端连接数据输出端Q。本实施例中，第一级锁存环路11和第二级锁存环路12结构相同。

具体地，第一级锁存环路11包括传输门TG1、反相器INV1、C单元滤波反相器110以及传输门TG2，其中C单元滤波反相器110包括串联的延时单元1101和C单元，C单元的两个输入端分别连接至延时单元1101的输入端和输出端，延时单元1101的输入端作为C单元滤波反相器110的输入端，C单元的输出端作为C单元滤波反相器的输出端。本实施例中，C单元是一种具有标准结构的电路。可以参考图1，C单元是包括4个晶体管的双输入单输出的门单元。当两个输入具有相同逻辑值，输出是输入的互补逻辑。如果两个输入不同，输出呈高阻态并保持原来的状态。延时单元1101用于对锁存环路11输出端的数据信号产生特定延时，具体实现形式本申请不作限定，可以基于现有技术实现。

传输门TG1的输入端作为第一级锁存环路的输入端，反相器INV1的输入端连接于传输门TG1的输出端，反相器INV1的输出端作为第一级锁存环路的输出端，C单元滤波反相器110的输入端与反相器INV1的输出端连接，传输门TG2的输入端与C单元滤波反相器110的输出端连接，传输门TG2的输出端与反相器INV1的输入端连接。

对应地，第二级锁存环路12包括传输门TG3、反相器INV2、C单元滤波反相器120以及传输门TG4，C单元滤波反相器120与C单元滤波反相器110结构相同，包括串联的延时单元1201和C单元，其具体原理可参照C单元滤波反相器110，不再展开叙述。

传输门TG3的输入端作为第二级锁存环路的输入端，反相器INV2的输入端连接于传输门TG3的输出端，反相器INV2的输出端作为第二级锁存环路的输出端，C单元滤波反相器120的输入端与反相器INV2的输出端连接，传输门TG4的输入端与C单元滤波反相器120的输出端连接，传输门TG4的输出端与反相器INV2的输入端连接。

上述电路结构中，第一级锁存环路11的传输门TG1与第二级锁存环路12的传输门TG4同时通断，第一级锁存环路11的传输门TG2与第二级锁存环路12的传输门TG3同时通断。

作为一种实施方式，第一级锁存环路11的传输门TG1与第二级锁存环路12的传输门TG4在时钟信号为0时导通，在时钟信号为1时关断；第一级锁存环路11的传输门TG2与第二级锁存环路21的传输门TG3在时钟信号为1时导通，在时钟信号为0时关断。

进一步地，两级锁存环路中，C单元滤波反相器的延时单元1101或1201，用于对各自锁存环路输出端的数据信号产生第一延时时间，该第一延时时间大于数据信号上存在的短脉冲信号的宽度，以便过滤短脉冲信号。

对于脉冲宽度小于延时时间的短脉冲信号，C单元滤波反相器可起到过滤作用。图2示出了C单元滤波反相器的输入输出波形示意图，可以看出，输入有短脉冲信号时，输出不会翻转。

本发明实施例提供的D触发器，其具体工作原理如下：

CLK、CLK_N是系统时钟，阶段1，时钟(CLK)为0时，CLK_N＝1，传输门1&4导通，传输门2&3关闭，将D端数据传递至第一级锁存环路11。阶段2，CLK为1时，CLK_N＝0，传输门1&4关闭，传输门2&3导通，将数据锁存至第一级锁存环路11，并将数据传递至Q端。阶段3，CLK为0时，CLK_N＝1，传输门1&4导通，传输门2&3关闭，将数据锁存至第二级锁存环路12，Q端继续输出锁存数据，第一级锁存环路内数据重复阶段1，两级锁存环路之间传输门3关断互不影响。

当任意一级锁存环路输出端产生短脉冲信号，最终都会再次经过C单元滤波反相器，导致短脉冲信号被过滤，数据将不会发生翻转。图3示出了任意一级锁存环路默认存储1时锁存环路输出端产生短脉冲后输出波形示意图。

因此，本发明实施例提供的D触发器，在两级锁存环路应用C单元滤波反相器，可以有效抑制短脉冲信号的影响。当锁存环路输出端出现短脉冲信号时，锁存数据不翻转。

另一方面，图4示出了本发明另一实施例提供的一种D触发器的结构示意图。如图4所示，该D触发器包括：相串联的两级锁存环路，记为第一级锁存环路21和第二级锁存环路结构22，这两级锁存环路的结构和工作原理与前述实施例的两级锁存环路相同，可参考前述实施例的论述。另外，该D触发器还包括：输入滤波反相电路20和输出反相器INV3，输入滤波反相电路20连接于数据输入端D和第一级锁存环路21输入端之间，用于对数据输入端D的输入信号进行滤波处理并将信号反相；输出反相器INV3连接于第二级锁存环路22的输出端和数据输出端Q之间，用于将输出的信号反相。

作为一种实施方式，输入滤波反相电路20的结构可以与前述实施例中C单元滤波反相器结构相同，即包括串联的延时单元201和C单元，C单元的两个输入端分别连接至延时单元201的输入端和输出端，延时单元201的输入端连接至数据输入端D，C单元的输出端连接至第一级锁存环路21输入端。延时单元201用于对数据输入端D的数据信号产生第二延时时间，该第二延时时间大于数据信号上存在的短脉冲信号的宽度。由于采用了C单元滤波反相器，本发明实施例提供的D触发器可以对前端产生的宽度小于延时单元设计延时时间的短脉冲信号全部过滤，保证数据进入D触发器时为正确数据。

在实际应用中，本发明实施例提供的D触发器可以应用于航天器芯片，很好地解决辐照产生的单粒子问题。下面进行详细说明。

已知的，目前主要的辐照问题，主要为总剂量效应和单粒子效应，芯片工艺在180nm以下时，总剂量效应影响较小，本申请不作考虑。单粒子效应又分单粒子瞬态和单粒子翻转，前者发生于组合电路，后者发生于锁存电路。下面将分别从单粒子瞬态和单粒子翻转两个角度来解释本发明抗辐照原理。

单粒子瞬态效应存在于组合电路中，即每个mos管器件，当受到空间粒子辐照时，将产生短脉冲反信号，这种短脉冲反信号若被具有存储功能的器件(如D触发器、锁存器)捕获，将存储错误信息。集成电路芯片中，电路是由组合逻辑与存储逻辑构成，短脉冲若未被存储逻辑存储，则不会产生问题，因此，在存储逻辑输入端增加滤波结构，可防止短脉冲信号被错误存储。本发明实施例中，数据输入端D端使用了C单元滤波反相器，可以过滤前端组合逻辑路径上每个mos受辐照影响产生的短脉冲，具有抗单粒子瞬态效应的作用。

单粒子翻转效应实际为单粒子瞬态效应的变种，存在于具有存储功能的器件中，如D触发器、锁存器。本发明实施例中，D触发器中以锁存环路形式实现数据的存储，如图4中的锁存环路21、锁存环路22。以锁存环路22为例，数据锁存于环路22时，传输门TG3关闭，传输门TG4打开，环路22形成一个由两个首尾相接反相器构成的锁存结构。若两个全部是普通反相器，那么反相器受辐照效应足够大，任一反相器输出端将产生足够强脉冲，冲破数据互锁结构，数据将发生翻转。若采用C单元滤波反相器，则任意输出端受辐照产生的短脉冲，最终都会再次经过C单元滤波反相器，导致短脉冲被过滤，数据将不会发生翻转，因此具有抗单粒子翻转效应的作用。

并且，本发明实施例所采用的抗辐照滤波设计，相比使用常规代码阶段抗辐照设计如三模冗余加固、时间冗余加固，将使用更少的器件数量，节省更多版图面积，更少的功耗。相比定制电路中的电荷补充加固、施密特加固、分离节点加固等，将更为可控，只需调整延时单元的延时时间，就可快速设计，在面积及功耗方面也更有优势。

另一方面，本发明实施例还提供一种芯片，该芯片包括上述实施例提供的D触发器。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种D触发器，其特征在于，包括：连接于数据输入端和数据输出端之间相串联的第一级锁存环路和第二级锁存环路，两级锁存环路结构相同，均包括：

第一传输门，所述第一传输门的输入端作为锁存环路的输入端；

反相器，所述反相器的输入端连接于所述第一传输门的输出端，所述反相器的输出端作为锁存环路的输出端；

C单元滤波反相器，所述C单元滤波反相器包括串联的第一延时单元和C单元，所述C单元的两个输入端分别连接至第一延时单元的输入端和输出端，所述第一延时单元的输入端作为C单元滤波反相器的输入端，与所述反相器的输出端连接，所述C单元的输出端作为C单元滤波反相器的输出端；

第二传输门，所述第二传输门的输入端与所述C单元滤波反相器的输出端连接，所述第二传输门的输出端与所述反相器的输入端连接；

其中，第一级锁存环路的第一传输门与第二级锁存环路的第二传输门同时通断，第一级锁存环路的第二传输门与第二级锁存环路的第一传输门同时通断。

2.根据权利要求1所述的D触发器，其特征在于，所述第一延时单元，用于对锁存环路输出端的数据信号产生第一延时时间，所述第一延时时间大于数据信号上存在的短脉冲信号的宽度。

3.根据权利要求1所述的D触发器，其特征在于，第一级锁存环路的第一传输门与第二级锁存环路的第二传输门在时钟信号为0时导通，在时钟信号为1时关断；

第一级锁存环路的第二传输门与第二级锁存环路的第一传输门在时钟信号为1时导通，在时钟信号为0时关断。

4.根据权利要求1所述的D触发器，其特征在于，还包括：

输入滤波反相电路，连接于数据输入端和所述第一级锁存环路输入端之间，用于对数据输入端的输入信号进行滤波处理并将信号反相；以及，

输出反相器，连接于所述第二级锁存环路的输出端和数据输出端之间，用于将输出的信号反相。

5.根据权利要求4所述的D触发器，其特征在于，所述输入滤波反相电路与所述C单元滤波反相器结构相同，包括串联的第二延时单元和C单元，所述C单元的两个输入端分别连接至第二延时单元的输入端和输出端，所述第二延时单元的输入端连接至数据输入端，所述C单元的输出端连接至所述第一级锁存环路输入端。

6.根据权利要求5所述的D触发器，其特征在于，所述第二延时单元，用于对数据输入端的数据信号产生第二延时时间，所述第二延时时间大于数据信号上存在的短脉冲信号的宽度。

7.一种芯片，其特征在于，包括如权利要求1至6中任一项所述的D触发器。

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