JP2002269026A - マイクロコンピュータ装置 - Google Patents
マイクロコンピュータ装置Info
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- JP2002269026A JP2002269026A JP2001065831A JP2001065831A JP2002269026A JP 2002269026 A JP2002269026 A JP 2002269026A JP 2001065831 A JP2001065831 A JP 2001065831A JP 2001065831 A JP2001065831 A JP 2001065831A JP 2002269026 A JP2002269026 A JP 2002269026A
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Abstract
(57)【要約】
【課題】 複数の周辺Ｉ／Ｏ回路からの割込み処理を適
切に調停することができ、しかもこの割込み処理の内容
に応じて適切なクロック変更と、クロックに合わせた適
切な周辺Ｉ／Ｏ回路、周辺メモリに対するアクセスサイ
クル数の変更とを行うことのできるマイクロコンピュー
タ装置を提供する。 【解決手段】 割込みコントローラ回路２において、周
辺Ｉ／Ｏ回路３−１３−３からの割込み優先度の情報Ｐ
ＲＩ１〜３を受け付ける手段を設けて、動的に割込み優
先度を可変な構成とし、この優先度情報ＰＲＩ１〜３に
より、ＣＰＵ１へのクロックＣＬＫを可変とすることが
でき、またクロックＣＬＫに適したバスサイクルで周辺
Ｉ／Ｏ回路３−１３−３へアクセス可能に構成した。
切に調停することができ、しかもこの割込み処理の内容
に応じて適切なクロック変更と、クロックに合わせた適
切な周辺Ｉ／Ｏ回路、周辺メモリに対するアクセスサイ
クル数の変更とを行うことのできるマイクロコンピュー
タ装置を提供する。 【解決手段】 割込みコントローラ回路２において、周
辺Ｉ／Ｏ回路３−１３−３からの割込み優先度の情報Ｐ
ＲＩ１〜３を受け付ける手段を設けて、動的に割込み優
先度を可変な構成とし、この優先度情報ＰＲＩ１〜３に
より、ＣＰＵ１へのクロックＣＬＫを可変とすることが
でき、またクロックＣＬＫに適したバスサイクルで周辺
Ｉ／Ｏ回路３−１３−３へアクセス可能に構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の周辺Ｉ／Ｏ
回路からの割込み要求を受付可能なマイクロコンピュー
タ装置に関するものである。
回路からの割込み要求を受付可能なマイクロコンピュー
タ装置に関するものである。
【０００２】
【従来の技術】複数の周辺Ｉ／Ｏ回路からの割込み要求
を処理するマイクロコンピュータ装置において、周辺Ｉ
／Ｏ回路からの割込み要求は、一旦、割込みコントロー
ラ回路で調停された後、ＣＰＵ（中央処理装置）に通知
され、ＣＰＵが受け付けた段階で割込み処理が行われ
る。
を処理するマイクロコンピュータ装置において、周辺Ｉ
／Ｏ回路からの割込み要求は、一旦、割込みコントロー
ラ回路で調停された後、ＣＰＵ（中央処理装置）に通知
され、ＣＰＵが受け付けた段階で割込み処理が行われ
る。
【０００３】図５は、従来のマイクロコンピュータ装置
のブロック図である。図５において、ＣＰＵ１はそのプ
ログラム初期化段階で、割込みコントローラ回路２と、
クロック供給回路４と、バスコントローラ回路５と、周
辺Ｉ／Ｏ回路３−１〜３−３のＣＰＵ１にアクセス可能
なレジスタとの初期設定を行う。割込みコントローラ回
路２内のプライオリティレジスタ９−１〜９−３もこの
初期設定時に設定されるレジスタであり、これらのプラ
イオリティレジスタ９−１〜９−３には、各々のレジス
タに対応した周辺Ｉ／Ｏ回路３−１〜３−３から同時に
割込みが発生したときに、どの周辺Ｉ／Ｏ回路３−１〜
３−３からの割込みを優先的にＣＰＵ１に通知するかを
決定するための優先順位が書き込まれている。ＣＰＵ１
は初期化時に、予め組み込まれたプログラムにより、ク
ロック供給回路４は初期化直後のＣＰＵ１の動作クロッ
ク周波数を設定し、バスコントローラ回路５は、周辺Ｉ
／Ｏ回路３−１〜３−３または周辺メモリ６にアクセス
時のアクセスサイクル数を設定する。
のブロック図である。図５において、ＣＰＵ１はそのプ
ログラム初期化段階で、割込みコントローラ回路２と、
クロック供給回路４と、バスコントローラ回路５と、周
辺Ｉ／Ｏ回路３−１〜３−３のＣＰＵ１にアクセス可能
なレジスタとの初期設定を行う。割込みコントローラ回
路２内のプライオリティレジスタ９−１〜９−３もこの
初期設定時に設定されるレジスタであり、これらのプラ
イオリティレジスタ９−１〜９−３には、各々のレジス
タに対応した周辺Ｉ／Ｏ回路３−１〜３−３から同時に
割込みが発生したときに、どの周辺Ｉ／Ｏ回路３−１〜
３−３からの割込みを優先的にＣＰＵ１に通知するかを
決定するための優先順位が書き込まれている。ＣＰＵ１
は初期化時に、予め組み込まれたプログラムにより、ク
ロック供給回路４は初期化直後のＣＰＵ１の動作クロッ
ク周波数を設定し、バスコントローラ回路５は、周辺Ｉ
／Ｏ回路３−１〜３−３または周辺メモリ６にアクセス
時のアクセスサイクル数を設定する。
【０００４】次に、図６を参照しながら、クロック供給
回路４の内部構成とその動作について説明する。クロッ
ク供給回路４は、ＣＰＵ１の動作クロックであるＣＰＵ
動作クロック信号ＣＬＫを出力する。ＣＰＵ１はその初
期化段階でプログラムにより、ＣＰＵ内部バスＣＰＵＢ
ＵＳを介してクロック制御レジスタ１２に初期化時の動
作クロックに対応する値を設定する。このときに設定す
る値は、クロック生成回路１０のクロック出力ＣＫ１、
ＣＫ２、ＣＫ３（例えばＣＫ１＞ＣＫ２＞ＣＫ３）のど
れを使用するかという情報であり、クロック制御レジス
タ１２の出力はクロック選択回路１１に入った段階でク
ロック出力ＣＫ１、ＣＫ２、ＣＫ３のいずれかが選択さ
れ、この選択されたＣＰＵ動作クロック信号ＣＬＫがＣ
ＰＵ１の動作クロックとして出力される。
回路４の内部構成とその動作について説明する。クロッ
ク供給回路４は、ＣＰＵ１の動作クロックであるＣＰＵ
動作クロック信号ＣＬＫを出力する。ＣＰＵ１はその初
期化段階でプログラムにより、ＣＰＵ内部バスＣＰＵＢ
ＵＳを介してクロック制御レジスタ１２に初期化時の動
作クロックに対応する値を設定する。このときに設定す
る値は、クロック生成回路１０のクロック出力ＣＫ１、
ＣＫ２、ＣＫ３（例えばＣＫ１＞ＣＫ２＞ＣＫ３）のど
れを使用するかという情報であり、クロック制御レジス
タ１２の出力はクロック選択回路１１に入った段階でク
ロック出力ＣＫ１、ＣＫ２、ＣＫ３のいずれかが選択さ
れ、この選択されたＣＰＵ動作クロック信号ＣＬＫがＣ
ＰＵ１の動作クロックとして出力される。
【０００５】次に、図７を参照しながらバスコントロー
ラ回路５の内部構成とその動作について説明する。バス
コントローラ回路５にはアクセスサイクル数を設定する
バスサイクルレジスタ１４が設けられており、周辺Ｉ／
Ｏ回路３−１〜３−３、周辺メモリ６へのアクセスサイ
クル数が設定されると、次にＣＰＵ１がＣＰＵ内部バス
ＣＰＵＢＵＳを介して、周辺Ｉ／Ｏ回路３−１〜３−
３、もしくは周辺メモリ６のデバイスにアクセスしよう
とすると、バスコントローラ回路５に設けられたバス制
御回路１３が、該当デバイスのアドレスに対応するバス
サイクルレジスタ１４の値をチェックし、設定サイクル
数で該当デバイスに外部バスＥＸＢＵＳを介してアクセ
スを行う。
ラ回路５の内部構成とその動作について説明する。バス
コントローラ回路５にはアクセスサイクル数を設定する
バスサイクルレジスタ１４が設けられており、周辺Ｉ／
Ｏ回路３−１〜３−３、周辺メモリ６へのアクセスサイ
クル数が設定されると、次にＣＰＵ１がＣＰＵ内部バス
ＣＰＵＢＵＳを介して、周辺Ｉ／Ｏ回路３−１〜３−
３、もしくは周辺メモリ６のデバイスにアクセスしよう
とすると、バスコントローラ回路５に設けられたバス制
御回路１３が、該当デバイスのアドレスに対応するバス
サイクルレジスタ１４の値をチェックし、設定サイクル
数で該当デバイスに外部バスＥＸＢＵＳを介してアクセ
スを行う。
【０００６】上記マイクロコンピュータ装置の構成にお
いて、初期化設定が終わった段階で、周辺Ｉ／Ｏ回路３
−１〜３−３から同時に割込み要求が入ったものと仮定
した場合の動作を説明する。
いて、初期化設定が終わった段階で、周辺Ｉ／Ｏ回路３
−１〜３−３から同時に割込み要求が入ったものと仮定
した場合の動作を説明する。
【０００７】このときのプライオリティレジスタ９−１
〜９−３に設定した割込み要求ＩＲＱ１〜ＩＲＱ３の優
先順位を、割込み要求ＩＲＱ１＞割込み要求ＩＲＱ２＞
割込み要求ＩＲＱ３と仮定する。割込みが入った段階
で、割込みコントローラ回路２に設けられている割込み
要求決定回路７は、プライオリティレジスタ９−１〜９
−３の内容に応じて最大の優先度の割込み要求を選択す
る。割込みベクタ番号ＳＶＥＣは割込み要求決定回路７
からの出力であり、ＣＰＵ１は割込み通知信号ＩＮＴを
モニタしており、割込み要求をＣＰＵ１が受け付ける段
階であると割込みインタフェース回路８が判断した時点
で、割込み通知信号ＩＮＴを介して、ＣＰＵ１に割込み
処理を通知する。このとき、割込み要求ＩＲＱ１の優先
順位が一番高いので、割込み要求ＩＲＱ１の割込みベク
タが割込み通知信号ＩＮＴよりＣＰＵ１に通知され、Ｃ
ＰＵ１は周辺Ｉ／Ｏ回路３−１の割込み要求に対応する
割込み処理プログラムを実行する。ＣＰＵ１は周辺Ｉ／
Ｏ回路３−１に対する割込み処理が終わった段階で、割
込み状態信号ＩＮＴＡを介して割込みコントローラ回路
２に割込み処理が終わったことを通知し、割込みコント
ローラ回路２においては、次の割込み調停が行われ、上
記と同様な手順で次の割込み処理が行われる。
〜９−３に設定した割込み要求ＩＲＱ１〜ＩＲＱ３の優
先順位を、割込み要求ＩＲＱ１＞割込み要求ＩＲＱ２＞
割込み要求ＩＲＱ３と仮定する。割込みが入った段階
で、割込みコントローラ回路２に設けられている割込み
要求決定回路７は、プライオリティレジスタ９−１〜９
−３の内容に応じて最大の優先度の割込み要求を選択す
る。割込みベクタ番号ＳＶＥＣは割込み要求決定回路７
からの出力であり、ＣＰＵ１は割込み通知信号ＩＮＴを
モニタしており、割込み要求をＣＰＵ１が受け付ける段
階であると割込みインタフェース回路８が判断した時点
で、割込み通知信号ＩＮＴを介して、ＣＰＵ１に割込み
処理を通知する。このとき、割込み要求ＩＲＱ１の優先
順位が一番高いので、割込み要求ＩＲＱ１の割込みベク
タが割込み通知信号ＩＮＴよりＣＰＵ１に通知され、Ｃ
ＰＵ１は周辺Ｉ／Ｏ回路３−１の割込み要求に対応する
割込み処理プログラムを実行する。ＣＰＵ１は周辺Ｉ／
Ｏ回路３−１に対する割込み処理が終わった段階で、割
込み状態信号ＩＮＴＡを介して割込みコントローラ回路
２に割込み処理が終わったことを通知し、割込みコント
ローラ回路２においては、次の割込み調停が行われ、上
記と同様な手順で次の割込み処理が行われる。
【０００８】
【発明が解決しようとする課題】このような条件下にお
いて、図８に示すように周辺Ｉ／Ｏ回路３の少なくとも
一部（例えば周辺Ｉ／Ｏ回路３−１）がその内部に複数
の割込み発生回路１５，１６を有する場合について考え
る。割込み発生回路１５は、マイクロコンピュータ装置
の中で高い優先度を必要とする割込み要因であり、ま
た、割込み発生回路１６は低い優先度を有する割込み要
因である。双方の割込み出力はＯＲ素子１７を通して割
込みコントローラ回路２に通知される。割込みコントロ
ーラ回路２においては、どちらの割込みが発生したかは
不明であるため、プログラム作成時は最悪時を考慮し
て、割込みコントローラ回路２内のプライオリティレジ
スタ９の設定値として常に高い優先度を与えていた。
いて、図８に示すように周辺Ｉ／Ｏ回路３の少なくとも
一部（例えば周辺Ｉ／Ｏ回路３−１）がその内部に複数
の割込み発生回路１５，１６を有する場合について考え
る。割込み発生回路１５は、マイクロコンピュータ装置
の中で高い優先度を必要とする割込み要因であり、ま
た、割込み発生回路１６は低い優先度を有する割込み要
因である。双方の割込み出力はＯＲ素子１７を通して割
込みコントローラ回路２に通知される。割込みコントロ
ーラ回路２においては、どちらの割込みが発生したかは
不明であるため、プログラム作成時は最悪時を考慮し
て、割込みコントローラ回路２内のプライオリティレジ
スタ９の設定値として常に高い優先度を与えていた。
【０００９】このような構成のマイクロコンピュータ装
置において、例えば、周辺Ｉ／Ｏ回路３−１において、
優先度が低い割込み発生回路１６から割込みが発生し、
割込み発生回路１５においては割込み無しの場合に、こ
のように処理の優先度が低く、緊急性が低い割込み要因
であってもプライオリティレジスタ９−１で常に高い優
先度を与えているため、他の周辺Ｉ／Ｏ回路３−２，３
−３で割込み発生回路１６よりも優先度が高い割込みが
同時に発生しても、優先度が低い割込み回路１６の割込
み処理が先に調停されるという問題があった。
置において、例えば、周辺Ｉ／Ｏ回路３−１において、
優先度が低い割込み発生回路１６から割込みが発生し、
割込み発生回路１５においては割込み無しの場合に、こ
のように処理の優先度が低く、緊急性が低い割込み要因
であってもプライオリティレジスタ９−１で常に高い優
先度を与えているため、他の周辺Ｉ／Ｏ回路３−２，３
−３で割込み発生回路１６よりも優先度が高い割込みが
同時に発生しても、優先度が低い割込み回路１６の割込
み処理が先に調停されるという問題があった。
【００１０】次に、図６を用いて割込み発生時のＣＰＵ
クロック変更について説明する。ＣＰＵ１は割込みプロ
グラム実行時に、その割込み要因に適したＣＰＵクロッ
クで動作させるため、その要因に対応した割込みプログ
ラム内においてＣＰＵ内部バスＣＰＵＢＵＳを介して、
クロック制御レジスタ１２にクロックＣＫ１、ＣＫ２、
ＣＫ３のどれを使用するかを指定する。クロック制御レ
ジスタ１２の出力はクロック選択回路１１に入り、クロ
ックＣＫ１、ＣＫ２、ＣＫ３のいずれかが選択されて、
ＣＰＵ動作クロック信号ＣＬＫとして出力される。この
ような構成において、割込み要求が発生した場合でも、
割込み処理プログラムにおいてクロック制御レジスタ１
２に値を設定するまでは、ＣＰＵ１はそれ以前の設定値
でしか動作ができないという問題があった。また、ＣＰ
Ｕ動作クロック信号ＣＬＫが低速度クロック設定で割込
み処理中に、優先度が高くかつ高速クロック設定が必要
な割込みが発生し、優先度の高い割込みが待たされて
も、ＣＰＵ１は実行中の割込み処理プログラム完了まで
低速度のまま実行が進み、優先度の高い割込み処理が実
行されるまで多くの時間がかかるという問題があった。
クロック変更について説明する。ＣＰＵ１は割込みプロ
グラム実行時に、その割込み要因に適したＣＰＵクロッ
クで動作させるため、その要因に対応した割込みプログ
ラム内においてＣＰＵ内部バスＣＰＵＢＵＳを介して、
クロック制御レジスタ１２にクロックＣＫ１、ＣＫ２、
ＣＫ３のどれを使用するかを指定する。クロック制御レ
ジスタ１２の出力はクロック選択回路１１に入り、クロ
ックＣＫ１、ＣＫ２、ＣＫ３のいずれかが選択されて、
ＣＰＵ動作クロック信号ＣＬＫとして出力される。この
ような構成において、割込み要求が発生した場合でも、
割込み処理プログラムにおいてクロック制御レジスタ１
２に値を設定するまでは、ＣＰＵ１はそれ以前の設定値
でしか動作ができないという問題があった。また、ＣＰ
Ｕ動作クロック信号ＣＬＫが低速度クロック設定で割込
み処理中に、優先度が高くかつ高速クロック設定が必要
な割込みが発生し、優先度の高い割込みが待たされて
も、ＣＰＵ１は実行中の割込み処理プログラム完了まで
低速度のまま実行が進み、優先度の高い割込み処理が実
行されるまで多くの時間がかかるという問題があった。
【００１１】次に、図７を参照しながら、割込みが発生
してＣＰＵ動作クロック信号ＣＬＫを可変した場合にお
ける、バスコントローラ回路５のバスサイクルレジスタ
１４の変更について説明する。ＣＰＵ１は割込み発生時
に上記説明のとおり図６に示すクロック制御レジスタ１
２に値を設定し、ＣＰＵ動作クロック信号ＣＬＫを変更
するが、これによりＣＰＵ１の周辺メモリ６、周辺Ｉ／
Ｏ回路３−１〜３−３に対するアクセス時間も変わって
くるため、図７に示したバスサイクルレジスタ１４に値
を再設定して、ＣＰＵ１周辺に対する適切なアクセスタ
イムを保つ必要があった。しかしこれは、割込みプログ
ラムの中で行う必要があったため、クロック制御レジス
タ１２の再設定と同様に、プログラムが複雑化するとい
う問題を抱えていた。
してＣＰＵ動作クロック信号ＣＬＫを可変した場合にお
ける、バスコントローラ回路５のバスサイクルレジスタ
１４の変更について説明する。ＣＰＵ１は割込み発生時
に上記説明のとおり図６に示すクロック制御レジスタ１
２に値を設定し、ＣＰＵ動作クロック信号ＣＬＫを変更
するが、これによりＣＰＵ１の周辺メモリ６、周辺Ｉ／
Ｏ回路３−１〜３−３に対するアクセス時間も変わって
くるため、図７に示したバスサイクルレジスタ１４に値
を再設定して、ＣＰＵ１周辺に対する適切なアクセスタ
イムを保つ必要があった。しかしこれは、割込みプログ
ラムの中で行う必要があったため、クロック制御レジス
タ１２の再設定と同様に、プログラムが複雑化するとい
う問題を抱えていた。
【００１２】本発明は、かかる問題に鑑みてなされたも
のであり、複数の周辺Ｉ／Ｏ回路からの割込み処理を適
切に調停することができ、しかもこの割込み処理の内容
に応じて適切なクロック変更と、クロックに合わせた適
切な周辺Ｉ／Ｏ回路、周辺メモリに対するアクセスサイ
クル数の変更とを行うことのできるマイクロコンピュー
タ装置を提供することを目的とするものである。
のであり、複数の周辺Ｉ／Ｏ回路からの割込み処理を適
切に調停することができ、しかもこの割込み処理の内容
に応じて適切なクロック変更と、クロックに合わせた適
切な周辺Ｉ／Ｏ回路、周辺メモリに対するアクセスサイ
クル数の変更とを行うことのできるマイクロコンピュー
タ装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】上記問題を解決するため
に、請求項１記載の発明は、複数の周辺Ｉ／Ｏ回路から
の割込み要求を受付可能なマイクロコンピュータ装置に
おいて、周辺Ｉ／Ｏ回路からの割込み要求信号とこの割
込み要求に対応する割込み優先度を示す割込み優先度信
号とを受け付ける割込みコントローラ回路を有し、該割
込みコントローラ回路は前記割込み要求信号と前記割込
み優先度信号とに基づいて割込みの調停を行うことを特
徴とし、この構成によれば、割込みコントローラ回路
が、割込み要求信号だけでなく、割込み優先度信号を受
け付けるため、一度に複数の割込み要因が生じた場合で
も割込み優先度に応じた周辺Ｉ／Ｏ回路の適切な調停が
可能となる。
に、請求項１記載の発明は、複数の周辺Ｉ／Ｏ回路から
の割込み要求を受付可能なマイクロコンピュータ装置に
おいて、周辺Ｉ／Ｏ回路からの割込み要求信号とこの割
込み要求に対応する割込み優先度を示す割込み優先度信
号とを受け付ける割込みコントローラ回路を有し、該割
込みコントローラ回路は前記割込み要求信号と前記割込
み優先度信号とに基づいて割込みの調停を行うことを特
徴とし、この構成によれば、割込みコントローラ回路
が、割込み要求信号だけでなく、割込み優先度信号を受
け付けるため、一度に複数の割込み要因が生じた場合で
も割込み優先度に応じた周辺Ｉ／Ｏ回路の適切な調停が
可能となる。
【００１４】請求項２記載の発明は、請求項１記載のマ
イクロコンピュータ装置において、周波数の異なる動作
クロックを選択可能なクロック選択手段と、割込みコン
トローラ回路内の割込み要求を決定する回路によって決
定した割込み優先度決定信号を受け付けるＣＰＵへのク
ロック供給回路とを有し、該クロック供給回路は前記割
込み優先度決定信号に基づいて動作クロックを選択可能
とすることを特徴とし、この構成によれば、割込み優先
度に応じた適切なクロック変更が可能となる。
イクロコンピュータ装置において、周波数の異なる動作
クロックを選択可能なクロック選択手段と、割込みコン
トローラ回路内の割込み要求を決定する回路によって決
定した割込み優先度決定信号を受け付けるＣＰＵへのク
ロック供給回路とを有し、該クロック供給回路は前記割
込み優先度決定信号に基づいて動作クロックを選択可能
とすることを特徴とし、この構成によれば、割込み優先
度に応じた適切なクロック変更が可能となる。
【００１５】請求項３記載の発明は、請求項２記載のマ
イクロコンピュータ装置において、周辺メモリ、もしく
は周辺Ｉ／Ｏ回路へのバスアクセスサイクル数を予めプ
ログラムにより設定するための複数のバスサイクルレジ
スタと、周辺Ｉ／Ｏ回路、もしくは周辺メモリへのバス
アクセスを、割込み優先度決定信号に基づいて適したバ
スサイクルレジスタを選択可能とするバスコントローラ
回路とを有することを特徴とし、この構成によれば、ク
ロック可変時のクロックに合わせた適切な周辺Ｉ／Ｏ回
路、もしくは周辺メモリに対するアクセスサイクル数の
自動変更が可能となる。
イクロコンピュータ装置において、周辺メモリ、もしく
は周辺Ｉ／Ｏ回路へのバスアクセスサイクル数を予めプ
ログラムにより設定するための複数のバスサイクルレジ
スタと、周辺Ｉ／Ｏ回路、もしくは周辺メモリへのバス
アクセスを、割込み優先度決定信号に基づいて適したバ
スサイクルレジスタを選択可能とするバスコントローラ
回路とを有することを特徴とし、この構成によれば、ク
ロック可変時のクロックに合わせた適切な周辺Ｉ／Ｏ回
路、もしくは周辺メモリに対するアクセスサイクル数の
自動変更が可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１〜図４を用いて説明する。図１は本発明の実施
の形態にかかるマイクロコンピュータ装置のブロック図
であり、図２は同マイクロコンピュータ装置のクロック
供給回路の内部構成を示すブロック図であり、図３は同
マイクロコンピュータ装置のバスコントローラ回路の内
部構成を示すブロック図であり、図４は同マイクロコン
ピュータ装置の周辺Ｉ／Ｏ回路の内部構成を示すブロッ
ク図である。なお、これらの図において、図５〜図８に
示す従来のマイクロコンピュータ装置の構成要素と類似
する機能のものには同じ符号を付し、従来の構成要素と
同機能のものはその説明を一部省略する。
て、図１〜図４を用いて説明する。図１は本発明の実施
の形態にかかるマイクロコンピュータ装置のブロック図
であり、図２は同マイクロコンピュータ装置のクロック
供給回路の内部構成を示すブロック図であり、図３は同
マイクロコンピュータ装置のバスコントローラ回路の内
部構成を示すブロック図であり、図４は同マイクロコン
ピュータ装置の周辺Ｉ／Ｏ回路の内部構成を示すブロッ
ク図である。なお、これらの図において、図５〜図８に
示す従来のマイクロコンピュータ装置の構成要素と類似
する機能のものには同じ符号を付し、従来の構成要素と
同機能のものはその説明を一部省略する。
【００１７】図１に示すように、このマイクロコンピュ
ータ装置は、ＣＰＵ１と、ＣＰＵ１への割込み処理を制
御する割込みコントローラ回路２と、割込みコントロー
ラ回路２へ割込み要求ＩＲＱ１〜ＩＲＱ３を出力可能な
複数の周辺Ｉ／Ｏ回路３−１〜３−３と、ＣＰＵ１へＣ
ＰＵクロック信号ＣＬＫを供給するクロック供給回路４
と、ＣＰＵ１と外部バスＥＸＢＵＳとの間に介装された
バスコントローラ５と、周辺メモリ６とを備えており、
割込みコントローラ回路２には、割込み要求決定回路７
と割込みインタフェース回路８と複数のプライオリティ
レジスタ９−１〜９−３とが設けられている。
ータ装置は、ＣＰＵ１と、ＣＰＵ１への割込み処理を制
御する割込みコントローラ回路２と、割込みコントロー
ラ回路２へ割込み要求ＩＲＱ１〜ＩＲＱ３を出力可能な
複数の周辺Ｉ／Ｏ回路３−１〜３−３と、ＣＰＵ１へＣ
ＰＵクロック信号ＣＬＫを供給するクロック供給回路４
と、ＣＰＵ１と外部バスＥＸＢＵＳとの間に介装された
バスコントローラ５と、周辺メモリ６とを備えており、
割込みコントローラ回路２には、割込み要求決定回路７
と割込みインタフェース回路８と複数のプライオリティ
レジスタ９−１〜９−３とが設けられている。
【００１８】図４に示すように、各周辺Ｉ／Ｏ回路３−
１〜３−３は、複数の割込み発生回路２１，２２と、こ
れらの割込み要求を割込み要求決定回路７へ出力するＯ
Ｒ素子１７と、ＭＡＸ演算回路２３とを有し、各割込み
発生回路２１，２２は、ＯＲ素子１７へ割込み要求を出
力するだけでなく、ＭＡＸ演算回路２３へ割込み要求の
優先度を与える信号を出力する。そして、ＭＡＸ演算回
路２３は、割込み発生回路２１，２２から優先度を与え
る信号が入力されている場合には、入力されている信号
における最も優先度が高い割込み優先度信号ＰＲＩを出
力する構成となっている。したがって、従来のマイクロ
コンピュータ装置のような優先順位が書き込まれている
プライオリティレジスタは、設けられていない。
１〜３−３は、複数の割込み発生回路２１，２２と、こ
れらの割込み要求を割込み要求決定回路７へ出力するＯ
Ｒ素子１７と、ＭＡＸ演算回路２３とを有し、各割込み
発生回路２１，２２は、ＯＲ素子１７へ割込み要求を出
力するだけでなく、ＭＡＸ演算回路２３へ割込み要求の
優先度を与える信号を出力する。そして、ＭＡＸ演算回
路２３は、割込み発生回路２１，２２から優先度を与え
る信号が入力されている場合には、入力されている信号
における最も優先度が高い割込み優先度信号ＰＲＩを出
力する構成となっている。したがって、従来のマイクロ
コンピュータ装置のような優先順位が書き込まれている
プライオリティレジスタは、設けられていない。
【００１９】割込みコントローラ回路２に設けられてい
る割込み要求決定回路７は、周辺Ｉ／Ｏ回路３−１〜３
−３からの割込み要求ＩＲＱ１〜ＩＲＱ３と割込み優先
度信号ＰＲＩ１〜ＰＲＩ３とを入力とし、割込み優先度
信号ＰＲＩ１〜ＰＲＩ３に基づき、どの周辺Ｉ／Ｏ回路
３−１〜３−３からの割込みを受け付けるかの調停を行
い、割込みインタフェース回路８へ割込みベクタ番号Ｓ
ＶＥＣを出力し、また、クロック供給回路４とバスコン
トローラ回路５とへ割込み優先度決定信号ＳＩＧを出力
する。但し、割込み要求が発生していない場合に、割込
み優先度決定信号ＳＩＧの出力値は、通常状態を表す信
号値を出力する。
る割込み要求決定回路７は、周辺Ｉ／Ｏ回路３−１〜３
−３からの割込み要求ＩＲＱ１〜ＩＲＱ３と割込み優先
度信号ＰＲＩ１〜ＰＲＩ３とを入力とし、割込み優先度
信号ＰＲＩ１〜ＰＲＩ３に基づき、どの周辺Ｉ／Ｏ回路
３−１〜３−３からの割込みを受け付けるかの調停を行
い、割込みインタフェース回路８へ割込みベクタ番号Ｓ
ＶＥＣを出力し、また、クロック供給回路４とバスコン
トローラ回路５とへ割込み優先度決定信号ＳＩＧを出力
する。但し、割込み要求が発生していない場合に、割込
み優先度決定信号ＳＩＧの出力値は、通常状態を表す信
号値を出力する。
【００２０】次に、図２を参照しながら、クロック供給
回路４の内部構成とその動作について説明する。通常状
態時は、割込み要求が発生していないことを割込み優先
度決定信号ＳＩＧにより判断できるので、従来のマイク
ロコンピュータ装置の場合と同様に、クロック制御レジ
スタ１２の出力がクロック選択回路１１に入り、クロッ
ク出力ＣＫ１、ＣＫ２、ＣＫ３のいずれかを選択し、Ｃ
ＰＵ１の動作クロックは、ＣＰＵ動作クロック信号ＣＬ
Ｋから出力される。一方、割込み発生時には、割込み優
先度信号ＳＩＧより、クロック選択回路１１内で、クロ
ック出力ＣＫ１、ＣＫ２、ＣＫ３（例えばＣＫ１＞ＣＫ
２＞ＣＫ３）のいずれかが選択され、優先度に応じたＣ
ＰＵ１の動作クロック信号ＣＬＫを出力することがで
き、例えば、優先度が高いほど高いクロック出力ＣＫ
１、ＣＫ２、ＣＫ３が選択される。
回路４の内部構成とその動作について説明する。通常状
態時は、割込み要求が発生していないことを割込み優先
度決定信号ＳＩＧにより判断できるので、従来のマイク
ロコンピュータ装置の場合と同様に、クロック制御レジ
スタ１２の出力がクロック選択回路１１に入り、クロッ
ク出力ＣＫ１、ＣＫ２、ＣＫ３のいずれかを選択し、Ｃ
ＰＵ１の動作クロックは、ＣＰＵ動作クロック信号ＣＬ
Ｋから出力される。一方、割込み発生時には、割込み優
先度信号ＳＩＧより、クロック選択回路１１内で、クロ
ック出力ＣＫ１、ＣＫ２、ＣＫ３（例えばＣＫ１＞ＣＫ
２＞ＣＫ３）のいずれかが選択され、優先度に応じたＣ
ＰＵ１の動作クロック信号ＣＬＫを出力することがで
き、例えば、優先度が高いほど高いクロック出力ＣＫ
１、ＣＫ２、ＣＫ３が選択される。
【００２１】次に、図３を参照しながらバスコントロー
ラ回路５の内部構成とその動作について説明する。図３
に示すように、バスコントローラ回路５には、従来のマ
イクロコンピュータ装置に備えられていると同様にアク
セスサイクル数を設定するバスサイクルレジスタ１４に
加えて、複数のバスサイクルレジスタ２４−１〜２４−
３と、バスサイクルレジスタ選択回路２５とが設けられ
ている。バスサイクルレジスタ２４−１〜２４−３は、
周辺Ｉ／Ｏ回路３−１〜３−３や周辺メモリ６に対して
適切なバスアクセスが可能となるように、プログラム初
期化時に、割込み優先度決定信号ＳＩＧにより選択され
たＣＰＵ動作クロックになるように設定するレジスタで
ある。上記通常状態時は、割込み優先度決定信号ＳＩＧ
より判断できるので、バスサイクルレジスタ選択回路１
６により、バスサイクルレジスタ１４が選択される。一
方、割込み発生時には、割込み優先度信号ＳＩＧに応じ
て、バスサイクルレジスタ２４−１〜２４−３のいずれ
かがバスサイクルレジスタ選択回路１６により選択され
る。
ラ回路５の内部構成とその動作について説明する。図３
に示すように、バスコントローラ回路５には、従来のマ
イクロコンピュータ装置に備えられていると同様にアク
セスサイクル数を設定するバスサイクルレジスタ１４に
加えて、複数のバスサイクルレジスタ２４−１〜２４−
３と、バスサイクルレジスタ選択回路２５とが設けられ
ている。バスサイクルレジスタ２４−１〜２４−３は、
周辺Ｉ／Ｏ回路３−１〜３−３や周辺メモリ６に対して
適切なバスアクセスが可能となるように、プログラム初
期化時に、割込み優先度決定信号ＳＩＧにより選択され
たＣＰＵ動作クロックになるように設定するレジスタで
ある。上記通常状態時は、割込み優先度決定信号ＳＩＧ
より判断できるので、バスサイクルレジスタ選択回路１
６により、バスサイクルレジスタ１４が選択される。一
方、割込み発生時には、割込み優先度信号ＳＩＧに応じ
て、バスサイクルレジスタ２４−１〜２４−３のいずれ
かがバスサイクルレジスタ選択回路１６により選択され
る。
【００２２】図１において、ＣＰＵ１はプログラムの初
期化段階は従来のマイクロコンピュータ装置の場合と同
様に、割込みコントローラ回路２と、クロック供給回路
４と、バスコントローラ回路５と、周辺Ｉ／Ｏ回路３−
１〜３−３のＣＰＵ１にアクセス可能なレジスタとの初
期設定を行う。
期化段階は従来のマイクロコンピュータ装置の場合と同
様に、割込みコントローラ回路２と、クロック供給回路
４と、バスコントローラ回路５と、周辺Ｉ／Ｏ回路３−
１〜３−３のＣＰＵ１にアクセス可能なレジスタとの初
期設定を行う。
【００２３】プログラムの初期化設定が終わった段階
で、周辺Ｉ／Ｏ回路３−１〜３−３から各々割込み要求
ＩＲＱ１〜ＩＲＱ３を介して、同時に割込み要求が入
り、また、割込み優先度信号ＰＲＩ１〜ＰＲＩ３を介し
て、優先度情報が入った場合を想定して動作を説明す
る。なお、優先度情報は、優先度の高さがＰＲＩ３＞Ｐ
ＲＩ２＞ＰＲＩ１であるとする。
で、周辺Ｉ／Ｏ回路３−１〜３−３から各々割込み要求
ＩＲＱ１〜ＩＲＱ３を介して、同時に割込み要求が入
り、また、割込み優先度信号ＰＲＩ１〜ＰＲＩ３を介し
て、優先度情報が入った場合を想定して動作を説明す
る。なお、優先度情報は、優先度の高さがＰＲＩ３＞Ｐ
ＲＩ２＞ＰＲＩ１であるとする。
【００２４】割込みが入った段階で、割込み要求決定回
路７は、まず、割込み優先度信号ＰＲＩ１〜ＰＲＩ３の
内容に応じて最大の優先度の割込み要求を選択する。割
込みベクタ番号ＳＶＥＣと割込み優先度決定信号ＳＩＧ
とは割込み要求決定回路７の出力である。ＣＰＵ１は、
割込み通知信号ＩＮＴをモニタし、割込み要求をＣＰＵ
１が受け付ける段階であると割込みインタフェース回路
８が判断した時点で、割込み通知信号ＩＮＴを介して、
ＣＰＵ１に割込み処理を通知する。このとき、周辺Ｉ／
Ｏ回路３−３の割込み要求１１−３の優先順位が一番高
いので、割込み要求１１−３の割込みベクタ番号が割込
み通知信号ＩＮＴよりＣＰＵ１に通知され、ＣＰＵ１は
周辺Ｉ／Ｏ回路３−３の割込み要求に対応する割込み処
理プログラムを実行する。同時に、割込み決定回路７よ
り出力された割込み優先度決定信号ＳＩＧは、クロック
供給回路４とバスコントローラ回路５とへ与えられる。
路７は、まず、割込み優先度信号ＰＲＩ１〜ＰＲＩ３の
内容に応じて最大の優先度の割込み要求を選択する。割
込みベクタ番号ＳＶＥＣと割込み優先度決定信号ＳＩＧ
とは割込み要求決定回路７の出力である。ＣＰＵ１は、
割込み通知信号ＩＮＴをモニタし、割込み要求をＣＰＵ
１が受け付ける段階であると割込みインタフェース回路
８が判断した時点で、割込み通知信号ＩＮＴを介して、
ＣＰＵ１に割込み処理を通知する。このとき、周辺Ｉ／
Ｏ回路３−３の割込み要求１１−３の優先順位が一番高
いので、割込み要求１１−３の割込みベクタ番号が割込
み通知信号ＩＮＴよりＣＰＵ１に通知され、ＣＰＵ１は
周辺Ｉ／Ｏ回路３−３の割込み要求に対応する割込み処
理プログラムを実行する。同時に、割込み決定回路７よ
り出力された割込み優先度決定信号ＳＩＧは、クロック
供給回路４とバスコントローラ回路５とへ与えられる。
【００２５】図２に示すように、クロック供給回路４
は、割込み要求決定信号ＳＩＧに基づき、クロック信号
ＣＫ１、ＣＫ２、ＣＫ３より選択したクロックＣＬＫを
ＣＰＵ１へ供給する。
は、割込み要求決定信号ＳＩＧに基づき、クロック信号
ＣＫ１、ＣＫ２、ＣＫ３より選択したクロックＣＬＫを
ＣＰＵ１へ供給する。
【００２６】図３に示すように、バスコントローラ回路
５は、割込み要求決定信号ＳＩＧに基づき、バスサイク
ルレジスタ１５−１〜１５−３より選択したバスサイク
ルをバス制御回路１３へ与え、適切なサイクル数で、周
辺メモリ６、周辺Ｉ／Ｏ回路３−１〜３−３へアクセス
することができるよう設定される。
５は、割込み要求決定信号ＳＩＧに基づき、バスサイク
ルレジスタ１５−１〜１５−３より選択したバスサイク
ルをバス制御回路１３へ与え、適切なサイクル数で、周
辺メモリ６、周辺Ｉ／Ｏ回路３−１〜３−３へアクセス
することができるよう設定される。
【００２７】ＣＰＵ１は周辺Ｉ／Ｏ回路３−３に対する
割込み処理が終わった段階で、割込み状態信号ＩＮＴＡ
を介して割込みコントローラ回路２に割込み処理が終わ
ったことを通知し、割込みコントローラ回路２では、次
の割込みの調停が行われ、上記同様な手順で処理が行わ
れる。
割込み処理が終わった段階で、割込み状態信号ＩＮＴＡ
を介して割込みコントローラ回路２に割込み処理が終わ
ったことを通知し、割込みコントローラ回路２では、次
の割込みの調停が行われ、上記同様な手順で処理が行わ
れる。
【００２８】上記割込み処理が終了した段階で、割込み
優先度決定信号ＳＩＧの出力値は、通常状態を表す信号
値となり、初期設定で設定した、クロック制御レジスタ
１２、バスサイクルレジスタ１４の値に自動的に戻り、
クロック供給回路４とバスコントローラ回路５は、通常
の動作を行う。
優先度決定信号ＳＩＧの出力値は、通常状態を表す信号
値となり、初期設定で設定した、クロック制御レジスタ
１２、バスサイクルレジスタ１４の値に自動的に戻り、
クロック供給回路４とバスコントローラ回路５は、通常
の動作を行う。
【００２９】これにより、割込み優先度に応じた調停が
行われ、しかも、優先度に応じたクロックＣＬＫの設定
と、周辺メモリ７と周辺Ｉ／Ｏ回路３−１〜３−３に対
して適切なバスサイクル数を供給することができる。し
たがって、従来のように優先度が低い割込み処理が先に
調停されるというようなことが防止され、優先度の高い
割込みが素早く実行される。また、ＣＰＵ動作クロック
信号ＣＬＫが低速度クロック（例えばＣＫ３）設定で割
込み処理中に、優先度が高くかつ高速クロック（例えば
ＣＫ１）設定が必要な割込みが発生した場合には、ハー
ドウェアで自動的に高速クロックに切り換えられるた
め、割込み処理の優先度に適したクロックで実行され
る。また、ＣＰＵ動作クロック信号ＣＬＫを変更した際
に、ＣＰＵ１の周辺メモリ６、周辺Ｉ／Ｏ回路３−１〜
３−３に対するアクセス時間がハードウェアで自動的に
適切なクロックに変更されるため、従来のように割込み
プログラムが複雑化することもない。
行われ、しかも、優先度に応じたクロックＣＬＫの設定
と、周辺メモリ７と周辺Ｉ／Ｏ回路３−１〜３−３に対
して適切なバスサイクル数を供給することができる。し
たがって、従来のように優先度が低い割込み処理が先に
調停されるというようなことが防止され、優先度の高い
割込みが素早く実行される。また、ＣＰＵ動作クロック
信号ＣＬＫが低速度クロック（例えばＣＫ３）設定で割
込み処理中に、優先度が高くかつ高速クロック（例えば
ＣＫ１）設定が必要な割込みが発生した場合には、ハー
ドウェアで自動的に高速クロックに切り換えられるた
め、割込み処理の優先度に適したクロックで実行され
る。また、ＣＰＵ動作クロック信号ＣＬＫを変更した際
に、ＣＰＵ１の周辺メモリ６、周辺Ｉ／Ｏ回路３−１〜
３−３に対するアクセス時間がハードウェアで自動的に
適切なクロックに変更されるため、従来のように割込み
プログラムが複雑化することもない。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
割込みコントローラ回路により割込み優先度の信号を受
け付けるように構成したため、複数の割込み発生回路を
有する周辺Ｉ／Ｏ回路を接続した場合に、割込み優先度
信号により割込みの調停が行われ、優先度の高い割込み
が素早く実行されて割込み応答性が向上する。さらに、
割込み優先度決定信号に基づいてハードウェアで自動的
に、優先度に応じたクロックの設定と、周辺メモリと周
辺Ｉ／Ｏ回路に対して適切なバスサイクル数を供給する
ことができるので、割り込み処理をその優先度に適応し
たクロックとバスサイクル数とで確実かつ適した速度で
実行することができて、比較的高速で効率良く動作す
る。
割込みコントローラ回路により割込み優先度の信号を受
け付けるように構成したため、複数の割込み発生回路を
有する周辺Ｉ／Ｏ回路を接続した場合に、割込み優先度
信号により割込みの調停が行われ、優先度の高い割込み
が素早く実行されて割込み応答性が向上する。さらに、
割込み優先度決定信号に基づいてハードウェアで自動的
に、優先度に応じたクロックの設定と、周辺メモリと周
辺Ｉ／Ｏ回路に対して適切なバスサイクル数を供給する
ことができるので、割り込み処理をその優先度に適応し
たクロックとバスサイクル数とで確実かつ適した速度で
実行することができて、比較的高速で効率良く動作す
る。
【図１】本発明の実施の形態にかかるマイクロコンピュ
ータ装置のブロック図
ータ装置のブロック図
【図２】同マイクロコンピュータ装置のクロック供給回
路の内部構成を示すブロック図
路の内部構成を示すブロック図
【図３】同マイクロコンピュータ装置のバスコントロー
ラ回路の内部構成を示すブロック図
ラ回路の内部構成を示すブロック図
【図４】同マイクロコンピュータ装置の周辺Ｉ／Ｏ回路
の内部構成を示すブロック図
の内部構成を示すブロック図
【図５】従来のマイクロコンピュータ装置のブロック図
【図６】同従来のマイクロコンピュータ装置のクロック
供給回路の内部構成を示すブロック図
供給回路の内部構成を示すブロック図
【図７】同従来のマイクロコンピュータ装置のバスコン
トローラ回路の内部構成を示すブロック図
トローラ回路の内部構成を示すブロック図
【図８】同従来のマイクロコンピュータ装置の周辺Ｉ／
Ｏ回路の内部構成を示すブロック図
Ｏ回路の内部構成を示すブロック図
１ ＣＰＵ ２ 割込みコントローラ回路 ３−１〜３−３ 周辺Ｉ／Ｏ回路 ４ クロック供給回路 ５ バスコントローラ回路 ６ 周辺メモリ ７ 割込み要求決定回路 ８ 割込みインタフェース回路 １０ クロック生成回路 １１ クロック選択回路 １２ クロック制御レジスタ １３ バス制御回路 １４、２４−１〜２４−３ バスサイクルレジスタ ２５ バスサイクルレジスタ選択回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B061 BA02 BB02 BB16 BC10 CC06 CC09 5B079 AA04 AA07 BA02 DD08 5B098 AA05 AA07 BA01 BA12 BB05 BB18 CC08 FF03
Claims (3)
- 【請求項１】 複数の周辺Ｉ／Ｏ回路からの割込み要求
を受付可能なマイクロコンピュータ装置において、周辺
Ｉ／Ｏ回路からの割込み要求信号とこの割込み要求に対
応する割込み優先度を示す割込み優先度信号とを受け付
ける割込みコントローラ回路を有し、該割込みコントロ
ーラ回路は前記割込み要求信号と前記割込み優先度信号
とに基づいて割込みの調停を行うことを特徴とするマイ
クロコンピュータ装置。 - 【請求項２】 周波数の異なる動作クロックを選択可能
なクロック選択手段と、割込みコントローラ回路内の割
込み要求を決定する回路によって決定した割込み優先度
決定信号を受け付けるＣＰＵへのクロック供給回路とを
有し、該クロック供給回路は前記割込み優先度決定信号
に基づいて動作クロックを選択可能とすることを特徴と
する請求項１記載のマイクロコンピュータ装置。 - 【請求項３】 周辺メモリ、もしくは周辺Ｉ／Ｏ回路へ
のバスアクセスサイクル数を予めプログラムにより設定
するための複数のバスサイクルレジスタと、周辺Ｉ／Ｏ
回路、もしくは周辺メモリへのバスアクセスを、割込み
優先度決定信号に基づいて適したバスサイクルレジスタ
を選択可能とするバスコントローラ回路とを有すること
を特徴とする請求項２記載のマイクロコンピュータ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065831A JP2002269026A (ja) | 2001-03-09 | 2001-03-09 | マイクロコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065831A JP2002269026A (ja) | 2001-03-09 | 2001-03-09 | マイクロコンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002269026A true JP2002269026A (ja) | 2002-09-20 |
Family
ID=18924420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001065831A Pending JP2002269026A (ja) | 2001-03-09 | 2001-03-09 | マイクロコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002269026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555501B1 (ko) * | 2003-06-26 | 2006-03-03 | 삼성전자주식회사 | 동적으로 버스 점유 우선 순위를 정하는 버스 중재기 및그 버스 중재 방법 |
| JP2011501836A (ja) * | 2007-09-28 | 2011-01-13 | 中国科学院▲計▼算技▲術▼研究所 | マルチコアプロセッサ、周波数変換装置およびコアの間のデータ通信方法 |
-
2001
- 2001-03-09 JP JP2001065831A patent/JP2002269026A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555501B1 (ko) * | 2003-06-26 | 2006-03-03 | 삼성전자주식회사 | 동적으로 버스 점유 우선 순위를 정하는 버스 중재기 및그 버스 중재 방법 |
| JP2011501836A (ja) * | 2007-09-28 | 2011-01-13 | 中国科学院▲計▼算技▲術▼研究所 | マルチコアプロセッサ、周波数変換装置およびコアの間のデータ通信方法 |
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