JPH05165541A - 電子回路 - Google Patents
電子回路Info
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- JPH05165541A JPH05165541A JP3331853A JP33185391A JPH05165541A JP H05165541 A JPH05165541 A JP H05165541A JP 3331853 A JP3331853 A JP 3331853A JP 33185391 A JP33185391 A JP 33185391A JP H05165541 A JPH05165541 A JP H05165541A
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Abstract
(57)【要約】
【目的】 ＣＰＵとデータバス、アドレスバスを共有す
る他の制御装置を持つマイクロコンピュータにおいて各
制御装置に対してウェイト命令が有効か無効かを選択で
きるようにする。 【構成】 ウェイト命令実行時に各制御装置に対応する
動作クロック１ｂ、２ｂを停止するかどうかを決定する
制御レジスタ６をマイクロコンピュータ内に内蔵し、そ
の値によってそれぞれの制御装置１、２がウェイト時に
停止するかどうかを決定する。各制御装置１、２の動作
クロックを発生させるための回路にその制御レジスタ６
からの信号ｆ、ｇを入力して、動作クロックを制御する
ようにする。 【効果】 制御装置が、ウェイト命令実行時、停止する
かどうかを、使用する側で自由に選択でき、使用用途に
応じたシステムを構築することができる。
る他の制御装置を持つマイクロコンピュータにおいて各
制御装置に対してウェイト命令が有効か無効かを選択で
きるようにする。 【構成】 ウェイト命令実行時に各制御装置に対応する
動作クロック１ｂ、２ｂを停止するかどうかを決定する
制御レジスタ６をマイクロコンピュータ内に内蔵し、そ
の値によってそれぞれの制御装置１、２がウェイト時に
停止するかどうかを決定する。各制御装置１、２の動作
クロックを発生させるための回路にその制御レジスタ６
からの信号ｆ、ｇを入力して、動作クロックを制御する
ようにする。 【効果】 制御装置が、ウェイト命令実行時、停止する
かどうかを、使用する側で自由に選択でき、使用用途に
応じたシステムを構築することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に属する
マイクロコンピュータによるものである。
マイクロコンピュータによるものである。
【０００２】
【従来の技術】図４は、従来のマイクロコンピュータの
構成例である。図４において、１はＤＲＡＭコントロー
ラ、２はＤＭＡコントローラ、３はＣＰＵ、４はバスア
ービタである。バスアービタとはＣＰＵ、ＤＭＡコント
ローラ、ＤＲＡＭコントローラなどの、データバス、ア
ドレスバスを共通に使用する複数の制御装置のバス使用
権を調停する装置である。５は、ＣＰＵの動作を一時的
に停止する命令（以降、便宜上ウェイト命令と呼ぶ）に
よって、動作クロックを停止する制御回路である。１
ａ、２ａ、３ａはそれぞれＤＲＡＭコントローラ１、Ｄ
ＭＡコントローラ２、ＣＰＵ３からのバス使用要求信
号、及びバス使用許可信号である。ｂは、制御回路５に
よって基本クロックφから作られ、ＤＲＡＭコントロー
ラ１、ＤＭＡコントローラ２、ＣＰＵ３の動作クロック
である。ＤＭＡコントローラ２とは、メモリ内部のデー
タを別のメモリ空間へ高速に転送することができる制御
装置である。ＤＲＡＭコントローラ１は、一定間隔でリ
フレッシュサイクルを発生させる制御装置である。
構成例である。図４において、１はＤＲＡＭコントロー
ラ、２はＤＭＡコントローラ、３はＣＰＵ、４はバスア
ービタである。バスアービタとはＣＰＵ、ＤＭＡコント
ローラ、ＤＲＡＭコントローラなどの、データバス、ア
ドレスバスを共通に使用する複数の制御装置のバス使用
権を調停する装置である。５は、ＣＰＵの動作を一時的
に停止する命令（以降、便宜上ウェイト命令と呼ぶ）に
よって、動作クロックを停止する制御回路である。１
ａ、２ａ、３ａはそれぞれＤＲＡＭコントローラ１、Ｄ
ＭＡコントローラ２、ＣＰＵ３からのバス使用要求信
号、及びバス使用許可信号である。ｂは、制御回路５に
よって基本クロックφから作られ、ＤＲＡＭコントロー
ラ１、ＤＭＡコントローラ２、ＣＰＵ３の動作クロック
である。ＤＭＡコントローラ２とは、メモリ内部のデー
タを別のメモリ空間へ高速に転送することができる制御
装置である。ＤＲＡＭコントローラ１は、一定間隔でリ
フレッシュサイクルを発生させる制御装置である。
【０００３】次に、動作について説明する。通常、デー
タバス、アドレスバスは、ＣＰＵが使用権を有してお
り、バスアービタ４は、ＤＲＡＭリフレッシュ要求、Ｄ
ＭＡ転送要求などによって発生するＤＲＡＭコントロー
ラ１やＤＭＡコントローラ２からのバス使用権要求に対
し調停を行い、どの制御装置がバスを使用するかを判断
する。それによって、ＤＲＡＭリフレッシュやＤＭＡ転
送を行うことができる。図３では、制御回路５によって
基本クロックφから動作クロックｂを作り、動作クロッ
クｂは、ＤＲＡＭコントローラ１、ＤＭＡコントローラ
２、ＣＰＵ３の制御の為の同期信号として使用される。
ここで、ＤＲＡＭコントローラ１、ＤＭＡコントローラ
２、ＣＰＵ３は、動作クロックを停止することによって
動作を停止するものとする。いま、ＣＰＵのウェイト命
令の実行で発生するウェイト信号ｄによって制御回路５
の出力ｂは停止するものとする。このとき、ＤＲＡＭコ
ントローラ１、ＤＭＡコントローラ２、ＣＰＵ３へ入力
される動作クロックｂが停止するためこれらの装置は全
て停止する。次に、この状態から解除されるためにはリ
セット、または割り込みによって発生する解除信号ｅに
よって行われる。このとき、動作クロックｂは動きだ
し、全ての制御装置は動作を開始する。制御回路５の構
成は例えば、図６に示すようにＳ−Ｒフリップフロップ
とＡＮＤによって構成することができる。
タバス、アドレスバスは、ＣＰＵが使用権を有してお
り、バスアービタ４は、ＤＲＡＭリフレッシュ要求、Ｄ
ＭＡ転送要求などによって発生するＤＲＡＭコントロー
ラ１やＤＭＡコントローラ２からのバス使用権要求に対
し調停を行い、どの制御装置がバスを使用するかを判断
する。それによって、ＤＲＡＭリフレッシュやＤＭＡ転
送を行うことができる。図３では、制御回路５によって
基本クロックφから動作クロックｂを作り、動作クロッ
クｂは、ＤＲＡＭコントローラ１、ＤＭＡコントローラ
２、ＣＰＵ３の制御の為の同期信号として使用される。
ここで、ＤＲＡＭコントローラ１、ＤＭＡコントローラ
２、ＣＰＵ３は、動作クロックを停止することによって
動作を停止するものとする。いま、ＣＰＵのウェイト命
令の実行で発生するウェイト信号ｄによって制御回路５
の出力ｂは停止するものとする。このとき、ＤＲＡＭコ
ントローラ１、ＤＭＡコントローラ２、ＣＰＵ３へ入力
される動作クロックｂが停止するためこれらの装置は全
て停止する。次に、この状態から解除されるためにはリ
セット、または割り込みによって発生する解除信号ｅに
よって行われる。このとき、動作クロックｂは動きだ
し、全ての制御装置は動作を開始する。制御回路５の構
成は例えば、図６に示すようにＳ−Ｒフリップフロップ
とＡＮＤによって構成することができる。
【０００４】図５は、従来のマイクロコンピュータの別
の構成例である。図５において、１はＤＲＡＭコントロ
ーラ、２はＤＭＡコントローラ、３はＣＰＵ、４はバス
アービタである。５は、ウェイト命令によって、動作ク
ロックを停止する制御回路である。１ａ、２ａ、３ａは
それぞれＤＲＡＭコントローラ１、ＤＭＡコントローラ
２、ＣＰＵ３からのバス使用要求信号、及びバス使用許
可信号である。ｂは、制御回路５によって基本クロック
φから作られ、ＤＭＡコントローラ２、ＣＰＵ３の動作
クロックとなる。
の構成例である。図５において、１はＤＲＡＭコントロ
ーラ、２はＤＭＡコントローラ、３はＣＰＵ、４はバス
アービタである。５は、ウェイト命令によって、動作ク
ロックを停止する制御回路である。１ａ、２ａ、３ａは
それぞれＤＲＡＭコントローラ１、ＤＭＡコントローラ
２、ＣＰＵ３からのバス使用要求信号、及びバス使用許
可信号である。ｂは、制御回路５によって基本クロック
φから作られ、ＤＭＡコントローラ２、ＣＰＵ３の動作
クロックとなる。
【０００５】次に、動作について説明する。図５では、
制御回路５によって基本クロックφから動作クロックｂ
を作り、動作クロックｂは、ＤＭＡコントローラ２、Ｃ
ＰＵ３の制御の為の同期信号として使用される。ＤＲＡ
Ｍコントローラ１へは、基本クロックφが直接、動作ク
ロックとして入力される。今、ＣＰＵのウェイト命令の
実行で発生するウェイト信号ｄによって、制御回路５の
出力ｂは停止するものとする。このとき、ＤＭＡコント
ローラ２、ＣＰＵ３へ入力される動作クロックｂが停止
するためこの２つの装置は停止する。一方、ＤＲＡＭコ
ントローラ１へは直接、基本クロックφが入力されるた
め、ウェイト命令によっても動作は停止しない。したが
って、ＤＲＡＭのリフレッシュは、ウェイト命令実行中
でも行われる。次に、この状態から解除されるためには
リセット、または割り込みによって発生する解除信号ｅ
によって行われる。このとき、動作クロックｂは動きだ
し、全ての制御装置は動作を開始する。制御回路５の構
成は例えば、図６に示すようにＳ−Ｒフリップフロップ
とＡＮＤによって構成することができる。
制御回路５によって基本クロックφから動作クロックｂ
を作り、動作クロックｂは、ＤＭＡコントローラ２、Ｃ
ＰＵ３の制御の為の同期信号として使用される。ＤＲＡ
Ｍコントローラ１へは、基本クロックφが直接、動作ク
ロックとして入力される。今、ＣＰＵのウェイト命令の
実行で発生するウェイト信号ｄによって、制御回路５の
出力ｂは停止するものとする。このとき、ＤＭＡコント
ローラ２、ＣＰＵ３へ入力される動作クロックｂが停止
するためこの２つの装置は停止する。一方、ＤＲＡＭコ
ントローラ１へは直接、基本クロックφが入力されるた
め、ウェイト命令によっても動作は停止しない。したが
って、ＤＲＡＭのリフレッシュは、ウェイト命令実行中
でも行われる。次に、この状態から解除されるためには
リセット、または割り込みによって発生する解除信号ｅ
によって行われる。このとき、動作クロックｂは動きだ
し、全ての制御装置は動作を開始する。制御回路５の構
成は例えば、図６に示すようにＳ−Ｒフリップフロップ
とＡＮＤによって構成することができる。
【０００６】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータは、上記のように構成されている。したがって、
その構成するシステムによってウェイト時のＣＰＵやＣ
ＰＵとアドレスバス、データバスを共有する他の制御装
置の動作が一方的に決められてしまう。
ュータは、上記のように構成されている。したがって、
その構成するシステムによってウェイト時のＣＰＵやＣ
ＰＵとアドレスバス、データバスを共有する他の制御装
置の動作が一方的に決められてしまう。
【０００７】本発明は、共通のアドレスバス、データバ
スを使用する制御装置に対して、ウェイト命令実行時の
動作を有効にするかどうかを選択的に決定できるように
することを目的とする。
スを使用する制御装置に対して、ウェイト命令実行時の
動作を有効にするかどうかを選択的に決定できるように
することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る電子回路
は、ウェイト命令実行時の各制御装置に入力される動作
クロックの制御を、予め設定した制御レジスタ等の制御
手段によって行うようにしたものである。
は、ウェイト命令実行時の各制御装置に入力される動作
クロックの制御を、予め設定した制御レジスタ等の制御
手段によって行うようにしたものである。
【０００９】
【作用】この発明における電子回路は、ウェイト命令実
行時にＣＰＵとアドレスバス、データバスを共有する他
の制御装置の動作を停止させるかどうかを予め設定した
制御手段によって、決定するので、ＣＰＵ等の制御装置
のそれぞれを選択的に停止することができる。
行時にＣＰＵとアドレスバス、データバスを共有する他
の制御装置の動作を停止させるかどうかを予め設定した
制御手段によって、決定するので、ＣＰＵ等の制御装置
のそれぞれを選択的に停止することができる。
【００１０】
実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明によるマイクロコンピュータの構成
図である。図１において、１はＤＲＡＭコントローラ、
２はＤＭＡコントローラ、３はＣＰＵ、４はバスアービ
タである。５ａ、５ｂ、５ｃは、ウェイト命令によっ
て、動作クロックを停止する制御回路である。１ａ、２
ａ、３ａはそれぞれＤＲＡＭコントローラ１、ＤＭＡコ
ントローラ２、ＣＰＵ３からのバス使用要求信号、及び
バス使用許可信号である。１ｂ、２ｂ、３ｂは、制御装
置５ａ、５ｂ、５ｃによって基本クロックφから作ら
れ、それぞれＤＲＡＭコントローラ１、ＤＭＡコントロ
ーラ２、ＣＰＵ３の動作クロックとなる。ｄはウェイト
命令実行時”１”となるウェイト信号で、動作クロック
１ｂ、２ｂ、３ｂを停止するために使用される。ｅは、
ウェイト命令によって停止した動作クロック１ｂ、２
ｂ、３ｂを再起動するための解除信号で、通常、リセッ
トや割り込みの発生によって入力される。６は、ウェイ
ト命令の有効、無効を各制御装置ごとに設定するための
レジスタ（制御手段の一例）である。ｆは、制御レジス
タ６からの制御信号で、ウェイト命令のＤＲＡＭコント
ローラへの有効、無効を決定する。ｇは、制御レジスタ
６からの制御信号で、ウェイト命令のＤＭＡコントロー
ラへの有効、無効を決定する。
する。図１は本発明によるマイクロコンピュータの構成
図である。図１において、１はＤＲＡＭコントローラ、
２はＤＭＡコントローラ、３はＣＰＵ、４はバスアービ
タである。５ａ、５ｂ、５ｃは、ウェイト命令によっ
て、動作クロックを停止する制御回路である。１ａ、２
ａ、３ａはそれぞれＤＲＡＭコントローラ１、ＤＭＡコ
ントローラ２、ＣＰＵ３からのバス使用要求信号、及び
バス使用許可信号である。１ｂ、２ｂ、３ｂは、制御装
置５ａ、５ｂ、５ｃによって基本クロックφから作ら
れ、それぞれＤＲＡＭコントローラ１、ＤＭＡコントロ
ーラ２、ＣＰＵ３の動作クロックとなる。ｄはウェイト
命令実行時”１”となるウェイト信号で、動作クロック
１ｂ、２ｂ、３ｂを停止するために使用される。ｅは、
ウェイト命令によって停止した動作クロック１ｂ、２
ｂ、３ｂを再起動するための解除信号で、通常、リセッ
トや割り込みの発生によって入力される。６は、ウェイ
ト命令の有効、無効を各制御装置ごとに設定するための
レジスタ（制御手段の一例）である。ｆは、制御レジス
タ６からの制御信号で、ウェイト命令のＤＲＡＭコント
ローラへの有効、無効を決定する。ｇは、制御レジスタ
６からの制御信号で、ウェイト命令のＤＭＡコントロー
ラへの有効、無効を決定する。
【００１１】次に、動作について説明する。図１では、
制御回路５ａ、５ｂ、５ｃによって基本クロックφから
動作クロック１ｂ、２ｂ、３ｂを作り、これらの動作ク
ロックは、それぞれＤＲＡＭコントローラ１、ＤＭＡコ
ントローラ２、ＣＰＵ３の制御の為の同期信号として使
用される。まず最初に、制御レジスタ６を”１０”（ｆ
＝０、ｇ＝１）にする。これによって、ＤＭＡコントロ
ーラ２への動作クロック２ｂはウェイト命令で停止する
が、ＤＲＡＭコントローラ１への動作クロックは、ウェ
イト命令では停止せず、動作を続ける。リフレッシュサ
イクルだけはウェイト中でも発生するため、ＤＲＡＭの
データは失われることはない。したがって、図５の従来
例と同等のシステムを構成することができる。次に、制
御レジスタ６を”００”（ｆ＝０，ｇ＝０）にする。こ
れによって、ＤＲＡＭコントローラ１、ＤＭＡコントロ
ーラ２への動作クロック１ｂ、２ｂはウェイト命令では
停止せず、動作を続ける。したがって、ウェイト命令に
よって停止するのはＣＰＵのみとなり、ウェイト中でも
ＤＲＡＭのリフレッシュとＤＭＡ転送は実行できること
になる。ＣＰＵの停止状態を解除するにはリセット、ま
たは割り込みによって発生する解除信号ｅによって行わ
れる。このとき、動作クロック３ｂは動きだし、ＣＰＵ
は動作を開始する。制御回路５の構成は例えば、図３に
示すようにＳ−Ｒフリップフロップと２つのＡＮＤによ
って構成することができる。
制御回路５ａ、５ｂ、５ｃによって基本クロックφから
動作クロック１ｂ、２ｂ、３ｂを作り、これらの動作ク
ロックは、それぞれＤＲＡＭコントローラ１、ＤＭＡコ
ントローラ２、ＣＰＵ３の制御の為の同期信号として使
用される。まず最初に、制御レジスタ６を”１０”（ｆ
＝０、ｇ＝１）にする。これによって、ＤＭＡコントロ
ーラ２への動作クロック２ｂはウェイト命令で停止する
が、ＤＲＡＭコントローラ１への動作クロックは、ウェ
イト命令では停止せず、動作を続ける。リフレッシュサ
イクルだけはウェイト中でも発生するため、ＤＲＡＭの
データは失われることはない。したがって、図５の従来
例と同等のシステムを構成することができる。次に、制
御レジスタ６を”００”（ｆ＝０，ｇ＝０）にする。こ
れによって、ＤＲＡＭコントローラ１、ＤＭＡコントロ
ーラ２への動作クロック１ｂ、２ｂはウェイト命令では
停止せず、動作を続ける。したがって、ウェイト命令に
よって停止するのはＣＰＵのみとなり、ウェイト中でも
ＤＲＡＭのリフレッシュとＤＭＡ転送は実行できること
になる。ＣＰＵの停止状態を解除するにはリセット、ま
たは割り込みによって発生する解除信号ｅによって行わ
れる。このとき、動作クロック３ｂは動きだし、ＣＰＵ
は動作を開始する。制御回路５の構成は例えば、図３に
示すようにＳ−Ｒフリップフロップと２つのＡＮＤによ
って構成することができる。
【００１２】実施例２．以下、この発明の別の実施例を
図について説明する。図２は本発明によるマイクロコン
ピュータの構成図である。このマイクロコンピュータ
は、複数のＣＰＵをチップ内部に持ちそれらの調停をバ
スアービタが行う構成になっている。図２において、１
は第一のＣＰＵ１、２は第二のＣＰＵ２、３は第三のＣ
ＰＵ３、４はバスアービタである。５ａ、５ｂ、５ｃ
は、ウェイト命令によって、動作クロックを停止する制
御回路である。１ａ、２ａ、３ａはそれぞれＣＰＵ１、
ＣＰＵ２、ＣＰＵ３からのバス使用要求信号、及びバス
使用許可信号である。１ｂ、２ｂ、３ｂは、制御装置５
ａ、５ｂ、５ｃによって基本クロックφから作られ、そ
れぞれＣＰＵ１、ＣＰＵ２、ＣＰＵ３の動作クロックと
なる。ｄはウェイト命令実行時”１”となるウェイト信
号で、動作クロック１ｂ、２ｂ、３ｂを停止するために
使用される。ｅは、ウェイト命令によって停止した動作
クロック１ｂ、２ｂ、３ｂを再起動するための解除信号
で、通常、リセットや割り込みの発生によって入力され
る。６は、ウェイト命令の有効、無効を各ＣＰＵごとに
設定するためのレジスタである。ｆは、制御レジスタ６
からの制御信号で、ウェイト命令のＣＰＵ１への有効、
無効を決定する。ｇは、制御レジスタ６からの制御信号
で、ウェイト命令のＣＰＵ２への有効、無効を決定す
る。ｈは、制御レジスタ６からの制御信号で、ウェイト
命令のＣＰＵ３への有効、無効を決定する。
図について説明する。図２は本発明によるマイクロコン
ピュータの構成図である。このマイクロコンピュータ
は、複数のＣＰＵをチップ内部に持ちそれらの調停をバ
スアービタが行う構成になっている。図２において、１
は第一のＣＰＵ１、２は第二のＣＰＵ２、３は第三のＣ
ＰＵ３、４はバスアービタである。５ａ、５ｂ、５ｃ
は、ウェイト命令によって、動作クロックを停止する制
御回路である。１ａ、２ａ、３ａはそれぞれＣＰＵ１、
ＣＰＵ２、ＣＰＵ３からのバス使用要求信号、及びバス
使用許可信号である。１ｂ、２ｂ、３ｂは、制御装置５
ａ、５ｂ、５ｃによって基本クロックφから作られ、そ
れぞれＣＰＵ１、ＣＰＵ２、ＣＰＵ３の動作クロックと
なる。ｄはウェイト命令実行時”１”となるウェイト信
号で、動作クロック１ｂ、２ｂ、３ｂを停止するために
使用される。ｅは、ウェイト命令によって停止した動作
クロック１ｂ、２ｂ、３ｂを再起動するための解除信号
で、通常、リセットや割り込みの発生によって入力され
る。６は、ウェイト命令の有効、無効を各ＣＰＵごとに
設定するためのレジスタである。ｆは、制御レジスタ６
からの制御信号で、ウェイト命令のＣＰＵ１への有効、
無効を決定する。ｇは、制御レジスタ６からの制御信号
で、ウェイト命令のＣＰＵ２への有効、無効を決定す
る。ｈは、制御レジスタ６からの制御信号で、ウェイト
命令のＣＰＵ３への有効、無効を決定する。
【００１３】次に、動作について説明する。図２では、
制御回路５ａ、５ｂ、５ｃによって基本クロックφから
動作クロック１ｂ、２ｂ、３ｂを作り、これらの動作ク
ロックは、それぞれＣＰＵ１、ＣＰＵ２、ＣＰＵ３の制
御の為の同期信号として使用される。まず最初に、制御
レジスタ６を”１１１”（ｆ＝１、ｇ＝１、ｈ＝１）に
設定した例について説明する。制御レジスタ６からの入
力は全て”１”となっているのでウェイト命令によっ
て、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３のそれぞれの動作ク
ロック１ｂ、２ｂ、３ｂのすべてを停止する。したがっ
て、全ＣＰＵが停止するためウェイト時の消費電力が少
なくなるという効果が得られる。ウェイト状態の解除
は、割り込み、あるいはリセットにより、すべてのＣＰ
Ｕの動作を開始する。次に、制御レジスタ６を”０１
１”（ｆ＝１，ｇ＝１，ｈ＝０）に設定した例について
説明する。制御レジスタ６からの出力ｆ，ｇは”１”と
なっているので、ウェイト命令は、ＣＰＵ１，ＣＰＵ２
のそれぞれの動作クロック１ｂ、２ｂを停止する。一
方、制御レジスタ６からの出力ｈは”０”となっている
ため、ウェイト命令の実行時でも動作クロック３ｂは停
止しない。したがって、ウェイト時でも停止させたくな
い制御動作をＣＰＵ３に行わせることができる。このよ
うに、制御レジスタ６の内容を書き替えることによっ
て、ウェイト命令の各ＣＰＵに対する有効／無効を決め
ることができる。
制御回路５ａ、５ｂ、５ｃによって基本クロックφから
動作クロック１ｂ、２ｂ、３ｂを作り、これらの動作ク
ロックは、それぞれＣＰＵ１、ＣＰＵ２、ＣＰＵ３の制
御の為の同期信号として使用される。まず最初に、制御
レジスタ６を”１１１”（ｆ＝１、ｇ＝１、ｈ＝１）に
設定した例について説明する。制御レジスタ６からの入
力は全て”１”となっているのでウェイト命令によっ
て、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３のそれぞれの動作ク
ロック１ｂ、２ｂ、３ｂのすべてを停止する。したがっ
て、全ＣＰＵが停止するためウェイト時の消費電力が少
なくなるという効果が得られる。ウェイト状態の解除
は、割り込み、あるいはリセットにより、すべてのＣＰ
Ｕの動作を開始する。次に、制御レジスタ６を”０１
１”（ｆ＝１，ｇ＝１，ｈ＝０）に設定した例について
説明する。制御レジスタ６からの出力ｆ，ｇは”１”と
なっているので、ウェイト命令は、ＣＰＵ１，ＣＰＵ２
のそれぞれの動作クロック１ｂ、２ｂを停止する。一
方、制御レジスタ６からの出力ｈは”０”となっている
ため、ウェイト命令の実行時でも動作クロック３ｂは停
止しない。したがって、ウェイト時でも停止させたくな
い制御動作をＣＰＵ３に行わせることができる。このよ
うに、制御レジスタ６の内容を書き替えることによっ
て、ウェイト命令の各ＣＰＵに対する有効／無効を決め
ることができる。
【００１４】以上、上記実施例１、２では、データバ
ス、アドレスバスを共有するＣＰＵ等の複数の制御装置
とそれらのバス使用権を調停するバスアービタを内蔵
し、前記ＣＰＵは、動作を一時的に停止する命令を有
し、マイクロコンピュータ内に、前記制御装置ごとに対
応する制御レジスタを有し、前記制御レジスタの内容
が、前記ＣＰＵの動作を一時的に停止する命令によっ
て、前記制御装置が動作を停止するかどうかを決定する
ことを特徴とするマイクロコンピュータを説明した。
ス、アドレスバスを共有するＣＰＵ等の複数の制御装置
とそれらのバス使用権を調停するバスアービタを内蔵
し、前記ＣＰＵは、動作を一時的に停止する命令を有
し、マイクロコンピュータ内に、前記制御装置ごとに対
応する制御レジスタを有し、前記制御レジスタの内容
が、前記ＣＰＵの動作を一時的に停止する命令によっ
て、前記制御装置が動作を停止するかどうかを決定する
ことを特徴とするマイクロコンピュータを説明した。
【００１５】
【発明の効果】以上のように、この発明によれば、制御
レジスタ等の制御手段によってＣＰＵとデータバス、ア
ドレスバスを共有する制御装置または、複数のＣＰＵが
ウェイト命令実行時、停止するかどうか選択できるよう
にしたので、使用用途に応じて使用者が、システムを構
築できる効果がある。
レジスタ等の制御手段によってＣＰＵとデータバス、ア
ドレスバスを共有する制御装置または、複数のＣＰＵが
ウェイト命令実行時、停止するかどうか選択できるよう
にしたので、使用用途に応じて使用者が、システムを構
築できる効果がある。
【図１】この発明の一実施例によるマイクロコンピュー
タの構成例図である。
タの構成例図である。
【図２】この発明の一実施例による複数のＣＰＵを内蔵
するマイクロコンピュータの構成例図である。
するマイクロコンピュータの構成例図である。
【図３】本発明によるウェイト命令の制御回路５の構成
例図である。
例図である。
【図４】従来のマイクロコンピュータの構成例図であ
る。
る。
【図５】従来のマイクロコンピュータの別の構成例図で
ある。
ある。
【図６】従来のウェイト命令の制御回路５の構成例図で
ある。
ある。
１ ＤＲＡＭコントローラ／ＣＰＵ１（制御装置の一
例） ２ ＤＭＡコントローラ／ＣＰＵ２（制御装置の一例） ３ ＣＰＵ／ＣＰＵ３（制御装置の一例） ４ バスアービタ ５ 制御回路 ６ 制御レジスタ（制御装置の一例） １ａ、２ａ、３ａ バス使用権要求信号とバス使用権許
可信号 １ｂ、２ｂ、３ｂ 動作クロック ｄ ウェイト命令実行時”１”となるウェイト信号 ｅ リセット、割り込み発生時に”１”になる解除信号 ｆ、ｇ、ｈ ウェイト命令の有効／無効を決める制御信
号
例） ２ ＤＭＡコントローラ／ＣＰＵ２（制御装置の一例） ３ ＣＰＵ／ＣＰＵ３（制御装置の一例） ４ バスアービタ ５ 制御回路 ６ 制御レジスタ（制御装置の一例） １ａ、２ａ、３ａ バス使用権要求信号とバス使用権許
可信号 １ｂ、２ｂ、３ｂ 動作クロック ｄ ウェイト命令実行時”１”となるウェイト信号 ｅ リセット、割り込み発生時に”１”になる解除信号 ｆ、ｇ、ｈ ウェイト命令の有効／無効を決める制御信
号
Claims (1)
- 【請求項１】 以下の要素を備えた電子回路 （ａ）所定の動作を行なう複数の制御装置、（ｂ）上記
各制御装置に対応して設けられ、上記制御装置の動作を
制御する制御回路、（ｃ）上記制御装置に対して動作停
止の命令が入力された場合、制御装置の動作を停止する
か否かを決定する制御信号を上記各制御回路に対して出
力する制御手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331853A JPH05165541A (ja) | 1991-12-16 | 1991-12-16 | 電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331853A JPH05165541A (ja) | 1991-12-16 | 1991-12-16 | 電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05165541A true JPH05165541A (ja) | 1993-07-02 |
Family
ID=18248386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3331853A Pending JPH05165541A (ja) | 1991-12-16 | 1991-12-16 | 電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05165541A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188214A (ja) * | 2006-01-12 | 2007-07-26 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007193571A (ja) * | 2006-01-19 | 2007-08-02 | Seiko Epson Corp | 集積回路装置、マイクロコンピュータ及び電子機器 |
| JP2011204191A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 省電力マルチｃｐｕシステム、画像形成装置 |
-
1991
- 1991-12-16 JP JP3331853A patent/JPH05165541A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188214A (ja) * | 2006-01-12 | 2007-07-26 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2007193571A (ja) * | 2006-01-19 | 2007-08-02 | Seiko Epson Corp | 集積回路装置、マイクロコンピュータ及び電子機器 |
| JP2011204191A (ja) * | 2010-03-26 | 2011-10-13 | Kyocera Mita Corp | 省電力マルチｃｐｕシステム、画像形成装置 |
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