JP2007193571A - 集積回路装置、マイクロコンピュータ及び電子機器 - Google Patents
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Abstract
【解決手段】本集積回路装置10は、書き込み防止機能付きフィリップフロップ回路80を含むバスマスタ回路20と、バススレーブ回路30と、バスマスタ回路20と同じクロックルートバッファ60を介してクロックの供給を受ける周辺回路40と、前記バスマスタ回路と前記周辺回路に供給されるクロックの供給制御を行うクロック供給制御回路50とを含む。前記クロック供給制御回路50は、バスマスタ回路が出力するウエイト信号32と周辺回路が出力するクロック要求信号42に基づき、クロックの供給制御を行い、前記書き込み防止機能付きフィリップフロップ回路80は、ウエイト信号に基づきフィリップフロップへ新たなデータが書き込まれるのを防止する。
【選択図】図1
Description
書き込み防止機能付きフィリップフロップ回路を含んで構成されるバスマスタ回路と、
バスマスタ回路からの要求に対して処理を行い応答をバスマスタに返すバススレーブ回路と、
バスマスタ回路と同じクロックルートバッファを介してクロックの供給を受ける周辺回路と、
前記バスマスタ回路と前記周辺回路に対して前記同一のクロックルートバッファを介して供給されるクロックの供給制御を行うクロック供給制御回路と、を含み、
前記バススレーブ回路は、
バスマスタ回路からの要求に対して所定期間内に応答が返せない場合にはウエイト信号を出力し、
前記周辺回路は、
所定の場合に、クロックの供給停止を防止するためのクロック要求信号を出力するように構成され、
前記クロック供給制御回路は、
ウエイト信号とクロック要求信号に基づき、前記バスマスタ回路と前記周辺回路に対して供給されるクロックの供給制御を行い、
前記書き込み防止機能付きフィリップフロップ回路は、
ウエイト信号に基づきフィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする。
書き込み防止機能付きフィリップフロップ回路を含んで構成される第1の回路と、
第1の回路からの要求に対して処理を行い応答を第1の回路に返す第2の回路と、
第1の回路と同じクロックルートバッファを介してクロックの供給を受ける第3回路と、
前記第1の回路と前記第3の回路に対して前記同一のクロックルートバッファを介して供給されるクロックの供給制御を行うクロック供給制御回路と、を含み、
前記第2の回路は、
前記第1の回路からの要求に対して所定期間内に応答が返せない場合にはウエイト信号を出力し、
前記第3の回路は、
所定の場合に、クロックの供給停止を防止するためのクロック要求信号を出力するように構成され、
前記クロック供給制御回路は、
ウエイト信号とクロック要求信号に基づき、前記第1の回路と前記第3の回路に対して供給されるクロックの供給制御を行い、
前記書き込み防止機能付きフィリップフロップ回路は、
ウエイト信号に基づきフィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする。
前記下書き込み防止機能付きフィリップフロップ回路が、
ウエイト信号に基づきフィリップフロップに当該フィリップフロップのデータを再び書き込むことによって当該フィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする。
前記書き込み防止機能付きフィリップフロップ回路が、
ウエイト信号に基づきフィリップフロップに供給されるクロックをマスクすることによって当該フィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする。
前記バスマスタ回路がCPUであることを特徴とする。
前記周辺回路は決められた通信速度で通信を行う通信モジュールであることを特徴とする。
前記第1の回路はCPUであることを特徴とする。
前記第3の回路は決められた通信速度で通信を行う通信モジュールであることを特徴とする。
上記のいずれかに記載の集積回路装置を含むことを特徴とするマイクロコンピュータである。
上記に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器である。
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
クロック供給制御回路50は、ウエイト信号32とクロック要求信号42に基づき、バスマスタ回路20と周辺回路40に対して供給されるクロックの供給制御を行う。
クロック供給制御回路250は、ウエイト信号232とクロック要求信号242に基づき、第1の回路220と第2の回路240に対して供給されるクロックの供給制御を行う。
図8は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
図9に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器800は、マイクロコンピュータ(またはASIC)810、入力部820、メモリ830、電源生成部840、LCD850、音出力部860を含む。
Claims (10)
- 集積回路装置であって、
書き込み防止機能付きフィリップフロップ回路を含んで構成されるバスマスタ回路と、
バスマスタ回路からの要求に対して処理を行い応答をバスマスタに返すバススレーブ回路と、
バスマスタ回路と同じクロックルートバッファを介してクロックの供給を受ける周辺回路と、
前記バスマスタ回路と前記周辺回路に対して前記同一のクロックルートバッファを介して供給されるクロックの供給制御を行うクロック供給制御回路と、を含み、
前記バススレーブ回路は、
バスマスタ回路からの要求に対して所定期間内に応答が返せない場合にはウエイト信号を出力し、
前記周辺回路は、
所定の場合に、クロックの供給停止を防止するためのクロック要求信号を出力するように構成され、
前記クロック供給制御回路は、
ウエイト信号とクロック要求信号に基づき、前記バスマスタ回路と前記周辺回路に対して供給されるクロックの供給制御を行い、
前記書き込み防止機能付きフィリップフロップ回路は、
ウエイト信号に基づきフィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする集積回路装置。 - 集積回路装置であって、
書き込み防止機能付きフィリップフロップ回路を含んで構成される第1の回路と、
第1の回路からの要求に対して処理を行い応答を第1の回路に返す第2の回路と、
第1の回路と同じクロックルートバッファを介してクロックの供給を受ける第3回路と、
前記第1の回路と前記第3の回路に対して前記同一のクロックルートバッファを介して供給されるクロックの供給制御を行うクロック供給制御回路と、を含み、
前記第2の回路は、
前記第1の回路からの要求に対して所定期間内に応答が返せない場合にはウエイト信号を出力し、
前記第3の回路は、
所定の場合に、クロックの供給停止を防止するためのクロック要求信号を出力するように構成され、
前記クロック供給制御回路は、
ウエイト信号とクロック要求信号に基づき、前記第1の回路と前記第3の回路に対して供給されるクロックの供給制御を行い、
前記書き込み防止機能付きフィリップフロップ回路は、
ウエイト信号に基づきフィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする集積回路装置。 - 請求項1乃至2のいずれかにおいて、
前記下書き込み防止機能付きフィリップフロップ回路は、
ウエイト信号に基づきフィリップフロップに当該フィリップフロップのデータを再び書き込むことによって当該フィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする集積回路装置。 - 請求項1乃至2のいずれかにおいて、
前記書き込み防止機能付きフィリップフロップ回路は、
ウエイト信号に基づきフィリップフロップに供給されるクロックをマスクすることによって当該フィリップフロップへ新たなデータが書き込まれるのを防止するように構成されていることを特徴とする集積回路装置。 - 請求項1または請求項1に従属する請求項3乃至4のいずれかにおいて、
前記バスマスタ回路はCPUであることを特徴とする集積回路装置。 - 請求項1または請求項1に従属する請求項3乃至5のいずれかにおいて、
前記周辺回路は決められた通信速度で通信を行う通信モジュールであることを特徴とする集積回路装置。 - 請求項2または請求項2に従属する請求項3乃至4のいずれかにおいて、
前記第1の回路はCPUであることを特徴とする集積回路装置。 - 請求項2または請求項2に従属する請求項3乃至4、7のいずれかにおいて、
前記第3の回路は決められた通信速度で通信を行う通信モジュールであることを特徴とする集積回路装置。 - 請求項1乃至8のいずれかに記載の集積回路装置を含むことを特徴とするマイクロコンピュータ。
- 請求項9に記載のマイクロコンピュータと、
入力情報を受け付ける手段と、
入力情報に基づき前記情報処理装置により処理された結果を出力するため手段と、
を含むことを特徴とする電子機器。
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JP2006011069A JP4645840B2 (ja) | 2006-01-19 | 2006-01-19 | 集積回路装置、マイクロコンピュータ及び電子機器 |
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Citations (3)
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JPH04279912A (ja) * | 1991-01-16 | 1992-10-06 | Nec Corp | クロック制御回路 |
JPH05165541A (ja) * | 1991-12-16 | 1993-07-02 | Mitsubishi Electric Corp | 電子回路 |
JPH08101726A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | マイクロプロセッサのウェイト制御装置及び方法 |
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2006
- 2006-01-19 JP JP2006011069A patent/JP4645840B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH05165541A (ja) * | 1991-12-16 | 1993-07-02 | Mitsubishi Electric Corp | 電子回路 |
JPH08101726A (ja) * | 1994-09-30 | 1996-04-16 | Toshiba Corp | マイクロプロセッサのウェイト制御装置及び方法 |
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