JP2005346672A - メモリ制御方法、メモリ制御システム、プログラム及び記憶媒体 - Google Patents
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Abstract
【解決手段】 低消費電力モードであることを検知する低消費電力モード検出部100と、メインプロセッサ1402とサブプロセッサ1408との間で通信を行うための通信制御部101とを具備し、メインプロセッサ1402は、低消費電力モード検出部100が低消費電力モードであることを検知した場合、通信制御部101を通してサブプロセッサ1408に低消費電力モード時の処理要求を行う。
【選択図】 図1
Description
を有することを特徴とする。
まず、本発明の第1の実施の形態について、図1乃至図3に基き説明する。
次に、本発明の第2の実施の形態について、図4及び図5に基づき説明する。
次に、本発明の第3の実施の形態について、図6及び図7に基づき説明する。
次に、本発明の第4の実施の形態を図7に基づき説明する。
次に、本発明の第5の実施の形態について、図8に基づき説明する。
次に、本発明の第6の実施の形態について、図9及び図10に基づき説明する。
次に、本発明の第7の実施の形態について、図11に基づき説明する。
次に、本発明の第8の実施の形態について、図12及び図13に基づき説明する。
(1)消費電力モード検出部100が低消費電力モードであることを通知することで、サブプロセッサ1408側のローカルSRAM1410は、LCDコントローラ1200のワークエリアとなる。
(2)メインプロセッサ1402は、VRAM1201とサブプロセッサ1408側のSRAM1410とを1つのワークエリアとして認識することで、事前に規定したメモリマップに従って、全てのLCD表示用データを外部メモリ1415から読み出しワークエリアへ保存する。
(3)外部メモリ1415をセルフリフレッシュへ移行させ、この外部メモリ1415へのアクセスを停止する。
(4)メインプロセッサ1402は、LCDコントローラ1200に対してLCDへの画像表示を指示する。この際、LCDコントローラ1200のDMA制御は停止させておき、常にVRAM1201とサブプロセッサ1408側のSRAM1410から成るワークエリアからLCD表示用データを読み込むものとする。
以上が本発明の実施形態の説明であるが、本発明は、これら実施形態に限られるものではなく、特許請求の範囲で示した機能、または実施形態の構成が持つ機能を達成できる構成であれば、どのようなものであっても適用可能である。
101 通信制御部
400 外部I/Oデバイス
401 I/O制御部
700 メモリ制御部
1100 メモリ制御部
1400c メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400d メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400e メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400f メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400g メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400h メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400i メモリ制御システム(マルチプロセッサ搭載システムLSI)
1400j メモリ制御システム(マルチプロセッサ搭載システムLSI)
1401 メインプロセッサ部
1401c メインプロセッサ部
1401e メインプロセッサ部
1401i メインプロセッサ部
1403 メモリ制御部
1404 ローカルSRAM(記憶装置)
1405 バスブリッジ
1406 プロセッサバス
1407 サブプロセッサ部
1408 サブプロセッサ
1409 メモリ制御部
1410 ローカルSRAM(記憶装置)
1411 バスブリッジ
1412 プロセッサバス
1413 システムバス
1414 外部メモリ制御部
1415 外部メモリ
Claims (22)
- 少なくともメインプロセッサと、サブプロセッサと、前記メインプロセッサと前記サブプロセッサとの間で通信を行うための通信制御部とを備え、それぞれのプロセッサが独立した記憶装置を有するメモリ制御システムにより制御するメモリ制御方法であって、
低消費電力モードであることを検知する検知工程と、
前記検知工程により低消費電力モードであることを検知した場合に前記メインプロセッサが前記通信制御部を通して前記サブプロセッサに低消費電力モード時の処理要求を行う要求工程とを具備することを特徴とするメモリ制御方法。 - 前記通信制御部を通して前記サブプロセッサの記憶装置を恰も前記メインプロセッサの記憶装置として前記メインプロセッサからアクセスするアクセス工程を有することを特徴とする請求項1記載のメモリ制御方法。
- 前記通信制御部からの通知信号により前記低消費電力モード時に主要制御部へのクロック供給を停止して必要最小構成要素のみで動作する低消費電力動作工程を有することを特徴とする請求項1記載のメモリ制御方法。
- 前記主要制御部とは、前記プロセッサを含むことを特徴とする請求項3記載のメモリ制御方法。
- 前記記憶装置は、SRAM(static random access memory:スタティックランダムアクセスメモリ)であることを特徴とする請求項1乃至4の何れかに記載のメモリ制御方法。
- 少なくともメインプロセッサとサブプロセッサとを備え、それぞれのプロセッサが独立した記憶装置を有するメモリ制御システムにより制御するメモリ制御方法であって、
低消費電力モードであることを検知する検知工程と、
前記検知工程により低消費電力モードであることを検知した場合前記メインプロセッサの記憶装置を前記サブプロセッサの記憶装置に切り替える切り替え工程と、
前記サブプロセッサからメインプロセッサの記憶装置へアクセスすることを可能とするアクセス制御工程と
を有することを特徴とするメモリ制御方法。 - 前記メインプロセッサの記憶装置をデュアルポートRAM(random access memory:ランダムアクセスメモリ)で構成し、
該デュアルポートRAMの一方のポートを前記メインプロセッサからアクセス可能とし且つ該デュアルポートRAMの他方のポートを前記サブプロセッサからアクセス可能とする第2のアクセス制御工程を有することを特徴とする請求項6記載のメモリ制御方法。 - 低消費電力モード時に外部メモリへのアクセスを停止し、前記サブプロセッサのみで動作することを特徴とする請求項6記載のメモリ制御方法。
- 低消費電力モード時に主要制御部へのクロック供給を停止し、前記サブプロセッサのみで動作することを特徴とする請求項6記載のメモリ制御方法。
- 前記主要制御部とは、前記プロセッサ及び外部メモリを含むことを特徴とする請求項9記載のメモリ制御方法。
- 前記記憶装置は、SRAM(static random access memory:スタティックランダムアクセスメモリ)であることを特徴とする請求項6乃至10の何れかに記載のメモリ制御方法。
- 少なくともメインプロセッサとサブプロセッサとを備え、それぞれのプロセッサが独立した記憶装置を有するメモリ制御システムにより制御するメモリ制御方法であって、
低消費電力モードであることを検知する検知工程と、
前記検知工程により低消費電力モードであることを検知した場合前記サブプロセッサの記憶装置を前記メインプロセッサの記憶装置に切り替える切り替え工程と、
前記メインプロセッサから前記サブプロセッサの記憶装置へアクセスすることを可能とするアクセス制御工程と
を有することを特徴とするメモリ制御方法。 - 前記メインプロセッサの代わりにLCD((liquid crystal display:液晶表示装置)コントローラが前記サブプロセッサの記憶装置をVRAM(video random access memory:ビデオランダムアクセスメモリ)として使用することを特徴とする請求項12記載のメモリ制御方法。
- 低消費電力モード時に外部メモリへのアクセスを停止することを特徴とする請求項12記載のメモリ制御方法。
- 低消費電力モード時に主要制御部へのクロック供給を停止し、必要最小構成要素のみで動作することを特徴とする請求項12記載のメモリ制御方法。
- 前記主要制御部とは、前記プロセッサ及び外部メモリを含むことを特徴とする請求項15記載のメモリ制御方法。
- 前記記憶装置は、SRAM(static random access memory:スタティックランダムアクセスメモリ)であることを特徴とする請求項12乃至16の何れかに記載のメモリ制御方法。
- 少なくともメインプロセッサとサブプロセッサとを備え、それぞれのプロセッサが独立した記憶装置を有するメモリ制御システムであって、
低消費電力モードであることを検知する検知手段と、
前記メインプロセッサと前記サブプロセッサとの間で通信を行うための通信制御手段とを具備し、
前記メインプロセッサは、前記検知手段が低消費電力モードであることを検知した場合、前記通信制御手段を通して前記サブプロセッサに低消費電力モード時の処理要求を行うことを特徴とするメモリ制御システム。 - 少なくともメインプロセッサとサブプロセッサとを備え、それぞれのプロセッサが独立した記憶装置を有するメモリ制御システムであって、
低消費電力モードであることを検知する検知手段と、
前記メインプロセッサと前記サブプロセッサとの間で通信を行うための通信制御手段と、
前記検知手段により低消費電力モードであることを検知した場合前記メインプロセッサの記憶装置を前記サブプロセッサの記憶装置に切り替える切り替え手段と、
前記サブプロセッサからメインプロセッサの記憶装置へアクセスすることを可能とするアクセス制御手段と
を有することを特徴とするメモリ制御システム。 - 少なくともメインプロセッサとサブプロセッサとを備え、それぞれのプロセッサが独立した記憶装置を有するメモリ制御システムであって、
低消費電力モードであることを検知する検知手段と、
前記メインプロセッサと前記サブプロセッサとの間で通信を行うための通信制御手段と、
前記検知手段により低消費電力モードであることを検知した場合前記サブプロセッサの記憶装置を前記メインプロセッサの記憶装置に切り替える切り替え手段と、
前記メインプロセッサから前記サブプロセッサの記憶装置へアクセスすることを可能とするアクセス制御手段と
を有することを特徴とするメモリ制御システム。 - 請求項1乃至17記載のメモリ制御方法を実現するためのコンピュータ読み取り可能なプログラムコードを有することを特徴とするプログラム。
- 請求項21記載のプログラムを保持することを特徴とする記憶媒体。
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