JPH0454651A - 周辺プロセッサの接続方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ディジタル信号処理を扱うシステムや数値演
算処理等において、処理量や処理時間等の問題からメイ
ンプロセッのみでは処理し切れない場合、補助用として
処理したい分野の専用周辺プロセッサをメインプロセッ
サと組合せて用いる場合の周辺プロセッサの接続方式に
関する。

（ロ）従来の技術 一般に、ディジタル信号処理を扱うシステムにおいては
、メインプロセッサにディジタル信号プロセッサ（以下
、ＤＳＰと略記する。）などの周辺プロセッサを接続す
る場合、その接続は第５図に示すように行われている。

第５図において、１はメインプロセッサ、２はＤＳＰな
どの周辺プロセッサ、３はプログラムメモリやランダム
アクセスメモリなどの外部メモリ、４はデータバス、５
はアドレスバス、６は周辺プロセッサ２へのアドレスを
デコードするデコーダである。

周辺プロセッサ２は、内部に演算ブロック２０、内部メ
モリ２１、レジスタ２２及びシリアルボート或いはパラ
レルボートなどのＩ１０ボート２３を備え、内部メモリ
２１及びレジスタ２２とＩ１０ボート２３とが内部デー
タバス２４を介して接続される構成が取られている。

そして、前記メインプロセッサｌのデータバス４にボー
トバス７及びＩ１０ボート２３を介して周辺プロセッサ
２が接続されている。又、アドレスバス５にデコーダ６
を介して周辺プロセッサ２が接続されている。

従って、メインプロセッサ１から周辺プロセッサ２内の
例えばレジスタ２２とデータのやり取りを行う場合、周
辺プロセッサ２のＩ１０ボートにデータを一旦取り込ん
でから行っていた。

又、メインプロセッサｌ側から自分の命令で周辺プロセ
ッサ２のデータを取り扱えるのは、Ｉ／○ボートまでで
、周辺プロセッサ２内部のメモリ２１やレジスタ２２な
どのデータは、周辺プロセッサ２側の命令でＩ／○ポー
ト２３まで移してやる必要があった。そのため、周辺プ
ロセッサ２には余分なプログラムを必要としている。

（ハ）発明が解決しようとする課題 ところで、昨今メインプロセッサのアドレス空間が大き
くなってきており、例えば、２′°、２°。

２°′とアドレス空間も大きくなっていきている。

そのため、プログラム格納などの本来の処理に必要なメ
モリ空間を除いても十分アドレスに余裕がある使い方が
ほとんどである。

本発明は、上述した従来の問題点に鑑みなされたものに
して、Ｉ１０ボートを介さずに、周辺プロセッサの内部
バスを直接プロセッサ外部へ出し、メインプロセッサの
バスと接続することにより、周辺プロセッサ内部のメモ
リやレジスタをメインプロセッサのメモリマツプ上に配
置できる周辺プロセッサの接続方式を提供することをそ
の課題とする。

（ニ）課題を解決するための手段 本発明は、メインプロセッサに周辺プロセッサを接続す
る周辺プロセッサの接続方式であって、前記周辺プロセ
ッサに内部のデータ記憶領域と接続する双方向トライス
テートバッファを設け、このトライステートバッファを
メインプロセッサのデータバスに直接接続し、前記周辺
プロセッサのデータ記憶領域をメインプロセッサが直接
取り扱うことを可能にしたことを特徴とする。

（ホ）作用 本発明によれば、直接メインプロセッサの命令で周辺プ
ロセッサ内部のデータが取り扱えるようになり、メイン
プロセッサのプログラムが容易になる。

（へ）実施例 以下、本発明の一実施例につき、第１図ないし第４図に
従い説明する。尚、従来例と同一部分には同一符号を付
す。

第１図は、本発明の一実施例の構成を示すブロック図で
ある。

第１図において、１はメインプロセッサ、２はＤＳＰな
どの周辺プロセッサ、３はプログラムメモリやランダス
アクセスメモリなどの外部メモ１バ４はデータバス、５
はアドレスバス、６は周辺プロセッサ２へのアドレスを
デコードするデコーダである。

さて、本実施例に用いられる周辺プロセッサ２は、内部
に演算ブロック２０、内部メモリ２１、レジスタ２２及
びこのメモリ２１、レジスタ２２と接続する内部データ
バス２４を備える。更に、この周辺プロセッサ２は内部
データバス２４を接続又は遮断する双方向トライステー
トバッファ回路２６が設けられている。

又、周辺プロセッサ２には内部メモリ２１及びレジスタ
２２の選択を行う選択回路２７が設けられ、この選択回
路２７に外部のデコーダ６よりレジスタ端子２８を介し
てデータが与えられる。

又、選択回路２７にはアドレス端子２９からアドレスデ
ータが与えられる。

そして、前記メインプロセッサ１と周辺プロセッサ２の
内部データバス２４はデータバス４及び双方向トライス
テートバッファ回路２６を介して直接接続される。又、
アドレスバス５はアドレス端子２９並びにデコーダ６を
介してレジスタ端子２８の夫々接続される。

尚、３０はデータ端子である。

而して、本発明では、周辺プロセッサ２はＩ１０ボート
を持たず直接内部のデータバス２４が外部に直接出す構
成にされており、これをメインプロセッサ１のバスに接
続している。又、周辺プロセッサ２は内部レジスタ２２
やメモリ２１などの選択が外部より可能なように、レジ
スタ選択用アドレス端子２９が外部へ出されており、こ
れをメインプロセッサｌのアドレスバス５に接続するこ
とにより、メモリマツプ上の適当な領域へ割づけている
。

そして、周辺プロセッサ２は通常自分の仕事を行ってい
るため、メインプロセッサｌとのデータのやり取りを行
わないときは内部バス２４とデータバス４を切り離して
おく必要があり、そのためこの周辺プロセッサ２は双方
向トライステートバッファ回路２６をハイインピーダン
スの状態に保持し、両バスを遮断している。

一方、メインプロセッサ１と周辺プロセッサ２とのデー
タをやり取りする場合は、メインプロセッサｌ側から周
辺プロセッサ２が割づけられたメモリマツプ上のアドレ
スを出力すると、外部に設けたデコーダ６によりチップ
セレクト信号（百百）即ち、周辺プロセッサ２のイネー
ブル信号が周辺プロセッサ２に供給される。

この信号はトライステートバッファ回路２６にも供給さ
れ、この信号が与えられると、トライステートバッファ
回路２６はハイインピーダンスの状態からオン状態とな
り、周辺プロセッサ２の内部バス２４とメインプロセッ
サ１のデータバス５が接続される。

又、周辺プロセッサ２に設けられたレジスタ端子２８及
びアドレス端子２９がメインプロセッサ１のアドレスバ
ス５並びにデコーダ６に接続されているので、メインプ
ロセッサ１側から直接周辺プロセッサ２内部のレジスタ
２２及びメモリ２１をアクセスできる。

第２図は周辺プロセッサ２に用いられる双方向トライス
テートバッファ回路の一実施例を示す回路図である。こ
の第２図に示す双方向トライステートバッファ回路は１
ビット分を示している。

このトライステートバッファ回路は図に示すように、一
対のトライステートバッファ３１．３２を備え、メイン
プロセッサ１のデータバス４からの入力が一方のトライ
ステートバッファ３１に入力され、周辺プロセッサ２か
らの出力が他方のトライステートバッファ３２からデー
タバス４へ与えられる。トライステートバッファ３１．
３２は夫々ナンド回路３３．３４に与えられるリードラ
イト信号（Ｒ／Ｗ）とローアクチブのチップセレクト信
号（８丁）により制御される。

第３図は上述したトライステートバッファ３１及び３２
の具体的回路構成を示す回路図であり、このトライステ
ートバッファはｐチャネルＭＯＳトランジスタ４１と、
ｎチャネルＭＯＳトランジスタ４２及びナンド回路４３
、ノア回路４４にて構成される。そして第３図のＡ、Ｂ
、Ｃの端子は第２図のＡ％Ｂ％Ｃに夫々対応する 第４図は周辺回路２の選択回路２７の具体的構成例を示
す回路図であり、この例においては、４つのレジスタセ
レクトアドレスＳｌ、Ｓ２．Ｓ３゜Ｓ４から１６種類の
レジスタやメモリなどのイネーブル信号を形成している
。

尚、本発明はメインプロセッサ１、周辺プロセッサ２を
別々のＩＣとして構成しても、１個のＩＣに構成しても
良く、特にＩＣ化するか否かは本発明に影響を及ぶすも
のではない。

（ト）発明の詳細 な説明したように、本発明によれば、直接メインプロセ
ッサの命令で周辺プロセッサ内部のデータが取り扱える
ようになり、メインプロセッサのプログラムが容易にな
る。

メインプロセッサから周辺プロセッサを取り扱う場合に
は、データのハンドリングが少ないステップですみ、処
理時間が短くできる。

周辺プロセッサ側に余分なプログラムの負担がなくなる
。

メインプロセッサ側で自分の持つレジスタ等に余裕がな
い場合であっても、周辺プロセッサのレジスタ等がメイ
ンプロセッサのバスに直接接続されているので、周辺プ
ロセッサ側のレジスタ等に余裕がある場合、周辺プロセ
ッサのレジスタ等を利用したプログラムが容易に組め、
プログラムの制約を大幅になくすことができる。

【図面の簡単な説明】

第１図は本発明による接続方式の構成を示すブロック図
、第２図は本発明に用いられる周辺プロセッサに設けら
れるトライステートバッファ回路を示す回路図、第３図
は第２図のトライステートバッファを示す回路図、第４
図は本発明に用いられる周辺プロセッサに設けられる選
択回路を示す回路図である。 第５図は従来の接続方式の構成を示すブロック図である
。 １・・・メインプロセッサ、２・・・周辺プロセッサ、
４・・・データバス、５・・・アドレスバス、２６・・
・トライステートバッファ回路。 第２図 第３

Claims (1)

【特許請求の範囲】
1. （１）メインプロセッサに周辺プロセッサを接続する周
   辺プロセッサの接続方式であって、前記周辺プロセッサ
   に内部のデータ記憶領域と接続する双方向トライステー
   トバッファを設け、このトライステートバッファをメイ
   ンプロセッサのデータバスに直接接続し、前記周辺プロ
   セッサのデータ記憶領域をメインプロセッサが直接取り
   扱うことを可能にしたことを特徴とする周辺プロセッサ
   の接続方式。